JP3028963B2 - ビデオメモリ装置 - Google Patents

ビデオメモリ装置

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ビデオメモリ装置に係り、より詳しくは、
RAM（Random Access Memmory）とSAM（Serial Access M
emmory）を合わせ持ったビデオメモリ装置に関する。
（従来の技術） 従来、画像の表示処理に画像用メモリが用いられてい
る。この画像用メモリは一般にデュアルポートダイナミ
ック（Dual Port Dynamic）メモリまたはビデオRAMと呼
ばれている。以下の説明では、画像用メモリをVRAMとい
う。
さて、VRAMとしては、Ｍ（複数）ビットRAMポート構
成のRAMに、そのRAMポート数Ｍと同じ数ＭのSAMを合わ
せた構成のものが多く用いられている。例えば、128k×
８〔容量128kビット、RAMポート８ビット。以下、これ
と同様のｍ×ｎの表示は同様の意味に用いているものと
する。〕のRAMを有するVRAMの構成は、第７図に示され
る。すなわち、256カラム×512ローのRAM2が８面あり、
その各々とデータをやりとりするために256×１（容量2
56ビット、SAMポート１ビット）のSAM4が８つ設けられ
ている。そして、RAM2およびSAM4にはそれぞれ８個ずつ
インプット／アウトプット部（RAMポート、SAMポート）
８が設けられている。
かかる構成のVRAMを用いたフレームバッファメモリの
構成例を第８図に示す。同図では1k×1k＝1Mピクセルの
画面を想定したものである。画面データは色情報等を持
った何枚かのプレーンによって構成されており、画像処
理の高速化を図るために、４×４＝16ピクセルを１度の
RAMサイクルで処理できるようになっている。すなわ
ち、この16ピクセルにおける１ピクセルは１つのVRAMに
対応していて、プレーンには多ビット構成の各々のビッ
トが対応している。従って、16個のVRAMでは、16×128k
ピクセルで８プレーンのフレームバッファメモリが構成
できる。実際には、８プレーン以上のプレーンが必要な
こともあるので、16ピクセルにおける１ピクセルには数
個のVRAMが対応していることもある。さて、ここでは簡
単のために１プレーンについてのみ考えれば、16個のVR
AMで画面ができており、図では各々のピクセルに番号を
付けて示してある。CRTにピクセルづつのデータを送る
ときは、画面の上から順に１走査線ずつピクセルデータ
を転送する。このとき、VRAMのSAM部よりデータをシリ
アルに出力することになる。今、一番最初のラインを考
えると、VRAMで１番、２番、３番、４番のピクセルに対
応するものがこのラインのデータを持っていることにな
る。以降、対応するVRAMも同じ番号で呼ぶものとする。
VRAMの持っているデータを如何にして画面上のライン
にデータとして転送するかを示したのが第９図である。
同図には、並列／直列変換部12、13とこれらを切り換え
るスイッチ10が示されている。さて、並列／直列変換部
12、13はCRTにデータ転送を行っているときは、ピクセ
ルの表示速度でデータをCRTにシフトさせている。ライ
ンの最初の４ピクセルのデータが並列／直列変換部12か
ら全てシフトされる前に、並列／直列変換部13に１番〜
４番のVRAMのSAM4からデータを転送しておき、並列／直
列変換部12のデータが空になったらスイッチ10を切り換
えて今度は並列／直列変換部13からデータを転送する。
以降、この動作を並列／直列変換部12、13で交互に画面
の１ラインのデータを転送するまで続ける。次のライン
では、図の１番〜４番のVRAMからのデータが５番〜８番
のVRAMからのデータに変わるだけである。このように、
並列／直列変換部12、13を交互に使い、間断なくデータ
をCRTに転送することができる。
以上の転送の方式からわかるように、画面のピクセル
の表示速度から決まる転送サイクル時間をτとすれば、
VRAMのSAM部のシリアルサイクル時間は４τのサイクル
時間で動かす必要がある。
（発明が解決しようとする課題） さて、より高精細な画面を得るために画面のピクセル
を増やした場合を考える。画面サイズを2k×2k＝4Mピク
セルとした場合を示すのが第10図である。この場合、画
面データの変更等の画像処理速度を変えないためには、
RAMの１サイクルで処理するピクセル数を、全画面のピ
クセル数の増加率だけ増す必要がある。したがって、１
度に処理するピクセル数は８×８＝64ピクセルとなる。
さて、画面を表示する速度を画面のピクセル数が増加し
ても変化しないようにするには、ピクセル転送サイクル
時間をピクセル数の増加分の１、すなわちτ/4にする必
要がある。そこで、第９図の並列／直列変換を８ピクセ
ルで考えて、第10図の１番〜８番のVRAMで想定すると、
VRAMのシリアルサイクル時間は８×τ/4＝２τとなる。
これはVRAMに要求されるSAM部のシリアルサイクル時間
が1Mの画面サイズの時の４τから半分になってしまうこ
とを意味している。シリアルサイクル時間の最小値は現
在のVRAMで30nsが必要であることから、画面の質を上げ
ようとすれば15nsのシリアルサイクル時間が必要という
ことであり、回路技術的に30nsのVRAMの延長として実現
することは困難である。つまり、従来の構成のVRAMを用
いてより高精細な画面表示に対応させようとするとVRAM
のSAM部の速度に対する要求は回路技術的に困難になっ
てくるため、何らかの解決策が必要とされる。
本発明は、上記に鑑みてなされたもので、その目的
は、VRAMのSAM部のシリアルサイクル時間を高速にする
必要がなく、しかも画面表示に係る時間の増加もなく、
高速で画像データを処理可能なビデオメモリ装置を得る
ことにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の第１のビデオメモリ装置は、一つのRAMポー
トを有する一つのRAMと、それぞれが一つのSAMポートを
有する複数のSAMを含み、上記一つのRAMは、行列状に配
置された複数のメモリセルを有し、行アドレスと列アド
レスを指定することによって、上記一つのメモリセルの
データを上記一つのRAMポートより入出力できるものと
して構成され、上記複数のSAMの各々は複数ビットのシ
リアルメモリであり、上記各々のSAMと外部との間のデ
ータ転送は、上記各々のSAMが有する上記SAMポートを介
してシリアルな入出力として行われ、且つこれらの複数
のSAMポートは外部との間では同時にデータを入出力す
ることが出来るものとして構成され、これにより、上記
一つのRAM内のデータが上記複数のSAMにおける各SAMポ
ートを介して同時にシリアルに入出力できるように構成
され、上記RAMの複数のメモリセル列は上記複数のSAMポ
ートの数に等しい数の列グループに分けられ、上記一つ
のRAMと複数のSAMとの間のデータ転送は、これらの列グ
ループのそれぞれとこれに対応する上記各SAMとの間で
行うものとして構成される。
本発明の第２のビデオメモリ装置は、一つのRAMポー
トを有する一つのRAMと、それぞれが一つのSAMポートを
有する複数のSAMを含み、上記一つのRAMは、行列状に配
置された複数のメモリセルを有し、行アドレスと列アド
レスを指定することによって、上記一つのメモリセルの
データを上記一つのRAMポートより入出力できるものと
して構成され、上記複数のSAMの各々は複数ビットのシ
リアルメモリであり、上記各々のSAMと外部との間のデ
ータ転送は、上記各々のSAMが有する上記SAMポートを介
してシリアルな入出力として行われ、且つこれらの複数
のSAMポートは外部との間では同時にデータを入出力す
ることが出来るものとして構成され、これにより、上記
一つのRAM内のデータが上記複数のSAMにおける各SAMポ
ートを介して同時にシリアルに入出力できるように構成
され、上記複数のSAMの各々は二つ以上の部分SAMに分け
られており、上記RAMの複数のメモリセル列は複数の列
グループに分けられており、上記一つのRAMと上記各SAM
の複数の部分SAMとの間のデータ転送は、その時点にお
いて外部との間でシリアルなデータ入出力をしていない
上記各部分SAMとそれに対応する上記各列グループとの
間で行うものとして構成される。
本発明の第３のビデオメモリ装置は、一つのRAMポー
トを有する一つのRAMと、それぞれが一つのSAMポートを
有する複数のSAMを含み、上記一つのRAMは、行列状に配
置された複数のメモリセルを有し、行アドレスと列アド
レスを指定することによって、上記一つのメモリセルの
データを上記一つのRAMポートより入出力できるものと
して構成され、上記複数のSAMの各々は複数ビットのシ
リアルメモリであり、上記各々のSAMと外部との間のデ
ータ転送は、上記各々のSAMが有する上記SAMポートを介
してシリアルな入出力として行われ、且つこれらの複数
のSAMポートは外部との間では同時にデータを入出力す
ることが出来るものとして構成され、これにより、上記
一つのRAM内のデータが上記複数のSAMにおける各SAMポ
ートを介して同時にシリアルに入出力できるように構成
され、上記RAMの複数のメモリセル列は上記複数のSAMポ
ートの数に等しい数の列グループに分かれており、さら
に上記複数のSAMの各々が二つ以上の部分SAMに分けられ
ており、さらに上記各列グループは複数のサブ列グルー
プに分かれており、上記一つのRAMと上記各SAMの複数の
部分SAMとの間のデータ転送は、その時点において外部
との間でシリアルなデータ入出力をしていない上記各部
分SAMとそれに対応する上記サブ列グループとの間で行
うものとして構成される。
（作用） 第１のビデオメモリ装置においては、RAMにおける複
数のカラム（メモリセル列）は、複数の列グループに分
けられている。各列グループはある１つのSAMに対応し
ている。あるリード／ライトサイクルにおいて立てたロ
ーに属する各列グループとそれと対応するSAMとの間
で、データが並列転送される。また、このメモリ装置
（複数のSAM）と外部との間のデータの入出力を見れ
ば、この装置は複数のSAMポートを有することから、複
数のSAMポートと外部との間でシリアルアクセスが複数
ビット分同時に並行して行われる。このことは、第２、
第３のビデオメモリ装置においても同様である。
第２のビデオメモリ装置においては、各SAMが複数の
部分SAMに分けられている。また、RAMのカラムは複数の
列グループに分けられている。これらの各列グループは
ある１つの部分SAMに対応しており、それらの間でデー
タ転送が行われる。このように、RAMのカラムを複数の
列グループに分け、各SAMを各列グルーブに対応する複
数の部分SAMに分けたことから、あるSAMをみた場合に
は、ある部分SAMがRAMとデータ転送しているときに、他
の部分SAMは外部との間でシリアルアクセスが可能であ
る。
第３のビデオメモリ装置においては、RAMのカラムが
複数の列グループに分かれ、各列グループが複数のサブ
列グループに分かれている。各列グループはある１つの
SAMに対応している。各サブ列グループはある１つの部
分SAMに対応している。RAMと各SAMとの間のデータ転送
は、RAMのある１つのサブ列グループとそれに対応する
ある１つの部分SAMとの間で行われる。よって、第２の
ビデオメモリ装置と同様に、ある１つのSAMにおいて、
部分SAM毎に相互に独立的にRAMとのデータ転送と外部と
のシリアルアクセスが可能である。
（実施例） 以下、図面を参照しながら本発明の実施例を説明す
る。
第１図は、本発明の一実施例に係るビデオメモリ装置
を示し、特に128k×８（容量128kビット、RAMポート８
ビット）構成のRAM部を持った構成を例示するものであ
る。同図に示すように、本実施例のビデオメモリ装置
は、256カラム×512ローの８つのRAMの各々に、２つのS
AM4A,4Bを設けて構成される。そして、RAM2には８ビッ
トのインプット／アウトプット部（RAMポート）８が設
けられ、８ビットのSAM4A,4Bにはそれぞれインプット／
アウトプット部（SAMポート）8A,8Bが設けられている。
これらのSAM4A,4Bは、RAM2とのデータ転送経路の結合
の仕方によって、256×２のことも、128×２のこともあ
る。つまり、従来の構成においては、RAM2が128k×８で
SAM4が256×８であるのに対して、RAM2が128k×８、SAM
4A,4Bが256×16または128×16であることが本実施例の
特徴となっている。
ここで、SAM4A、4BのRAM2の１つのインプット／アウ
トプット部当りの256×２と128×２のデータ転送の経路
の違いについて説明する。
まず、128×２の場合を第２図のブロック図に示す。R
AM2の256カラムは１つおきの128カラムづつの２組に分
けられ各々がSAM4AとSAM4Bに結合されている。つまり、
同第２図では、カラムが交互にSAM4AとSAM4Bに結合され
ている場合を示している。この128×２の場合には、RAM
2のデータをSAM4A、4Bに転送する転送サイクルの１回で
両SAM4A、4Bにデータ転送できる。すなわち、RAM2からS
AM4A、4Bへの、またはSAM4A、4BからRAM2へのデータ転
送で、例えば同図でＡ＋Ｂと示したローのデータはSAM4
A、4Bへ振り分けられて転送されるか、SAM4A、4Bからの
各々のカラムに転送されてくる。
次に、256×２の場合を第３図のブロック図に示す。R
AM2の256カラムの各々が夫々ＡとＢに結合されている。
したがって、転送サイクル１回でSAM4A、4Bにデータ転
送を行うと、SAM4A、4Bには全く同じデータが転送され
ることになる。SAM4A、4Bに別々のデータを転送するに
は、RAM2とSAM4A、4Bに別々の転送ゲートを設けて、転
送サイクルを２サイクル必要とする。したがって、第３
図でＡと示したローの転送サイクルでSAM4Aへ転送し、
例えば次のＢと示したローの転送サイクルでSAM4Bへ転
送することによって、SAM4AのデータとRAM2のローＡの
データが同じになり、SAM4BのデータとRAM2のローＢの
データが同じになることになる。
以上の２つの、RAM2とSAM4A、4Bの結合のさせかたに
よって応用上で違いが出てくるが、いずれにしても画面
の高速描写がSAM4AやSAM4Bのシリアルサイクルの高速化
を必要とせずに達成できることには変りはない。
今、第10図の場合と全く同じく、画面のサイズを4Mピ
クセルとして、８×８＝64個のVRAMで１プレーンが構成
されているものとする。前と同様に、表示画面の第１番
目のラインを考えると、１番〜８番のVRAMでこのライン
を作ることになるが、本実施例の場合、SAMの出力は１
プレーンの１つのVRAMに２つあることになるので、１回
のSAMシリアルサイクルでは各VRAMは２ピクセルのデー
タを出力する。そこで、第９図での並列／直列変換は８
×２＝16ピクセルについて行うことになるので、SAMの
シリアルサイクルは16×τ/4となって1Mピクセルの画面
サイズの場合と変らない時間とすることができる。
次に、もう少し具体的に128×２、256×２の場合の違
いも含めて説明する。１プレーンの画面データ上で８×
８＝64個のVRAMが受け持つピクセルは、１塊の領域を作
っていることが、画面処理の高速化を行うには必要であ
る。これはRAMの１サイクルで、１度に、64ピクセルの
領域を処理できるので、部分的な画面処理が効率良く行
えるからである。さらに、SAM4A、SAM4Bと２つのSAM出
力を持つ場合には、64個のVRAMは64×２＝128ピクセル
の領域をカバーするので、SAM4A、SAM4Bの２つのSAM出
力が対応するピクセル領域は混在してはならない。これ
等のピクセル領域が混在していると、64ピクセル領域内
に同一のVRAMに属するピクセルが２つあることになり、
RAMの１サイクルではVRAMの１つのデータしか処理でき
ないので、64ピクセル領域の処理にはRAMの２サイクル
が必要となってくるため、処理速度を落してしまう。し
たがって、プレーン上での64個のVRAMとSAM4A、4Bの割
り付けは第４図の説明図に示すようになる。この時の画
面の最初のラインでの並列／直列変換は第５図の説明図
に示すように、SAM4A、SAM4Bに対して１つの並列／直列
変換部14を配して行うことになる。
さて、SAM4A、4Bの構成を128×２とするか256×２と
するかの違いは、先ず画面処理手順の違いとなってでて
くる。第４図のＡ領域、Ｂ領域と続けて画面処理をする
場合、第３図の256×２の構成の場合はＡとＢが異るロ
ーに属することから、RAM2のローアドレスを切り換える
２サイクルが必要になってくる。一方、第２図の128×
２の構成の場合は、ＡとＢは同一のローアドレスに属し
ているので、カラムのみを切り換えればよくRAMのペー
ジモードで対応でき、高速処理が実現できる。周知のよ
うに、ページモードでは、同一のロー内のカラムを、ロ
ーを切り換えてアクセスする場合のサイクル時間に比べ
て、ほぼ半分のサイクル時間でアクセスできる。したが
って、画面データの処理速度の面からは128×２の構成
のSAMの方が有利となる。
しかしながら、256×２の構成は同一カラムにSAM4A、
4Bの２つのSAMの結合していることから別の面で応用上
有利な点がある。１つの方式として、RAMとSAMのデータ
転送の方法は、シリアル出力または入力に対して、この
シリアルサイクルと全く非同期に転送が行えるようにス
プリットバッファ方式が使用されている。すなわち、SA
Mをシリアルアクセスの前半にアクセスされる部分と後
半にアクセスされる２つの部分に分けて、一方がシリア
ル入出力中に他方がRAMとデータを転送する方式であ
る。このように２つに分けられたSAMを有するスプリッ
トバッファ方式が適用される構成としては、第６図のブ
ロック図に例示されるような構成が考えられる。同図に
おいて示すように、SAMはSAM4AU、4AL、4BU、4BLの４つ
の部分から構成される。
すなわち、SAM4AU、4ALの入力モード／出力モードの
切り換えと、SAM4BU、4BLの入力モード／出力モードの
切り換えは独立に行うことができるものとする。そし
て、SAM4AU、4ALにはスプリットセレクタ6Aが接続さ
れ、いずれかを選択的にインプット／アウトプット部8A
に接続する。一方、SAM4BU、4BLにはスプリットセレク
タ6Bが接続され、いずれかを選択的にインプット／アウ
トプット部8Bに接続する。かかる構成に、第３図に示す
ような256×２の構成のSAMを用いれば、例えばSAM4A（4
AU,4AL）を入力モード、SAM4B（4BV,4BL）を出力モード
とすることによって、SAM4Aから間断なくデータをシリ
アルに入力し、SAM4Bから間断なくデータをシリアル出
力するFIFO（First−in First−out）メモリとしてVRAM
を使用できる。さらに、SAM4AとSAM4Bのシリアルサイク
ルをコントロールする信号をピンから全く別にしておけ
ば、SAM4AとSAM4Bは全く非同期な動作が可能になり、デ
ータ転送速度の異るシステム間のデータ転送のバッファ
としても利用できる。このように、256×２のSAM構成を
用いれば、VRAMに他の機能を併せ持たせることができ
る。
なお、256×２、128×２の両構成で、VRAMとして画面
表示に必要なRAMからSAMへのデータ転送サイクルの数
は、いずれの構成でも１回の転送サイクルで転送できる
データ数は同じであるので、変りはないが、転送サイク
ルを行うタイミングは両者で異る。256×２の構成ではS
AM4A、4Bに転送を行う必要があるので、２サイクルをペ
アとしてSAM4A、4Bの各々にデータを転送しておく必要
がある。一方、128×２の構成では１回の転送サイクル
でSAM4A、4Bに転送されるので、分散して転送を行えば
よいが、256×２のペアの転送周期の半分の周期で転送
を行う必要がある。
〔発明の効果〕
本発明の第１〜第３のビデオメモリ装置によれば、１
つのRAMに対して複数のSAMを設けるようにしたので、こ
の装置と外部との間のシリアルアクセスは、シリアルサ
イクル時間を高速にすることなく、高速で行うことがで
きる。
また、第１、第３のビデオメモリ装置においては、RA
Mのある１つのカラムを複数のSAMのうちのある１つのSA
Mに固定的に対応させ、対応するRAMのカラムとある１つ
のSAMとの間でデータ転送を行うようにしたので、RAMと
複数のSAMとの間のデータ転送も高速で行うことができ
る。この効果は、第２のビデオメモリ装置においても、
RAMのカラムと各SAMとを1:1に対応させた場合において
も得られる。
さらに、第２、第３のビデオメモリ装置によれば、各
SAMを複数の部分SAMに分けたので、各SAMをみた場合に
おいて、ある部分SAMと他の部分SAMとが相互に無関係
に、RAMとの間でのデータ転送と、外部との間でのシリ
アルアクセスと、を行うことができ、これにより、例え
ば、１つのSAMが２つの部分RAMに分けられている場合に
おいて、２つの部分RAMを交互に例えばRAMからの読み出
しと外部へのシリアル出力とを行うようにすれば、ある
１つのSAMから連続的にシリアル出力が行われ、この動
作が各SAMにおいて同時に行うことができる。
また、第２のビデオメモリ装置においては、RAMにあ
る１つのカラムを２つのSAMに多重に対応づけたものに
あっては、ある１つのSAMからRAMにデータ入力し、RAM
から他のSAMから外部へ出力すれば、この装置をFIFOと
して機能させることができ、且つこのとき２つのSAMを
互いに非同期に動作させることができ、この場合にあっ
てはこのビデオメモリ装置をデータ転送速度の異なる２
つのシステム間に配置すればデータ転送バッファとして
機能させることができる。
さらに、本発明の第１、第３のビデオメモリ装置によ
れば、及び第２のビデオメモリ装置においてRAMの各カ
ラムと各SAMの関係を1:1に対応付けたものによれば、上
述のように、RAMの１行分の各カラムのデータを、複数
のSAMのうちの対応する特定の１つのSAMに入れることが
でき、これによりRAMの１行をアクセスするだけで、そ
の１行に属する複数のカラムのデータを書き換えて高速
で表示画面データの書き換えを行い、データ転送の１サ
イクルで複数のSAMのいずれかに転送することができ、
この後に複数のSAMからのシリアルデータ出力によって
高速に画面表示をすることになるが、１つの表示画面の
書き換えに要する全体の時間は、RAMから複数のSAMへの
データ転送が行われる１行のデータを書き換えればよい
ことからデータ転送が高速化され、これによって転送時
間が短縮され、高速な画像処理が可能となる。
また、本発明の第２、第３のビデオメモリ装置によれ
ば、上述のように１つのRAMに対して複数のSAMを設け、
且つ各SAMを複数の部分SAMに分け、さらに１つのSAMに
おいて各部分SAMが互いに独立的にRAMとの間のアクセス
及び外部との間のシリアルアクセスが行えると共に、RA
MのアクセスとSAMのシリアルアクセスとを相互に独立に
非同期できるようにしたので、RAMのデータは複数のSAM
から同時に出力され、且つ各SAMは複数の部分SAMに分け
られてRAMからのデータ転送と外部へのシリアル出力と
が交互に行われることからデータがとぎれることなくシ
リアル出力され、よって、RAMからのデータが連続的に
出力されて高速な画像処理ができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るビデオメモリ装置の説
明図、第２図及び第３図は第１図の構成におけるRAMとS
AMの間のデータ転送の一例および他の例を示すブロック
図、第４図は4Mピクセルの画面に対応する画面データの
プレーン内でVRAMを用いた構成方法を示す説明図、第５
図は第４図の画面データの構成方法に対応する並列／直
列変換の方式を示す説明図、第６図は本発明の他の実施
例に係るビデオメモリ装置のブロック図、第７図は従来
のビデオメモリ装置の説明図、第８図は1Mピクセルの画
面に対応する画面データのプレーン内でVRAMを用いた構
成方法を示す説明図、第９図はVRAMのデータの並列／直
列変換方法の説明図、第10図は4Mピクセルの画面に対応
する画面データの従来の構成方法の説明図である。 ２……RAM、4,4A,4B,4AU,4AL,4BU,4BL……SAM、6A,6B…
…スプリットセレクタ、8,8A,8B……インプット／アウ
トプット部、12,13,14……並列／直列変換部。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】一つのRAMポートを有する一つのRAMと、そ
    れぞれが一つのSAMポートを有する複数のSAMを含み、 上記一つのRAMは、行列状に配置された複数のメモリセ
    ルを有し、行アドレスと列アドレスを指定することによ
    って、上記一つのメモリセルのデータを上記一つのRAM
    ポートより入出力できるものとして構成され、 上記複数のSAMの各々は複数ビットのシリアルメモリで
    あり、上記各々のSAMと外部との間のデータ転送は、上
    記各々のSAMが有する上記SAMポートを介してシリアルな
    入出力として行われ、且つこれらの複数のSAMポートは
    外部との間では同時にデータを入出力することが出来る
    ものとして構成され、これにより、上記一つのRAM内の
    データが上記複数のSAMにおける各SAMポートを介して同
    時にシリアルに入出力できるように構成され、 上記RAMの複数のメモリセル列は上記複数のSAMポートの
    数に等しい数の列グループに分けられ、上記一つのRAM
    と複数のSAMとの間のデータ転送は、これらの列グルー
    プのそれぞれとこれに対応する上記各SAMとの間で行わ
    れるように構成されたビデオメモリ装置。
  2. 【請求項２】一つのRAMポートを有する一つのRAMと、そ
    れぞれが一つのSAMポートを有する複数のSAMを含み、 上記一つのRAMは、行列状に配置された複数のメモリセ
    ルを有し、行アドレスと列アドレスを指定することによ
    って、上記一つのメモリセルのデータを上記一つのRAM
    ポートより入出力できるものとして構成され、 上記複数のSAMの各々は複数ビットのシリアルメモリで
    あり、上記各々のSAMと外部との間のデータ転送は、上
    記各々のSAMが有する上記SAMポートを介してシリアルな
    入出力として行われ、且つこれらの複数のSAMポートは
    外部との間では同時にデータを入出力することが出来る
    ものとして構成され、これにより、上記一つのRAM内の
    データが上記複数のSAMにおける各SAMポートを介して同
    時にシリアルに入出力できるように構成され、 上記複数のSAMの各々は二つ以上の部分SAMに分けられて
    おり、上記RAMの複数のメモリセル列は複数の列グルー
    プに分けられており、上記一つのRAMと上記各SAMの複数
    の部分SAMとの間のデータ転送は、その時点において外
    部との間でシリアルなデータ入出力をしていない上記各
    部分SAMとそれに対応する上記各列グループとの間で行
    われるように構成されたビデオメモリ装置。
  3. 【請求項３】一つのRAMポートを有する一つのRAMと、そ
    れぞれが一つのSAMポートを有する複数のSAMを含み、 上記一つのRAMは、行列状に配置された複数のメモリセ
    ルを有し、行アドレスと列アドレスを指定することによ
    って、上記一つのメモリセルのデータを上記一つのRAM
    ポートより入出力できるものとして構成され、 上記複数のSAMの各々は複数ビットのシリアルメモリで
    あり、上記各々のSAMと外部との間のデータ転送は、上
    記各々のSAMが有する上記SAMポートを介してシリアルな
    入出力として行われ、且つこれらの複数のSAMポートは
    外部との間では同時にデータを入出力することが出来る
    ものとして構成され、これにより、上記一つのRAM内の
    データが上記複数のSAMにおける各SAMポートを介して同
    時にシリアルに入出力できるように構成され、 上記RAMの複数のメモリセル列は上記複数のSAMポートの
    数に等しい数の列グループに分かれており、さらに上記
    複数のSAMの各々が二つ以上の部分SAMに分けられてお
    り、さらに上記各列グループは複数のサブ列グループに
    分かれており、上記一つのRAMと上記各SAMの複数の部分
    SAMとの間のデータ転送は、その時点において外部との
    間でシリアルなデータ入出力をしていない上記各部分SA
    Mとそれに対応する上記サブ列グループとの間で行われ
    るように構成されたビデオメモリ装置。
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