JP2000172242A - 画像表示制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 汎用のシングルポートメモリを使用して
複数の異なる色数の画像プレーンを保存する画像メモリ
においてメモリ空間を有効に使用することを可能とす
る。 【解決手段】 プロセッサ１から出力されるそれぞれ色
数の異なる複数のプレーンを有する画像データを、指定
した任意のアドレスに読み出し／書き込みが可能なシン
グルポートの画像メモリ２に記憶し、複数のプレーンを
表示部へ合成表示する画像表示制御装置は、バースト状
に画像メモリ２から読み出されたそれぞれのプレーンの
データを一時保存する複数の一時保存メモリ３，４，５
と、画像メモリ２に記憶するプレーンのサイズに応じ
て、読み出すアドレスをバースト単位でプレーンの順番
に巡回し、アドレスカウンタ１１からの出力を画像メモ
リ２のアドレスへと変換するアドレス変換部９とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ等の
電子計算機に使用される汎用のシングルポートメモリを
用いて画像表示を行う画像表示制御装置に関する。

【０００２】

【従来の技術】電子計算機上で作成した図形や文字等の
画像データをＣＲＴ等の画面上に表示する画像表示装置
においては、フレームバッファと呼ばれる表示画像デー
タを記憶するメモリが必要であり、このメモリはランダ
ムアクセスメモリとシリアルアクセスメモリとを有し、
電子計算機上で作成した画像データをランダムアクセス
メモリへ書き込むためのランダムポートと、ランダムア
クセスメモリの一行のデータをシリアルアクセスメモリ
へ転送し、ＣＲＴへの画面表示に必要な連続データの読
み出しをシリアルアクセスメモリから行うシリアルポー
トとを備えたデュアルポートメモリが一般に用いられて
いる。

【０００３】このデュアルポートメモリは、例えば図１
０に示す構成からなり、通常のＤＲＡＭメモリセルで構
成されるＲＡＭ部１００の他にデータレジスタで構成さ
れるＳＡＭ部１１０を内蔵しており、これらＲＡＭ部１
００とＳＡＭ部１１０が別々のポートを持っており、こ
れらＲＡＭ部１００とＳＡＭ部１１０とを全く独立、非
同期に動作させることができる。

【０００４】従って、ＲＡＭ部１００のランダムポート
側を画像プロセッサのデータの読み書き用に使用し、Ｓ
ＡＭ部１１０のシリアルポート側をＣＲＴ等の表示デバ
イスの表示用に用いるようにすれば、これら動作を全く
独立に行うことができるので、効率の良いビデオメモリ
を実現できる。

【０００５】ここで、上記デュアルポートメモリにおけ
るＲＡＭ部１００はアドレスポートを有し、アドレス信
号によってデータが読み書きされるものであるが、ＳＡ
Ｍ部１１０はアドレス信号ではなく所定のクロック信号
に同期してデータを低位のアドレスから順に出力するも
のである。すなわち、ＳＡＭ部１１０においては、クロ
ック信号が順次インクリメントされるカウント動作が行
われ、このカウント信号に従って、データが低位のアド
レスから順位読み出されるものである。なお、このデュ
アルポートメモリにおいては、ＲＡＭ部１００からＳＡ
Ｍ部１１０へは、所定ビット数（例えば１０２４ビッ
ト）単位にデータが転送されるようになっている。

【０００６】ところで、従来、画像メモリに対する画像
データの記憶方式としては、プレーン型があるが、デジ
タル放送等のサービスを提供するセットトップボックス
等の受信機を構成する場合、図９に示すように複数のプ
レーンを有するビデオメモリが必要となるケースがあ
る。これら複数のプレーンは、一つは自然画表示のため
に色数の多いプレーンＡであったり、文字図形を表示す
るために色数の少ないプレーンＢであったりする。ま
た、プレーン間を合成表示する係数を保持するために切
替制御するプレーンＣも存在する。

【０００７】プロセッサ側から画像データを記憶するプ
レーンを見た場合、上述した３つのプレーンはそれぞれ
個別に連続しているアドレス領域に画像データを保存す
る形式とすることがグラフィックス処理に関連するソフ
トウェアを実現するために望ましい。そのため、３つの
プレーンは図９に示すようにアドレス順にまとまってメ
モリ空間上に配置される。

【０００８】一方、表示出力側では、プレーンＡ及びプ
レーンＢの画像プレーンが切替制御プレーンＣの値で画
素単位に合成され、出力されることが要求される場合が
ある。この場合、図８に示すように、プロセッサ１０１
から出力された画像データ及びアドレス信号は画像メモ
リ２０１，２０２及び切替制御プレーンメモリ２０３へ
出力される。そして、画像メモリ２０１，２０２及び切
替制御プレーンメモリ２０３は表示制御部２０４によっ
て制御され、画像合成部１０６によって画像の合成が行
われる。これらビデオメモリ２０１，２０２及び切替制
御プレーンメモリ２０３のぞれぞれについてデュアルポ
ートメモリが必要となっていた。

【０００９】しかしながら、デュアルポートメモリの１
チップ当たりの記憶容量が増加するに従い、プレーン毎
に複数のデュアルポートメモリを配置せず、特開平８−
２０２３２４号に記載されているように、プロセッサ側
にアドレス変換部を設けることによって複数プレーンを
持つ画像を一つのマルチポートメモリでまかない、ビデ
オメモリを有効活用する方法が提案されている。

【００１０】

【発明が解決しようとする課題】しかしながら、特開平
８−２０２３２４号に記載されている技術内容によれ
ば、画像データを記憶する各プレーンのメモリサイズが
同一である場合に、デュアルポートメモリを用いて同時
に複数のプレーンを並列して順次読み出して表示させる
用途として有効である。すなわち、プレーンのメモリサ
イズが同一の場合については、不要な空きメモリ領域を
発生することなく、メモリ空間を有効に使用することが
できる。しかしながら、前述したようなセットトップボ
ックス等に適用する例では、プレーン毎に１画素の色数
が異なっており、そのため、各プレーンのメモリサイズ
も異なってくる。従って、特開平８−２０２３２４号に
記載の方法では空き領域を最小限にして、効率良くメモ
リ空間に各プレーンを配置することは困難である。

【００１１】また、デュアルポートメモリは画像用を中
心として開発されたデバイスであり、コンピュータ等の
電子計算機に使用する主記憶装置に用いられる汎用のシ
ングルポートメモリと比較した場合に、コストが割高に
なる。

【００１２】本発明は、このデュアルポートメモリに代
わって、電子計算機に一般的に使用される比較的コスト
の低い汎用のシングルポートメモリを使用して、異なる
メモリサイズのプレーンをも効率良くメモリ上に配置可
能な画像表示制御装置を提供するものである。

【００１３】

【課題を解決するための手段】上述した課題を解決する
ために本発明では、プロセッサ１から出力されるそれぞ
れ色数の異なる複数のプレーンを有する画像データを、
指定した任意のアドレスに読み出し／書き込みが可能な
単一ポートの画像メモリ２に記憶し、前記複数のプレー
ンを表示部へ合成表示する画像表示制御装置において、
前記プロセッサ１からのメモリアクセスと前記表示部か
らのメモリアクセスを切替えるマルチプレクサ７，８
と、バースト状に前記画像メモリ２から読み出されたそ
れぞれのプレーンのデータを一時保存する前記複数のプ
レーンに対応した複数の一時保存メモリ３，４，５と、
連続したアドレスを生成させるアドレスカウンタ１１
と、前記画像メモリ２に記憶した前記複数のプレーンの
サイズに応じて、読み出すアドレスをバースト単位でプ
レーンの順番に巡回し、前記アドレスカウンタ１１から
の出力を前記画像メモリ２のアドレスへと変換するアド
レス変換部９と、前記複数の一時保存メモリ３，４，５
へのアドレス変換処理の制御を行う表示制御部１２と、
前記複数の一時保存メモリからの出力で前記複数のプレ
ーンの画像を合成する画像合成部６と、前記アドレス変
換部９のモードを指定するアドレス変換タイプ選択部１
０とを備えたことを特徴とする画像表示制御装置を提供
する。

【００１４】また、前記各プレーンの色数の比が２のｎ
乗（ただし、ｎは正の整数）の関係であるとき、前記各
プレーンにおけるバースト転送長の比の関係は前記各プ
レーンの色数の比と同一の関係を有し、前記アドレス変
換部９の変換処理を、前記各プレーンのバースト転送長
の比における２の対数で示される整数値の本数よりも下
位のアドレス線を除く上位アドレス線の入れ替えによっ
て行うことを特徴とする画像表示制御装置を提供する。

【００１５】

【発明の実施の形態】以下、本発明に係る画像表示制御
装置の一実施例について図面を参照して説明する。図１
は本発明に係る画像表示制御装置の一実施例を示すブロ
ック図である。

【００１６】画像メモリ２はシングルポートの入出力
（読み出し／書き込み）を持ったメモリで、コンピュー
タの主記憶装置等に用いられる汎用のダイナミックＲＡ
Ｍを使用している。画像メモリ２のアドレス信号とデー
タ信号は、それぞれアドレスバスマルチプレクサ７とデ
ータバスマルチプレクサ８で２つのポートから時分割す
ることによってアクセスが可能な構成となっている。

【００１７】すなわち、一方のアドレスバスマルチプレ
クサ７ははプロセッサ１側に接続されており、もう一方
のデータバスマルチプレクサ８は表示を目的とする一時
保存メモリ３，４，５側（表示側）に接続されている。
そのため、デュアルポートメモリを使用した場合とは異
なり、アドレスバスマルチプレクサ７及びデータバスマ
ルチプレクサ８でプロセッサ１側のバスを選択している
期間のみプロセッサ１から画像メモリ２へのアクセスが
可能となる。

【００１８】また、画像メモリ２は必要に応じてデータ
バス幅を広げ、一回に転送できるデータ量を増加させる
ために、必要に応じてシングルポートメモリを並列に複
数使用する。プロセッサ１側からは図２に示すように、
プレーン毎に連続したアドレスを確保し、その領域にそ
れぞれ表示画像データや切替制御データを書き込むこと
が可能となっている。ここでは、図９に示すような自然
画を表示するために色数の多いプレーンＡ、文字図形を
表示するために色数の少ないプレーンＢ、プレーン間を
合成表示するための切替制御用プレーンＣの３プレーン
を想定して説明する。図２において、ＰＡ０，ＰＡ１，
…，ＰＡｍ，ＰＢ０，ＰＢ１，…，ＰＢｍ，ＰＣ０，Ｐ
Ｃ１，…，ＰＣｍは、いくつかの連続したアドレスから
なるデータ列を示している。画像表示のための読み出し
時にはＰＡ０，ＰＢ０，ＰＣ０，ＰＡ１，ＰＢ１，ＰＣ
１，…，ＰＡｍ，ＰＢｍ，ＰＣｍの順に画像メモリ２よ
りデータ列単位でバースト状に読み出される。

【００１９】また、画像メモリ２から表示のために複数
のプレーンを合成する画像合成部６とデータバスマルチ
プレクサ８との間に一時保存メモリ３，４，５を配置さ
せている。この一時保存メモリ３，４，５には最初に書
き込んだデータから順に読み出しが可能な比較的記憶容
量の小さいＦＩＦＯメモリ等が使用される。一時保存メ
モリ３では画像メモリ２のプレーンＡからデータ列に読
み出したプレーンＡのバーストデータを一時的に保持す
る。同様に一時保存メモリ４ではプレーンＢのデータ列
を、一時保存メモリ５ではプレーンＣのデータ列を一時
的に保持する。

【００２０】一時保存メモリ３，４，５に保存されたそ
れぞれのデータ列は表示制御部１２によって発生したタ
イミングで同一時刻に各データ列が並列に読み出され、
必要に応じて画像の色数を合わせたデータ幅への変換処
理を一時保存メモリ３，４，５にて行う。そして、それ
ぞれのデータ列は画像合成部６に供給され、合成画像へ
と処理されて、図示しないＤＡ変換器等の次の処理手段
へと伝送される。

【００２１】次に、各プレーンのデータ列をバースト的
に順番に読み出してアドレスを発生させる構成を説明す
る。表示制御部１２からアドレスカウンタ１１で指定さ
れるバースト転送区間識別信号５１は図３のタイミング
チャートに示されるタイミング信号であり、バースト転
送区間のみアドレスカウンタ１１で図示しないクロック
によって順次アドレスをインクリメントする。このクロ
ックは表示制御部１２から供給、もしくは図示しない外
部のクロック発生装置から供給され、最終的に表示出力
に使用される画像信号のクロックとの同期関係は要求さ
れない。

【００２２】また、アドレスカウンタ１１は単一もしく
は表示画面の水平方向と垂直方向のそれぞれ２つのカウ
ンタによって構成されており、画像メモリ２のアドレス
空間のうち、表示に使用する画像データが格納されてい
る領域のアドレスを順に発生させる。アドレス変換部９
ではアドレス変換タイプ選択部１０からの信号をもと
に、複数のアドレス変換処理を切替えて使用する。な
お、アドレスはＡ０からＡｎまでのｎ＋１ビットであ
り、プレーン識別ビットを含んでいる。

【００２３】次に、アドレス変換部９で変換されたアド
レスはアドレスバスマルチプレクサ７に供給される。表
示制御部１２からアドレスバスマルチプレクサ７及びデ
ータバスマルチプレクサ８へ供給されるバースト転送区
間識別信号５１によって示されるバースト転送区間にお
いては、各マルチプレクサ７，８の端子Ｑと端子Ｉが内
部で接続されており、アドレス変換部９からのアドレス
が画像メモリ２へ供給される。それ以外の区間について
は、端子Ｑと端子Ｅが接続され、プロセッサ１から画像
メモリ２へのアクセスが可能となるプロセッサアクセス
有効区間となる。

【００２４】そして、アドレス変換部９とアドレス変換
タイプ選択部１０の動作について説明する。アドレス変
換部９はアドレスカウンタ１１からインクリメントする
アドレスを画像メモリ２から一時保存メモリ３，４，５
へ複数のデータをバースト状に転送するために不連続な
アドレスへと変換する処理部である。

【００２５】例えば、３つのプレーンＡ，Ｂ，Ｃで構成
され、プレーンＢとプレーンＣの色数に相当する１画素
当たりの情報量がプレーンＡの１／２である場合、図２
に示すように、一回のバースト転送長を、プレーンＡは
２のＪ乗、プレーンＢ及びプレーンＣは２の（Ｊ−１）
乗（ただし、Ｊは１以上の整数とする）とすると、この
とき、各プレーンのバースト転送長の比はプレーンの色
数の比と同一の関係にあるので、アドレス変換タイプ選
択部１０は図４（ａ）に示す構成となる。なお、このア
ドレス変換タイプ選択部１０の入力にはアドレス線Ａｊ
＋１が使用される。

【００２６】また、プレーンＡ配置指定信号はプレーン
Ａのメモリ空間を２分した空間のうち、いずれの空間に
配置されるかを決定するアドレス変換タイプ選択部１０
内部の信号であり、その信号の論理により図５（ａ）か
図５（ｂ）に示すいずれかのメモリ配置が可能である。
変換タイプ選択信号５２は複数の信号線から構成される
が、そのいずれか一つの選択信号が能動となる信号線で
ある。すなわち、プレーンＡがバースト転送される区間
ではＳＥＬ＿Ｔ２が能動となり、アドレス変換部９の内
部接続は図６に示すＴ２の状態となる。

【００２７】また、プレーンＢ及びプレーンＣがバース
ト転送される区間ではＳＥＬ＿Ｔ４が能動となり、アド
レス変換部９の内部接続が図６に示すＴ４の状態とな
る。

【００２８】具体的に説明すると、例えばメモリ配置を
図５（ａ）に示すような配置とした場合、プレーンＡの
位置が上側にあることからプレーンＡ配置指定信号は０
となり、変換前のアドレスＡｊ＋１が０である区間では
図４（ａ）に示す論理回路によって図６に示すＴ２がア
ドレス変換部９の内部接続として選択され、変換前のア
ドレスＡｊ＋１が１である区間では図４（ａ）に示す論
理回路によって図６に示すＴ４がアドレス変換部９の内
部接続として選択される。

【００２９】また、メモリ配置を図５（ｂ）に示すよう
な配置とした場合、プレーンＡの位置が下側にあること
からプレーンＡ配置指定信号は１となり、変換前のアド
レスＡｊ＋１が０である区間では図４（ａ）に示す論理
回路によって図６に示すＴ４がアドレス変換部９の内部
接続として選択され、変換前のアドレスＡｊ＋１が１で
ある区間では図４（ａ）より図６に示すＴ２がアドレス
変換部９の内部接続として選択される。

【００３０】上述した処理の後、図６に示すように、ア
ドレス変換部９ではバースト転送長が２のＪ乗であれ
ば、アドレス（Ｊ＋１）以上のアドレスの入れ替えを行
い、バースト転送長が（Ｊ−１）であれば、アドレスＪ
以上のアドレスの入れ替えを行っている。

【００３１】すなわち、ここでは各プレーンＡ，Ｂ，Ｃ
の色数の比がプレーンＡ：プレーンＢ：プレーンＣ＝
２：１：１の関係であるとき、一回のバースト転送長
を、プレーンＡは２のＪ乗、プレーンＢ及びプレーンＣ
は２の（Ｊ−１）乗（ただし、Ｊは１以上の整数とす
る）とすると、このとき、各プレーンのバースト転送長
の比はプレーンの色数の比と同一の関係にあり、アドレ
ス変換部９の変換処理を各プレーンＡ，Ｂ，Ｃのバース
ト転送長の比における２の対数で示される整数値の本数
よりも下位のアドレス線を除く上位のアドレス線の入れ
替えによって行っている。

【００３２】別の例として、４つのプレーンＡ，Ｂ，
Ｃ，Ｄで構成され、プレーンＢの１画素当たりの情報量
がプレーンＡの１／２、プレーンＣ及びプレーンＤの１
画素当たりの情報量がプレーンＡの１／４のケースであ
るとき、そのメモリ配置は図５（ｃ）に示すような構成
となる。このとき、アドレス変換タイプ選択部１０は図
４（ｂ）に示す構成となる。変換タイプ選択信号５２は
同様にいずれかの選択信号が能動となる信号線であり、
プレーンＡがバースト転送される区間ではＳＥＬ＿Ｔ２
が能動となり、アドレス変換部９の内部接続は図６に示
すＴ２の状態となる。また、プレーンＢがバースト転送
される区間はＳＥＬ＿Ｔ４が能動となり、アドレス変換
部９の内部接続は図６に示すＴ４の状態となる。更に、
プレーンＣ及びプレーンＤがバースト転送される区間は
ＳＥＬ＿Ｔ８が能動となり、アドレス変換部９の内部接
続は図６に示すＴ８の状態となる。

【００３３】具体的に説明すると、例えばメモリ配置を
図５（ｃ）に示すような配置とした場合、プレーンＡの
位置が全体の上側にあることからプレーンＡ配置指定信
号は０となり、変換前のアドレスＡｊ＋１が０である区
間では図４（ｂ）に示す論理回路によって図６に示すＴ
２がアドレス変換部９の内部接続として選択される。

【００３４】一方、変換前のアドレスＡｊ＋１が１であ
る区間では図４（ｂ）に示すＡＮＤの一方の入力が１と
なる。そして、プレーンＢの位置がプレーンＡを除くプ
レーンＢ，Ｃ，Ｄの中でプレーンＢが上側にあることか
らプレーンＢ配置指定信号は０となり、変換前のアドレ
スＡｊが０である区間では図４（ｂ）に示す論理回路に
よって図６に示すＴ４がアドレス変換部９の内部接続と
して選択される。

【００３５】また、変換前のアドレスＡｊ＋１が１であ
る区間では図４（ｂ）に示す論理回路によって図６に示
すＴ８がアドレス変換部９の内部接続として選択され
る。

【００３６】上述した処理の後、図６に示すように、ア
ドレス変換部９ではバースト転送長が２のＪ乗であれ
ば、アドレス（Ｊ＋１）以上のアドレスの入れ替えを行
い、バースト転送長が（Ｊ−１）であれば、アドレスＪ
以上のアドレスの入れ替えを行っている。

【００３７】以上の構成により、各プレーンを順に一時
保存メモリ３，４，５に対して時分割でバースト転送さ
せ、前記一時保存メモリ３，４，５より並列して読み出
し、画像を合成することによって合成画像を得ることが
可能となる。

【００３８】次に、図７を用いて一時保存メモリ３，
４，５の構成を説明する。一時保存メモリの内部には２
つのＦＩＦＯａ８０１、ＦＩＦＯｂ８０２により構成さ
れており、表示制御信号５３によって２つのＦＩＦＯの
うち一方は書き込み動作、他方は読み出し動作になるよ
うに、内部のセレクタ８０３，８０４が背反的に作動す
る。また、基の色数のビット数より広いデータ幅で画像
メモリ２よりデータが読み出される場合にはデータ幅変
換器８０５で元の色数のビット数に整列される。

【００３９】

【発明の効果】本発明に係る画像表示制御装置によれ
ば、汎用のシングルポートメモリを使用して、異なる色
数を有するプレーンを効率良くメモリに配置することが
できるので、メモリ空間を有効に活用することができ、
コストを削減することができる。

【図面の簡単な説明】

【図１】本発明に係る画像表示制御装置の一実施例を示
すブロック図である。

【図２】プレーンの構成とバースト転送の順序を示す図
である。

【図３】本発明に係る画像表示制御装置の表示転送タイ
ミングを示す図である。

【図４】アドレス変換タイプ選択部の構成を示す図であ
る。

【図５】プレーンのアドレスマップを示す図である。

【図６】アドレス変換部の構成を示す図である。

【図７】一時保存メモリの構成を示す図である。

【図８】従来の画像表示制御方法の構成を示す図であ
る。

【図９】プレーンの構成を示す図である。

【図１０】デュアルポートビデオメモリを示す図であ
る。

【符号の説明】

１ プロセッサ ２ 画像メモリ ３，４，５ 一時保存メモリ ６ 画像合成部 ７ アドレスバスマルチプレクサ ８ データバスマルチプレクサ ９ アドレス変換部 １０ アドレス変換タイプ選択部 １１ アドレスカウンタ １２ 表示制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】プロセッサから出力されるそれぞれ色数の
   異なる複数のプレーンを有する画像データを、指定した
   任意のアドレスに読み出し／書き込みが可能な単一ポー
   トのメモリに記憶し、前記複数のプレーンを表示部へ合
   成表示する画像表示制御装置において、 前記プロセッサからのメモリアクセスと前記表示部から
   のメモリアクセスを切替えるマルチプレクサと、 バースト状に前記メモリから読み出されたそれぞれのプ
   レーンのデータを一時保存する前記複数のプレーンに対
   応した複数の一時保存メモリと、 連続したアドレスを生成させるアドレスカウンタと、 前記メモリに記憶した前記複数のプレーンのサイズに応
   じて、読み出すアドレスをバースト単位でプレーンの順
   番に巡回し、前記アドレスカウンタからの出力を前記メ
   モリのアドレスへと変換するアドレス変換部と、 前記複数の一時保存メモリからの表示制御を行う表示制
   御部と、 前記複数の一時保存メモリからの出力で前記複数のプレ
   ーンの画像を合成する画像合成部と、 前記アドレス変換部のモードを指定するアドレス変換タ
   イプ選択部と、 を備えたことを特徴とする画像表示制御装置。
2. 【請求項２】前記各プレーンの色数の比が２のｎ乗（た
   だし、ｎは正の整数）の関係であるとき、 前記各プレーンにおけるバースト転送長の比の関係は前
   記各プレーンの色数の比と同一の関係を有し、 前記アドレス変換部の変換処理を、前記各プレーンのバ
   ースト転送長の比における２の対数で示される整数値の
   本数よりも下位のアドレス線を除く上位アドレス線の入
   れ替えによって行うことを特徴とする請求項１に記載の
   画像表示制御装置。