JPH06223099A

JPH06223099A - 削減されたメモリ空間を持つ信号処理システム

Info

Publication number: JPH06223099A
Application number: JP4014055A
Authority: JP
Inventors: Jalil Fadavi-Ardekani; ファダヴィ−アーデカニジャリル
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1991-01-29
Filing date: 1992-01-29
Publication date: 1994-08-12
Also published as: KR920015923A; US5412740A; CA2058585C; EP0497493A3; KR100249409B1; EP0497493A2

Abstract

(57)【要約】【目的】本発明は、信号に関する動作を遂行するため
のシステムに関する。【構成】本発明による信号処理システムはメモリ内に
格納された情報の多次元アレイ（ａ₁₁・・・ａ_HW）に関
して論理動作を遂行するための手段を含む。典型的に
は、このメモリは二次元ビデオ情報（画素）を格納し、
この論理動作は不連続コサイン変換（ＤＣＴ）、あるい
は他の線型動作である。この論理動作はこの情報の行
（ａ₁₁・・・ａ_1W）及び列（ａ₁₁・・・ａ_H1）の両方に
関して遂行される。先行技術においては、これは情報が
一つのメモリに書き込まれている間にもう一つのメモリ
から読み出すことができるようにするために二つのメモ
リ空間（４３、４４）を必要とした。本発明において
は、個々のメモリ位置に関して読出し修正書込み動作を
遂行することによって行と列フォーマット間で情報を転
置するために単一のメモリ空間（１０）が使用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号に関する動作を遂
行するためのシステムに関する。

【０００２】

【従来の技術】例えば、コンピュータグラフィックある
いは他のビデオアプリケーション用の二次元（２−Ｄ）
信号の処理は、通常、アレイのメモリセルに多量の情報
（データ）を格納することを要求する。例えば、殆どの
高精細度テレビ（ＨＤＴＶ）受信機設計は、少なくとも
１フレームのビデオ情報を格納することを要求する。殆
どの今日のＨＤＴＶ設計において、個々のフレームは、
約１，０００，０００画素から構成される。個々の画素
が典型的には各々が８ビットの輝度情報を要求する３つ
のカラー要素から構成されるものと想定すると、個々の
フレームを定義するために要求される総ビット数は約２
４ミリオンである。他のタイプのビデオディスプレイ、
例えば、高精細度グラフィックディスプレイも個々のフ
レームを定義するために多数のビットを要求する。従っ
て、メモリ要件は、個々のこのようなビデオ受信機ある
いはコンピュータ端末のコストの大きな部分を占める。

【０００３】多くのビデオ設計において、ビデオメモリ
アレイ内に格納された情報に関して線型変換動作が遂行
される。例えば、できるかぎり小さなバンド幅を持つ伝
送信号を準備するために、少なくとも一つの提案された
ＨＤＴＶ技術は、個々の格納されたフレームに関して不
連続コサイン変換（discrete cosine transform 、ＤＣ
Ｔ）を遂行する。この変換動作を遂行するための典型的
なシステムが図４に示されるが、ここでは格納された情
報は複数のブロックに分割され、各々のブロックは、Ｈ
個の行とＷ個の列から構成され、ここでは、”Ｈ×Ｗ”
ブロックと呼ばれる。次に、個々のブロック（４０）
は、変換動作（４１）によって列フォーマット（例え
ば、列１、２、．．．Ｗ）にて処理される。行フォーマ
ットにて処理するために情報のブロックを転置するため
には、典型的には、二つのメモリアレイが要求される。
情報が第一のメモリ（４３）内に格納される一方におい
て同時に情報が第二のメモリ（４４）から行（例えば、
行１、２、．．．Ｈ）にて読み出される。列にて処理さ
れたビデオ情報の次のブロックが到達すると、これは第
二のメモリ（４４）内に書き込まれる。同時に、第一の
メモリ（４３）が行にて読み出される。この方法によっ
て、情報が、必要に応じて列及び行の両方にて線型変換
動作にて処理される。この技法は、通常、当分野におい
て”ピンポン（ping-pong ）”と呼ばれる。

【０００４】メモリアレイが”正方形”である（つま
り、同数の行と列を持つ）特別なケースにおいては、単
にメモリアドレスビットの行と列部分を転置することに
よって列と行フォーマット間の転置を行なうことが知ら
れている。この技術においては、第一のデータがメモリ
アレイ内に書き込まれる。次に、これらアドレスビット
が転置され、このアレイが読み出されるが、これは他方
のフォーマット（例えば、行フォーマット）にてデータ
を提供する。但し、この方法は、”正方形でない”アレ
イ（つまり、等しくない数の行と列を持つアレイ）には
使用できない。

【０００５】従って、典型的なビデオグラフィックある
いはＨＤＴＶアプリケーションにおいては、転置のため
に大きなメモリアレイが要求されることが分かる。この
ようなアプリケーションにおいて要求されるメモリの量
を削減することは非常に有利である。さらに別の信号処
理技術は、データが二次元データアレイに構成され、こ
れらデータが行毎及び列毎に処理されることを要求す
る。例えば、２−Ｄフィルタリング及び２−Ｄ変換動作
は情報が列及び行の両方のフォーマットで供給されるこ
とを要求する。様々なアプリケーションの中には、医療
断層写真学、地震学、レーダ分析等が含まれる。

【０００６】当出願人は、単一のメモリアレイ内で行と
列の情報を転置する信号処理のための技術を発明した。
この技術においては、メモリアレイ内に書き込まれる情
報が任意のフォーマットにて（例えば、列にて）供給さ
れる。但し、このメモリアレイは情報をもう一方のフォ
ーマットにて（例えば、行にて）供給する指定されたア
ドレスシーケンスにて読み出す。アレイ内の個々のメモ
リ位置が読み出された後、次の読み出し動作のための情
報がこの位置に直ちに書き込まれる。この指定されたア
ドレスシーケンスは、アレイの次元に基づく係数演算を
使用して決定される。

【０００７】

【実施例】以下の詳細な説明は、単一のメモリアレイを
使用して信号を行（row ）と列（column）フォーマット
間で転置するための手段を含む信号処理システムに関す
る。図１には、メモリアレイ１０が示されるが、ここ
で、Ｈ×Ｗのブロックのデータの個々のデータは、ラン
ダムアクセスメモリ（ＲＡＭ）１０のメモリアレイの内
側の一意のアドレス位置を占拠する。読出しあるいは書
込み動作は、ライン１５によって選択される。これらア
ドレス位置の任意の一つがアドレス生成器（１３）によ
って生成されたアドレスをライン１４によって供給され
るクロック信号を使用して供給することによってアクセ
スされる。この行及び列の復号技術、及びメモリセルの
構造は、当分野において周知の原理に従って達成でき
る。メモリセルは、静的セルであっても、動的セルであ
っても良い。典型的には、個々のアドレス位置内に複数
のビット（つまり、複数のメモリセル）が格納される
が；但し、別の方法として、個々の位置内に一つのビッ
ト（一つのメモリセル）のみを格納することも可能であ
る。本発明においては、アドレス生成器は、シーケンス
のメモリアドレスが、以下に説明されるように、行と列
フォーマットの間で要求される転置を提供するように構
成される（あるいはソフトウエアあるいはハードウエア
によって制御される）。

【０００８】以下のテーブル１に示されるように、一例
としてのデータアレイ（あるいはここで”ブロック”と
呼ばれるこの一部分）は６つのアレイ要素を含む。これ
らアレイ要素は、図１に示される行と列フォーマットの
代わりにａ，ｂ，．．．ｆとして示される。テーブル１
のデータアレイは、２Ｄアレイの空間配列（例えば、ビ
デオ画面上の画素）と関連するように示されるが、但
し、メモリセルの物理位置は、使用されるアドレス復号
回路に従う任意の便利なパターンであって良い。実際、
必要であれば、任意のデータアレイを物理的に複数の集
積回路チップ内に格納することもできる。

【０００９】テーブル１データアレイ（行フォーマット）ａｃｅｂｄｆ

【００１０】この一例としての実施例においては、デー
タは列フォーマットにて到着する。つまり、６つの入り
データ｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ｝の個々のグループ
は、常に、ＨＤＴＶあるいは使用される他のビデオシス
テムによって定義されるように、例えば、第一の列（ａ
及びｂ）、続く第二の列（ｃ及びｄ）及び第三の列（ｅ
及びｆ）から構成されるシーケンスにて到着する。個々
の列（例えば、ａ及びｂ）内においては、第一の行に関
連するデータ（ａ）が最初に到達し、これに第二の行の
データ（ｂ）が続く。転置の後、同一データを、例え
ば、第一の行（ａ，ｃ，ｅ）に続く第二の行（ｂ，ｄ，
ｆ）から構成されるシーケンスにて読むことが必要とな
る。これは行フォーマット読出し動作を定義する。本発
明においては、読出し及びこれに続く書込み（read-and
-then-write ）動作は、個々のメモリアドレス位置に対
してあるフォーマット（例えば、列フォーマット）の入
りデータが後にそのデータが要求されるフォーマット
（例えば、行フォーマット）にて読出されるように格納
されるような方法にて遂行される。この読出し及びこれ
に続く書込み動作は次の位置に進む前に任意の与えられ
たアドレス位置に対して遂行されることに注意する。こ
のタイプの動作は、メモリ技術の分野においては、”読
出し修正書込み（read-modify-write ）”とも呼ばれ
る。

【００１１】例えば、下のテーブルに示されるように、
メモリの初期化においては、読出されるべき情報が存在
せず、この初期の”読出し及び書込みシーケンス”は便
宜的に０、１、．．．５と命名される６つのメモリ位置
内で達成される。従って、入りデータ｛Ａ１、Ａ２、Ｂ
１、Ｃ１、Ｃ２｝の第一のグループは、それぞれ、アド
レス位置０、１、２、３、４、及び５内に格納される。
テーブル２は、上に述べた６つの書込み動作の後の位置
０から５のメモリの内容を示す。

【００１２】テーブル２読出し及び書込みシーケンス：読出し書込みアドレス０１２３４５書込みデータＡ１Ａ２Ｂ１Ｂ２Ｃ１Ｃ２

【００１３】この行フォーマットに格納されたブロック
の情報を読出すためには、テーブル１に示されるデータ
セットの一般ケース｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ｝から分
かるようにデータシーケンスがＡ１、Ｂ１、Ｃ１、Ａ
２、Ｂ２、Ｃ２となるようにメモリブロックを読出すこ
とが必要である。これは、メモリ位置にテーブル３に示
される”読出し及び書込みアドレス”シーケンスにてア
クセスすることによって達成される。さらに、次の６つ
の入りデータが｛Ｄ１、Ｄ２、Ｅ１、Ｅ２、Ｆ１、Ｆ
２｝と呼ばれるものとすると（これも列フォーマットに
て到着する）、これらは（この読出し及び書込みアドレ
スシーケンスのために）テーブル３のメモリアレイ内に
示されるように格納されることが必要である。

【００１４】テーブル３読出し及び書込みシーケンス読出し書込みアドレス０２４１３５書込みアドレスＤ１Ｄ２Ｅ１Ｅ２Ｆ１Ｆ２

【００１５】これら６個のデータの結果としてのメモリ
位置はもはやテーブル２に示されるのと同一の順番では
ない。従って行フォーマットの６つのデータ、Ｄ１、Ｅ
１、Ｆ１、Ｄ２、Ｅ２、及びＦ２を読出すためには、こ
れらは下のテーブル４に示される読出し及び書込みアド
レスシーケンスにて読出される。さらに、これら６つの
データが読出されている最中に、次の６つのデータが
（列フォーマットにて）到着し、これらは、それぞれ、
｛Ｇ１、Ｇ２、Ｈ１、Ｈ２、Ｉ１、Ｉ２｝と命名され
る。これらはこの読出し及び書込みアドレスシーケンス
によって要求されるのと同一シーケンスにてメモリブロ
ック内に書込まれるために、これらは、テーブル４に示
されるようにメモリアレイ内に格納される。

【００１６】テーブル４読出し及び書込みシーケンス読出し書込みアドレス０４３２１５書込みデータＧ１Ｇ２Ｈ１Ｈ２Ｉ１Ｉ２

【００１７】列フォーマットにて到達する６つの入りデ
ータの次のグループは、それぞれ、｛Ｊ１、Ｊ２、Ｋ
１、Ｋ２、Ｌ１、Ｌ２｝と命名される。これらは、テー
ブル５に示されるように処理されるが、これらは行フォ
ーマットの前のブロック、Ｇ１、Ｈ１、Ｉ１、Ｇ２、Ｈ
２、Ｉ２を読出すことから得られる。

【００１８】テーブル５読出し及び書込みシーケンス：読出し及び書込みアドレス０３１４２５書込みデータＪ１Ｊ２Ｋ１Ｋ２Ｌ１Ｌ２

【００１９】最後に、６つの入りデータの次のグループ
は、それぞれ、｛Ｍ１、Ｍ２、Ｎ１、Ｎ２、０１、０
２｝と命名される。これらは、テーブル６に示されるよ
うに処理されるが、これらは行フォーマットの前のブロ
ック、Ｊ１、Ｋ１、Ｌ１、Ｊ２、Ｋ２、Ｌ２を読出すこ
とによって得られる。

【００２０】テーブル６読出し及び書込みシーケンス読出し書込みアドレス０１２３４５書込みデータＭ１Ｍ２Ｎ１Ｎ２Ｏ１Ｏ２

【００２１】これら最後の６つのデータは、最初の６つ
のデータ（テーブル２）に対して示されるのと同一の順
番に配列されることが分かる。その後、これに続くシー
ケンスは、上のテーブル２から６に示されるような方法
で処理される。こうして、列フォーマットにて到達する
情報が上の手順によって行フォーマットに転置される。
上の手順内において、アドレス生成器（図１の１３）は
これらテーブルに示される列から行への変換を遂行する
ための正しいシーケンスのアドレスを提供することに注
意する。これら上のテーブルから個々のシーケンスは、
任意のメモリアレイ（あるいはこのブロック部分）内の
全てのアドレス位置の一つの順番に並べられたセットで
あることが分かる。また、個々のシーケンスは、メモリ
アレイが元の構成に戻るまで全ての前のシーケンスと異
なることが分かる。異なるシーケンスのこの完全な順番
に並べられたセットは、ここでは、”サイクル”と呼ば
れ、このサイクルが示されたように反復する。

【００２２】上に示された一例としての手順は、Ｈ及び
Ｗの寸法を持つ任意の長方形のメモリアレイに対して達
成することができる。ここで、Ｈはアレイの高さ（つま
り、行の数）であり、Ｗはアレイの幅（つまり、列の
数）である。このアレイは方形（Ｈ＝Ｗ）であっても、
あるいは長方形（Ｈ≠Ｗ）であっても良い。正しいアド
レスシーケンスを提供する一般論理シーケンスは係数演
算を使用して実現されるが、ここで、係数Ｍの値は、Ｍ
＝Ｈ×Ｗ−１である。

【００２３】この論理シーケンスが図２に示されるが、
ここで：Ｐは任意の読出し及び書込み動作に対して選択
されたメモリアドレスを定義する”ポインタ”である。
例えば、Ｐは、様々なシーケンスにおいて、上の一例と
しての実施例の０、１、．．．５の値を取る。

【００２４】Ｌは”アドレス増分子（address incremen
ter ）”であり、Ｐはこの量だけある読出し及び書込み
アドレスから次のアドレスの間で増分される。例えば、
上のテーブル２においてはＬ＝１であり、テーブル３に
おいてはＬ＝２であり、そしてテーブル４においては、
Ｌ＝４である。

【００２５】テーブル２から６内のＰのこの逐次値は係
数５の演算（Ｍ＝３×２−１）を使用して計算されるこ
とが分かる。つまり、Ｐが５よりも大きな値にＬだけ増
分される場合、Ｐの新たな値を決定するためにはこの結
果から５が引かれる。これは図２においては、数学的に
以下のように表わされる。

【００２６】Ｐ＝Ｐ＋Ｌｍｏｄ（Ｍ）

【００２７】図２からまたＬ自体も係数演算を使用して
計算されることが分かる。つまり、（例えば、テーブル
２に示されるような）ある与えられた行から列への転置
を終了した後に、ポインタＰは第一のメモリ位置（Ｐ＝
０）に戻り、Ｌの新たな値が以下のように計算される。

【００２８】Ｌ＝Ｌ×Ｈｍｏｄ（Ｍ）

【００２９】例えば、Ｌの初期値は１（テーブル２）、
Ｌの次の値は１×２（ｍｏｄ５）＝２（テーブル３）、
そしてＬの続く値は２×２（ｍｏｄ５）＝４（テーブル
４）となる。図２に示されるように、Ｐの値が０に戻る
と、Ｌの新たな値が説明のように計算され、新たなシー
ケンスが開始することに注意する。

【００３０】前述の論理シーケンスは図３に示されるよ
うな論理ブロック図を使用して回路形式に実現できる。
示されるように、Ｐ、Ｌ、Ｈ、及びＭの値は、それぞ
れ、レジスタ４０１、４０２、４０３及び４０４内に格
納される。掛算器４０５及び係数Ｍ計算器４０６がＬの
次の値を計算するために使用される。ゼロ検出器４０７
はある与えられたシーケンス（例えば、上のテーブル２
から６の任意の一つ）が終了したことを合図し、合図を
受けると、レジスタ４０２が上の式に従って更新され
る。加算器４０９はＰとＬの値を加算し、係数演算は引
算器４０８及び掛算器４１０を使用して遂行される。

【００３１】図２の論理図の他の実現も可能である。例
えば、オフライン計算の場合は、高レベルプログラミン
グを使用してアドレスを生成することができる。別の方
法として、汎用マイクロプロセッサを使用してソフトウ
エアあるいはハードウエアの制御下にてこれら計算を遂
行することもできる。図３に示されるように、専用の論
理が使用される場合は、（図３の論理を含む）メモリア
レイ及びアドレス生成器は、典型的には、同一の集積回
路チップ上に形成される。但し、本発明は、一つのマイ
クロプロセッサが複数のメモリチップに対するアドレス
を生成するために使用される場合のように、複数の集積
回路を使用して実現される。さらに、アドレスシーケン
スは係数演算を実現する専用の回路を使用して計算され
るが、但し、アドレスシーケンスを生成するための他の
技法も可能である。例えば、読出し専用メモリ（ＲＯ
Ｍ）は必要なシーケンスを含むことができる。これらシ
ーケンスは閉鎖反復サイクルを形成するため（つまり、
これらシーケンスは有限数の２−Ｄデータアレイが転置
された後それ自体を反復するため）、これらはさらに別
のタイプの論理回路にて実現することもでき、これらの
全てが本発明の範囲に含まれる。

【００３２】上に説明の一例としての実施例は、行と列
フォーマットの間の一つの転置を示すが、複数のこのよ
うな転置がある一つの信号処理システム内に要求される
場合もある。従って、本発明の技術に従って複数のメモ
リアレイが提供される場合もある。さらに、信号情報が
示される高さ（Ｈ）及び幅（Ｗ）の次元に深さ（Ｄ）の
次元を加えることにより３次元フォーマットにて提供さ
れる場合もある。この場合は、複数の転置が複数の二次
元アレイから一つの三次元アレイを構成するような方法
で達成される。”行”及び”列”の命名は、本発明に関
する限り任意的なものであり、この転置はいずれの方向
へも達成できることに注意する。上の一例としての実施
例は方形でないアレイの一般ケースを示したが、本発明
の技術を方形アレイとともに使用することも可能であ
る。本技術のその他のアプリケーションも当業者におい
ては明らかである。

【図面の簡単な説明】

【図１】本発明によるメモリアレイ及びアドレス生成器
の一例としての実施例を示す図である。

【図２】メモリアドレスのシーケンスを決定するための
論理図である。

【図３】図２の論理を実現するための典型的な回路ブロ
ックダイヤグラムを示す図である。

【図４】行及び列の両方のフォーマットにて情報を提供
するための２メモリアレイの典型的な先行技術による配
列を示す図である。

Claims

【特許請求の範囲】

【請求項１】行と列フォーマットの間で二次元データ
アレイを転置するための手段を含む信号処理システムに
おいて、該転置手段が：少なくともＨ×Ｗ個のアドレス
位置を持つメモリアレイを持ち、ここで、Ｈは該二次元
データアレイの行の数を表わし、Ｗは列の数を表わし；
該手段がさらに任意のシーケンスの反復サイクル内の該
Ｈ×Ｗ個の位置の各々を選択するためのアドレス生成手
段（１３）；及び該シーケンスの次のアドレスに進む前
に個々の選択されたメモリアドレスに対して読出し動作
及びこれに続く書込み動作を遂行するための手段（１
１、１２、１５）を含み；これによって、該アドレス生
成手段（１３）によって選択された該アドレスのシーケ
ンスが該転置のために提供されることを特徴とする信号
処理システム。
【請求項２】該アドレス生成手段が以下の式：つま
り、Ｐ＝Ｐ＋Ｌｍｏｄ（Ｍ）に従って該シーケンス内の次のアドレス位置を生成する
ために任意のアドレス位置（Ｐ）に関して係数演算を遂
行するための手段（４０８、４０９、４１０）を含み、
該係数（Ｍ））が：Ｍ＝Ｈ×Ｗ−１によって決定されることを特徴とする請求項１の信号処
理システム。
【請求項３】該アドレス生成手段が以下の式：つま
り、Ｌ＝Ｌ×Ｈｍｏｄ（Ｍ）に従って該サイクル内の次のシーケンスに対するＬの値
の次の値を生成するためにＬの任意の与えられた値に関
して係数演算を遂行するための手段（４０５、４０６）
を含むことを特徴とする請求項２の信号処理システム。
【請求項４】行掛ける列のデータアレイに関して線型
変換を遂行するための手段がさらに含まれることを特徴
とする請求項１の信号処理システム。
【請求項５】該線型変換が不連続コサンイ変換である
ことを特徴とする請求項４の信号処理システム。
【請求項６】該アドレス生成手段が該メモリアレイと
同一の集積回路上に位置することを特徴とする請求項１
の信号処理システム。
【請求項７】該アレイが正方形でない（Ｈ≠Ｗ）こと
を特徴とする請求項１の信号処理システム。
【請求項８】該アレイが正方形（Ｈ＝Ｗ）であること
を特徴とする請求項１の信号処理システム。
【請求項９】メモリアレイによって転置されるビデオ
情報を表示するためのビデオ表示手段がさらに含まれる
ことを特徴とする請求項１の信号処理システム。
【請求項１０】該ビデオ情報が高精細度テレビ（ＨＤ
ＴＶ）情報であることを特徴とする請求項９の信号処理
システム。
【請求項１１】該ビデオ情報がコンピュータグラフィ
ック情報であることを特徴とする請求項９の信号処理シ
ステム。