JPS62151987A - 画像処理用マルチ・ポ−ト・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータ等に利用するメモリに係り、特
に１画像処理やビットマツプ・ディスプレイの表示制御
に好適なメモリを提供するものである。

〔従来の技術〕

例えば、雑誌”日経エレクトロニクス’　ｐｐ、　１９
５〜２１９（１９８５，５，２０）に示されるように、
ランダム・アクセスとシリアル嗜アクセスが同時に可能
なマルチ・ポート・メモリが既に開発されている。この
マルチ・ポート・メモリは、これまでの単一ボートのメ
モリに比較して、　ＣＰＵ　（ＣｅｎｔｒａｌＰｒｏｃ
ｅｓｓｉｎｇ　Ｕｎｉｔ　）とディスプレイ・コントロ
ーラとの間のメモリ競合を大幅に削減することができる
。このため、銀行端末をはじめ各種端末やワークステー
ションのディスプレイのフレーム・バッファ用のメモリ
として注目されている。

〔発明が解決しようとする問題点〕

上記の従来のマルチ・ポート・メモリは、シリアル入出
力用のライン・バッファ（データ・レジスタ）をメモリ
・チップ上に組込んだものであるが、このライン・バッ
ファは、（１）入力用の１行分。

あるいは、（２）入出力切替用の１行分、または、（３
）入力用と出力用に各々１行分をもつ構成が提案されて
いる。

一方、画像処理の分野では１例えば、論文１格子座標の
周期性を利用した画像拡大縮小の高速処理方式”（情報
処理学会論文誌、２４巻６号。

１）Ｉ）、７５４〜７６３．昭和５８年１１月）に示す
ように、複数行の画像データを同時に参照するいわゆる
、ラスク走査型の処理が多くある。しかしながら、上述
したように、従来のマルチ・ポート・メモリは、１行分
のライン・バッファしか内蔵していない。従って、拡大
縮小などの画像処理を行なうためには、複数行のライン
・バッファを外付は回路で設け、この外部バッファにメ
モリ上の画像データを読出した後に処理するという方法
をとらざるをえない。このために、ノ・−ドウエア規模
が大きくなり、また、高速処理が困難であった。

本発明の目的は、従来のマルチ・ポート・メモリがか＼
える上記間頂点を解決することにある。

〔問題点を解決するための手段〕

上記の目的は、複数行のライン・バッファをメモリ・チ
ップ上に内蔵させ、これらのライン・・くソファ上のデ
ータを、外部からの同期信号にしたがい同時に読出す機
構を設けることによって達成される。

〔作用〕

画像処理に必要な複数行の画像データを、メモリ・チッ
プから直接読出すことができるので、ハードウェアを小
規模にし、かつ、処理を高速に行なうことができる。

〔実施例〕

以下図面を参照して、この発明の一実施例について説明
する。

第１図は本発明によるマルチ・ポート・メモリの一実施
例を示したもので、６４ＫＸ４構成の２５６にビット凡
人Ｍ　（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）
を表わしている。第１図において、メモリ・セル・アレ
イ４ｉｉ：、２５６行×２５６列のメモリ・セルを４プ
レーンもつ。ＤＩデデー２２とＤｏデデー２３は、ラン
ダム・ボートによる入力データ（［）ａｔａＩｎ）と出
力データ（Ｄａｔａ　Ｏｕｔ　）であり。

それぞれ、４ビツト（メモリ・セル・アレイ４の各プレ
ーンごとに１ビツト）の幅をもつ。ＤＩデデー２２とＤ
ｏデデー２３は、メモリ・セル・アレイ４に書込み、あ
るいは、メモリ・セル・アレイ４から読出すが、メモリ
・セル・アレイ上の読出・書込アドレス（行番号と列番
号）は１行アドレス・デコーダ２と列アドレス・デコー
ダ３の出力で指定する。行アドレス・デコーダ２と列ア
ドレス・デコーダ３は、８ビツトのアドレス（ＡＯ〜Ａ
Ｔ　　）　２１　ラフドレス・バッファ１を経由して取
込み、それぞれ、０〜２５５の行番号と列番号にデコー
ドする。上記のようなランダム・ボートによるメモリ読
出と書込は、良く知られた公知の技術であるので詳細説
明を割愛する。

本発明の特徴はシリアル・ボートの構成にあり、これを
以下に示す。

第１図の実施例では、シリアル出力用に２行分のライン
・バッファ（すなわち、データ・レジスタの６ａと６ｂ
）をもつ。各データ・レジスタの容量は２５６Ｘ４ビツ
トであり、メモリ・セル・アレイ４の１行分のデータを
各データ・レジスタが記憶する。データ転送制御部５が
メモリ・セル・アレイ４から画像データを１行（２５６
Ｘ４ビツト）ずつ読出して、各データ・レジスタに格納
する。各データ・レジスタが記憶する１行分の画像デー
タのうち、アドレス・カウンタ８が指定した列番号のデ
ータ（４ビツト）をデータ・セレクタ７が選択して読出
す。この読出しはＳＣ信号２５　（５ｅｒｉａｌ　Ｃｏ
ｎｔｒｏｌ　）に同期して行なわれ、アドレス・カウン
タ８は、ＳＣ信号２５を受信するたびに、カウンタの内
容をインクリメントする。

た”　Ｌ　ｂアドレス・カウンタ８は初期値として、ア
ドレス２１で指定した値（メモリ・セル・アレイ４に対
する列番号）をプリセットしておく。各データ・セレク
タ７はＳＣ信号２５に同期して４ビツトずつの画像デー
タを出力し、これを並列直列変換部１０がシリアル・デ
ータ（８０）２４に変換する。以上の説明で示した通り
、本発明によれば、メモリ・セル・アレイ４に格納され
た画像データのなかから、任意の２行を選択し、これら
を同期して、順次、データを読出すことができる。

これを第２図に示す。この例では、メモリ・セル・アレ
イ４に格納された画像データの第５行目と第６行目のデ
ータを、各々、２４ａと２４ｂのＳＯデデーとして順次
出力している。たマし、第５行目のデータは、第１列目
から出力を開始し。

第６行目のデータは第２列目から出力を開始するものと
し、アドレス・カウンタの８ａと８ｂには。

それぞれ、初期値としてＣ′１ｎおよび２＃をプリセッ
トしている。当然ながら、アドレス・カウンタの８ａと
８ｂに同一の初期値をプリセットすることもできる。な
お、タイミング制御部９は、ＲＡＳ　（Ｒｏｗ　Ａｄｄ
ｒｅｓｓ　５ｔｒｏｂｅ　）、　　ＣＡｓ（（：：ｏｌ
ｕｍｎ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ　）、　Ｄ　Ｔ
／σｔ（Ｄａｔａ　Ｔｒａｎｓｆｅｒ／Ｑｕｔｐｕｔ　
Ｅｎａｂｌｅ　　）などの入力信号にもとづいて、上記
の処理を実行するためのタイミングを制御するものであ
る。

このタイミング関係を次に説明する。第３図におけるＤ
Ｔ１０Ｅ信号２６を低レベル忙落すこと罠よって内部デ
ータ転送サイクルが始まる。内部データ転送サイクルに
おいてメモリ・セル・アレイ４から２行分のデータがデ
ータ・レジスタ６に転送される。このデータ転送は１行
単位に行なわれ、その手順は次の通りである。まず、１
１．Ａｓ信号２７の立下りで、第１の行アドレス（ｒ）
がアドレス・ライン２１から取込まれ、アドレス・バッ
ファ１を経由して行アドレス・デコーダ２に送られる（
ｒ＝ｏ〜２５５）。この行アドレス・デコーダが指示す
る第ｒ行の１行分のデータ（２５６×４ビツト）を、デ
ータ転送制御部５がメモリ・セル・アレイ４から読出し
て、データ・セレクタ６ａに格納する。次に、ＣＡＳＡ
ｓ信号２８下りで、第１の列アドレス（Ｃ）がアドレス
・ライン２１から取込まれ、アドレス・バッファ１を経
由してアドレス・カウンタ８ａにラッチされる（Ｃ＝θ
〜２５５）。すなわち、アドレス・カウンタ８ａは列ア
ドレス（Ｃ）でプリセットされる。次に％ＲＡＳ信号２
７が高レベルに戻り、再び低レベルとなるが、その立下
りで、第２の行アドレス（ｒ′）がアドレス・ライン２
１から取込まれ、アドレス・バッファ１を経由して行ア
ドレス・デコーダ２に送られる（ｒ’　＝ｘＯ〜２５５
）。この行アドレス・デコーダが指示する第ｒ′行の１
行分のデータ（２５６Ｘ４ビツト）を、データ転送制御
部５がメモリ・セル・アレイ４から読出して。

データ・セレクタ６ｂに格納する。次に、　ＣＡ′￥３
信号の２回目の立下りで、第２の列アドレス（Ｃ′）が
アドレス・ライン２１から取込まれ、アドレス・カウン
タ８ｂにセットされる（　Ｃ／　、、、　０〜２５５）
。

以上の結果、データ・レジスタ６ａと６ｂに各々、第ｒ
行と第ｒ′行のデータが格納されるとともに。

アドレス・カウンタ８ａと８ｂＫ％各々、列アドレスの
ＣとＣ′とがプリセットされる。そこで、ＤＴ１０Ｅ信
号２６を高レベルに戻すことによって、内部データ転送
サイクルを終了する。

データ・レジスタ６からの読出しは、ＤＴ１０Ｅ信号２
６を高レベル忙戻した後のＳＣ信号２５に同期して行な
われる。上記の内部データ転送サイクルにおいてデータ
・レジスタ６ａと６ｂは各々、１行分のデータを格納し
たが、このうち、アドレス・カウンタ８ａと８ｂで指示
する列番号のデータ（４ビツト）が、ＳＣ信号の立下り
で読出され、並列直列変換の後裔々、ＳＯデデー２４ａ
と２４ｂとして出力される。アドレス・カウンタ８はＳ
Ｃ信号２５の立下りでインクリメントされる。したがっ
て、データ・セレクタ７ａと７ｂからは第１回目のＳＣ
信号の立下りで、第ｒ行Ｃ列および第ｒ′行Ｃ′列のデ
ータがそれぞれ出力され、ついで第２回目のＳＣ信号の
立下りで、第ｒ行（ｅ＋１　）列および第ｒ′行（ｃ’
＋：ｔ）列のデータがそれぞれ出力される。以上のよう
にして、メモリ・セル・アレイ４における任意の２行を
選択し、各行のデータを同期して順次、読出す。なお、
第ｒ行と第ｒ′行のデータ読出しを終了した後、さらに
。

他の行のデータ読出しを行なう場合には、σが１０Ｅ信
号を低レベルに落し１次の２行の行アドレス（ｒ“とｒ
＃）を指定して、前記と同様の処理を繰返せばよい。

本発明のマルチボート・メモリの応用例を第４図に示す
。第４図は画像の拡大縮小装置の構成を示したもので、
本発明によるマルチボート・メモリ４０から読出したＳ
ｏデデー２４を拡大縮小データ８０に変換する。拡大縮
小処理については。

例えば、論文１格子座標の周期性を利用した画像拡大縮
小の高速処理方式″（情報処理学会論文誌２４巻６号、
　Ｉ）Ｉ）、７５４〜７６３．昭和５８年１１月）に詳
しいので説明を省略するが、隣接した２行の画像データ
２４ａと２４ｂを再標本化することによって、拡大縮小
データ８０を得る処理である。

第４図におけるフリップ・フロップ７０は、この再標本
化のだめの遅延回路であり、２４ａと２４ｂおよびフリ
ップ・フロップ７０の出力を合わせて　４個の隣接画素
データをもとに、濃度計算部６０が拡大縮小データ８０
の各画素の濃度（白、黒の度合）を決定する。濃度計算
部６０はＲＯＭ（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　
　）などで実現できる。システム制御部５０は、拡大縮
小処理を制御するもので、マルチ・ポート・メモリ４０
に対して、ＳＣ信号２５．ＤＴ１０Ｅ信号２６．ＲＡＳ
信号２７、ＣＡＳ信号２８．アドレス（Ａｏ　〜Ａ７　
　）２１などを送出し、また、濃度計算部６０に対して
はＲＯＭの続出アドレスの一部８１や出力イネーブル信
号８２を送出する。本発明者はテーブル参照による高速
拡大縮小方式を考案（％願昭５７−７１２３７　）して
おり、システム制御部５０および濃度計算部６０を簡単
なノ・−ドウエアで実現できる。また、本発明のマルチ
・ポート・メモリ４０は、拡大縮小処理に必要な隣接す
る２行の画像データ（２４ａと２４ｂ）を同時に出力す
るので、外付のライン・メモリが不要であり、かつ。

処理を高速化できる。

上記特徴を利用して、第４図におけるマルチ・ポート・
メモリ４０でビットマツプ・ディスプレイのフレーム・
バッファを構成することができる。

従来のビットマツプ・ディスプレイのズーム表示は、倍
率が２倍、４倍などの整数倍に限られていたが、これは
、任意倍率の拡大処理を高速に実行することができなか
ったためである。このような制約は、本発明によって解
消され、任意倍率での高速連続ズーム表示（拡大表示お
よび縮小表示）が可能となる。

以上の通り、本発明の一実施例を示したが、これ以外に
次のような種々の実施例が容易に考えられる。

（１）第１図の実施例ではメモリ・チップ上に２本のラ
イン・バッファ（すなわち、データ・レジスりの６ａと
６ｂ）を内蔵する場合を示したが、３本以上のライン・
バッファを設けることもできる。

この場合、メモリ・セル・アレイ４からライン・バッフ
ァへのデータ転送はＤＴ１０Ｅ信号２６を低レベルにし
た内部データ転送サイクル中に１行革位に行ない、これ
に必要な行アドレスと列アドレスは第３図に示したよう
にｌ’１８信号とＣＡＢ信号の立下りで設定する処理を
各ライン・バッファ対応に繰返せばよい。

（２）第１図の実施例では２本のデータ・レジスタ６ａ
と６ｂの双方にメモリ・セル・アレイ４のデータを転送
する場合を示したが、これと異なり。

データ・レジスタのうちの一方（例えば６ａ）にのみ、
メモリ・セル・アレイ４からデータを転送することもで
きる。このようなデータ転送は、第５図に示すタイミン
グで、データ・レジスタ６ａに対する行アドレス（ｒ）
と列アドレス（Ｃ）を設定することによって実現される
。このとき、他方のデータ・レジスタ６ｂの内容は変化
せずに保持される。

また、データ・レジスタ６ａと６ｂのいずれか一方、あ
るいは、双方をメモリ・セル・アレイ４に対する入力用
バッファとして用いることもできる。データ・レジスタ
６ａと６ｂを入力・出力のいずれのバッファとして使用
するかは動的に切替えることができる。

〔発明の効果〕

本発明によれば複数行のデータを同期してメモリ・チッ
プから直接読出すことができるので、拡大縮小などの画
像処理を高速に、かつ、小規模のハードウェアで実現で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例の７１−ドウエア・ブロック
図、第２図はデータ出力順序の説明図、第３図は信号の
タイミング・チャート、第４図は本発明を応用した画像
拡大縮小装置の構成図、第５図は本発明の他の実施例に
おけるタイミング・チャートである。 １・・・アドレス・バッファ、２・・・行アドレス・デ
コーダ、３・・・列アドレス・デコーダ、４・・・メモ
リ・セル・アレイ、５・・・データ転送制御部、６・・
・データ・レジスタ、７・・・データ・セレクタ、８・
・・アドレス・カウンタ、９・・・タイミング制御部、
１０・・・並列直列変換部、２１・・・アドレス（Ａｏ
　−Ａ７　　）　。 ２２・・・ＤＩデータ、２３・・・ＤＯデデー、２４・
・・ＳＯデデー、２５・・・ＳＣ信号。

Claims (1)

【特許請求の範囲】
1. 配列状にデータを記憶する手段と、該配列中の複数の行
   または列データを記憶する手段を設け、当該の複数の行
   または列データを外部からの入力信号に同期して同時に
   読出す手段を同一のチップ上に設けたことを特徴とする
   画像処理用マルチ・ポート・メモリ。