JPS6050584A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、ディスプレイ装置への画像表示に適したメ
モリ装置に関するものである。

従来例の構成とその問題点 近年、コンピュータの発展とともにグラフィックディス
プレイを用いて高速に画像処理を行う要求が高まってき
ており、そのためＣＰＵとＲＡＭとのやりとり、つまり
アクセス回数をできる限り減らして、高速な画像表示を
実現できるように工夫されたメモリ装置が注目されてい
る。

以下Ｋ、従来から画像表示用に用いられてきたメモリ装
置釦ついて説明する。

一般に１．４×４個のマトリクス状に配置されたメモリ
セルを有するメモリ装置を用いて、第１図に示すような
４×４の画素を表示する場合には、まず第１行のメモリ
セル群をアクセスしてＰよ、〜Ｐ１４の画素を表示し、
次に第２行、第３行′、第４行と順次メモリセル群をア
クセスして、Ｐ工、〜Ｐ４４までのすべての画素を表示
させる。

しかし、画素の表示部分が限られてＡるとき、例えば第
１図にゝ“て・ＰＩ３・ＰＩ３・Ｐ２３・Ｐ２４の画素
のみを表示させたいときには、この方法だと第１行のメ
モリセル群をアクセスしてＰ□、〜Ｐ１４までの画素を
表示した後、第２行のメモリセル群をアクセスしてＰ２
□〜Ｐ２４までの画素を表示させなければならないため
、２回のアクセスが必要となり、し力為も余分なところ
も表示させてしまうため、表示速Ｒがかなり遅（なると
いう問題点を有していた。

そこで、１回のアクセスで前記Ｐよ、、Ｐ、、４．Ｐ２
３゜Ｐ２４の画素を表示させるため、従来では第２図に
示すようにレジスタを付随したメモリ装置を用いてきた
。以下て前記第２図に示すメモリ装置について説明する
。

溶２図は、従来のメモリ装置の構成図を示す。

第２図において、１は第１行と第３行の画素群のデータ
を記憶する４Ｘ２個のメモリセル群を有するＲＡλ（，
２は第２行と第４行の画素群のデータを記憶する４×２
個のメモリセル群を有するＲＡＢＪである。３はデータ
バスＤＢから前記ＲＡＭ　］にデータを入れる際に一時
的に前記データを蓄えておくレジスタ、４け前記ＲＡＭ
　２からデータバスＤＢＩＣデータを送り出す際に一時
的に前記データを蓄えてお（レジスタ、５は前記レジス
タ３に蓄えられたデータを前記ＲＡＭ　１に送り出す制
御信号線、６は前記レジスタ４に蓄えられたデータをデ
ータバスＤＢに送り出す制御信号線である。

以上のように構成された従来のメモリ装置について、以
下その動作を説明する。

まずメモリへ画像情報を書き込む過程について説明する
。最初にデータバスＤＢに入力された４ビツトのデータ
をレジスタ３に蓄え１次ニデータパスＤＢに入力された
４ピツトのデータをＲＡＭ　２に送る。このときレジス
タ３の制御信号５をハイレベルにすると、レジスタ３に
蓄えられていた前記データもＲＡＭＩに送られる。ＲＡ
Ｍ　１　、　ＲＡＭ　２に送り込まれ念データは、アド
レスバスＡＨによって、それぞれが書き込まれる行が指
定される。次に書き込み制御信号線ｗＴがハイレベルに
なればＲＡｈｌ　Ｉ　、　ＲＡＭ　２に送られてきた前
記データが一度に（同時に）書き込まれる。

次にメモリから画像情報を読み出す過程について説明す
る。アドレスバスＡＢによってそれぞれ読み出される行
が指定され、読み出し制御信号線ＲＤがハイレベルにな
ると一度に（同時に）　ＲＡＢＪ　、　ＲＡＭ　２から
それぞれに蓄えられていたデータが出力される。このと
き、ＲＡＭ　１に蓄えられていたデータはすぐにデ゛−
タバスＤＢに出力きれ、ＲＡＭ２に譬えられていたデー
タは一時的にレジスタ４に蓄えられる。その後レジスタ
４０制御信号線６をハイレベルにすることによシ、ＲＡ
Ｍ　２に蓄えられていた前記データがレジスタ４からデ
ータバスＤＢに出力される。

以上のように第２図に示す従来のメモリ装置を用いれば
、第１図において１回のアクセス操作で２行分の画像情
報の入出力が可能となる。しさしながら、このときも第
１図においてＰ工３１　ＰＩ３　’Ｐ２３１　Ｐ２４の
画素のみを表示させる場合、第】行と第２行との２行の
メモリセル群を同時にアクセスするため１表示させる必
要のないＰよ０．Ｐ□２゜Ｐ２□、Ｐ、２の画素１で表
示させることになり、効率の悪い表示方法となる。

すなわち、従来のメモリ装置は、行単位でアクセス可能
な線アクセス型のメモリ装置であり、もし一度に平面的
にアクセスしようとすれば、各行毎に書き込み・読み出
しされるデータをレジスタに一時蓄え、線の集合として
面をアクセスする方法を用いてきたが、前記のようなメ
モリ装置だと画像の表示効率が悪いうえに、周辺回路も
複雑になり、ハードウェアコストも高ぐなるという問題
点を有していた。

発明の目的 この発明は上記従来の問題点を解消するもので、画像表
示用のメモリとして用いる場合、行単位をアクセスする
線アクセス型ではなく、平面的に面単位をアクセスする
面アクセス型として動作させることにより、画像の表示
効率をよくし周辺回路も＋＊　４１　Ｋなるメモリ装置
を提供することを目的とする。

発明の構成 この発明のメモリ装置は、ＭＸＮ（Ｍ、Ｎけ２以上の整
数）個マ）Ｉ７クス状に配置されたメモリセルと、前記
メモリセルを各行毎に選択する嬉１のアドレス信号線と
、前記ＭＸＮ個のメモリセルをｍｘｎ個のメモリセルか
らなるａＸｂ個（ただし、ｍ　ｒ　ｎ　＋　ａ　＋　ｂ
　ａ整数で、かつｍＸ　ａ　＝　Ｍ　。

ｎＸｂ＝Ｎ）のグループに分割して各グループ毎に選択
する第２のアドレス信号線と、前記各メモリセルにデー
タを入出力するためのデータ信号線と、前記各メモリセ
ルのデータの書き込み・読み出しを制御する制御線とを
備えたものであり、データバスに入出力するデータを行
単位のＭ個の線状のメモリセル群か１面単位のｍＸｎ個
のマトリクス状のメモリセル群かを選択できる構成にす
ることにより、文字情報のときにはａ状のメモリセル群
を、隣接情報の多い画像情報のときにはマトリクス状の
メモリセル群を、というふうにそれぞれに応じたアクセ
スの仕方を可能にし、画像表示用のメモリ装置として用
いる場合に、表示速度を大幅に高めることができる。

実施例の説明 第３図はこの発明の一実施例における４×４個のマトリ
クス状に配置されたメモリセルを有ｔ、７’ｃ場合（Ｍ
；Ｎ＝４１ｍミｎ−２，ａ＝ｂ−２）のメモリ装置の構
成図を示すものである。また、第４図は前記第３図の構
成図の中のメモリセルの回路図の１例を示すものである
。

第３図および笥４図において、】０け４×４個のマトリ
クス状に配置された１ピツトのデータを蓄えるメモリセ
ル、１１＃′ｉ：前記４×４個のメモリセル１０を各行
毎に選択する第１のアドレス信号線、１２は前記４×４
個のメモリセル］０を２Ｘ２個のメモリセルからなる２
×２個のグループに分割した場合に各グループ毎に選択
する第２のアドレス信号線、】３け前記第１のアドレス
信号線１１が選択されたときに各メモリセル毎にデータ
を入出力するための第１のデータ信号線、１４け前記第
２のアドレス信号線Ｊ２が選択されたときに各メモリセ
ル毎にデータを入出力するための第２のデータ信号線、
１５け前記４×４個のメモリセル１０のデータの読み出
しを制御する読み出し制御線、１６は前記４×４個のメ
モリセル１０へのデータの書き込みを制御する書き込み
制御線、１７は前記４×４個のメモリセル］　０Ｋｎｌ
、、　各列毎またけ各グループ毎にデータを入出力する
ための双方向データ信号線、２０けアドレス制御線１８
とアクセス制御線１９とによって出力するアドレス信号
線を決定するアドレスデコーダである。

以上のように構成された本実施例のメモリ装置について
、以下その動作を説明する。

まず書き込み動作について説明する。アクセス制御線１
９がロウレベルの状態のとき、アドレス制御線１８によ
って線アクセスについての２番目のアドレスが選ばれた
とすると、アドレスデコーダ２０によ！７第１のアドレ
ス信号ａ　１１２ｒがハイレベルの状態になり、このと
き書き込み制御線１６７）ｉ　ハイレベルの状態になる
と、メモリセル１ｏ２□。

１０．２，１０，３．】０２４が選択され、それぞれの
メモリセルにデータ信号”　１７ｎ　、’７Ｘ２”　１
７Ｘ３．１７Ｘ４のデータが第１のデータ信号線１３２
□、１３２３．】３２３゜１３２４を通って書き込まれ
る。

アクセス制御線１９がハイレベルの状態のとき、アドレ
ス制御線１８によって面アクセスについての２番目のア
ドレスが選ばれたとすると、今Ｒけアドレスデコーダ２
０により第２のアドレス信号線１２２ｒがハイレベルの
状態になり、このとき書き込み制御信号線１６がハイレ
ベルの状態になると、メモリセル１０□３．１０１４．
、１０．　、１０２４が選択され、それぞれのメモリセ
ルにデータ信号ａ１７によ。

１７Ｘ２，１７Ｘ３．１７ｘ４のデータが第２のデータ
信号線１４．　、１４□４１　”２３．１４２４を通っ
て書き込まれる。

次ニ読み出し動作について説明する。アクセス制御信号
線１９がロウレベルの状態のとき、アドレス制御線１８
によって線アクセスについての２番目のアドレスが選ば
れたとすると、アドレスデコーダ２０により第１のアド
レス信号線１】２ｒがハイレベルの状態になり、このと
き読み出し制御線１５がハイレベルの状態になると、メ
モリセル】０２□、ＩＯ２３，】０２３，１０２４が選
択され、それぞれのメモリセルのデータが第１のデータ
信号線１３２１・１３２２・】３２３・１３２４を通っ
てデータ信号線１７ｚ□ｒ　１７７２．１７Ｘ３　＋　
２７Ｘ４に出方される。

アクセス制御ｍ１９がハイレベルの状態のとき、アドレ
ス制御ａ１８によって面アクセスについての２番目のア
ドレスが選ばれたとすると、今度はアドレスデコーダ２
０により第２のアドレス信号ｍ　］’２２ｒがハイレベ
ルの状態にな力、このとき読み出し制御線１５がハイレ
ベルの状態釦なると、メモリセル］（１１３、１０１４
、１０２３、１０２４が選択されそれぞれのメモリセル
のデータが第２のデータ信号線１４□３．ｊ４□、　、
　１４２３．１匂４を通ってデータ信号線１７Ｘ□、　
１７Ｘ２．１７Ｘ３．１７Ｘ４釦出カされる。

次に本実施例に用いられるメモリセルについて以下第４
図を用いてその動作を説明する。

まず前記メモリセル１０に１ピツトのデータを書き込む
動作について説明する。書き込むときはまず第１のアド
レス信号線１１または第２のアドレス信号ｆａ１２のい
ずれか一方が選択され、ハイレベルの状態になると、ト
ランスファーゲート（以下ゲートと記す）２９才たけ３
ｏが開き、第１のデータ信号線１３または第２のデータ
信号線１４からデータが入ってぐる。このとき書き込み
制御線Ｊ６がハイレベルの状態になると、インバ〜り２
４を介してゲート２３が閉じ、かつゲート２８が開いて
前記データがインバータ２１に大刀すレる。そして、書
き込み制御線】６がロウレベルの状態に戻ると、ゲート
２３け閉じ入力された前記データはインバータ２］、２
２およびゲート２３でつくられる閉回路で保持される。

次に前記メモリセルから１ビツトのデータを読み出す動
作について説明する。読み出すときは、まず第１のアド
レス信号ｍｌｌまたは第２のアドレス信号線１２のいず
れが一方が選択され、ハイレベルの状態になると、ゲー
ト２６または２７が開き、読み出し制御１１１ｍ１５が
ハイレベルの状態になると、ゲート２５も開きインバー
タ２］、２２およびゲート２３でつくられる閉回路で保
持されていたデータがゲート２５とゲート２６またけ２
７を通って、第１のデータ信号８１３またけ范２のデー
タ信号線ｊ４から出方される。

以上のように本実施例によれば、アクセス制御ａ１９を
切り換えることにより、アドレスデコーダ内で第１のア
ドレス信号線１１またｌ−ｉ第２のアドレス信号線１２
のどちらか一方が選択され、それによりアクセスするメ
モリセルが行単位のＭ個の線状のメモリセル群か面単位
のｍＸｎ個のマトリクス状のメモリセル群かを決定し、
文字情報のときには層状のメモリセル群を、Ｒ接情報の
多い画像情報のときにはマトリクス状のメモリセル群を
、というふう例それぞれに応じたアクセスかできる。特
に画像表示用のメモリ装置として用いる場合には、表示
効率がよく２表示速度も大幅に速くなる。また、周辺回
路は比較的簡単であり、メモリ装置の構成は規則正しい
ものであるから、大規模なメモリ装置としてＬＳＩＶＣ
適した回路構成であるといえる。

なお、第３図の実施例において、全体の構成は４×４個
のマ）　ＩＪクス状に配置されたメモリセルを有するも
のとしたが、一般にこれはＭＸＮ（Ｍ。

Ｎけ２以上の整数）個のメモリセルを有するもので、か
つ前記Ｍ　Ｘ　Ｍ個のメモリセルがｍＸｎ個（７）メモ
リセルからなるａＸｂ個（ただし、ｍ、ｎ。

ａ、ｂは整数で、かつｍＸａ　＝Ｍ　、ｎＸｂ＝Ｎ　）
のグループに分けられる構成ならば、どういう形をとっ
てもよいことはいうまでもない。

また１Ｍ３図の実施例において、読み出し！ｌＩ＃線】
５と書き込み制御線１６ｆｉ各メモリセルに直接入力さ
れていて、第１のアドレス信号ｍ１１　ト第２のアドレ
ス信号ａ１２により、読み書きするメモリセルを選択す
る構成としたが、これに代えて読み出し轡書き込み信号
ｉ１５，１６をアドレスデコーダに入力して、読み出し
制御用の第１のアドレス信号線、第２のアドレス信号線
、書き込み制御用の第１のアドレス信号線、第２のアド
レス信号線を取り出し、前記４つの信号線を各メモリセ
ルに入力する構成とし、各メモリセルの内容もそれに応
じて動作する回路構成にしてもよいことはいうまでもな
い。

また、第４図に示すメモリセルも本実施例におけるメモ
リセルのＩＮであシ、このメモリセルと同様の働′きを
するメモリセルであれば、トノような回路構成であって
もよいこともいうまでもなり０発明の効果 この発明のメモリ装置によれば、データバスに入出力す
るデータを行単位のＭ個のメモリセル群か、面単位のｍ
Ｘｎ個のマトリクス状のメモリセル群かを選択で・きる
構成にすることにより、文字ｆｉｔ報のときには線状の
メモリセル群を１画像情報のときにはマトリクス状のメ
モリセル群を選択できるといった具合に、要求条件に応
じた効率的なアクセスが可能であり、特に隣接情報の多
い画像情報のときには、ＣＰＵとＲＡＭとのやりとり、
つまりアクセス回数を減らすことができるので、高速な
画像処理ができるという効果があり、その実用的効果は
大きい。

【図面の簡単な説明】

第１図はマトリクス状の画素を表わす図、第２図は従来
のメモリ装置の構成図１Ｍ３図はこの発明の一実施例に
おけるメモリ装置め構成図、第４図はその実施例に用い
られるメモリセルの一例を示す回路図である。 １０・・・ＭＸＮ個のマトリクス状に配置されたメモリ
セル、１１川前記Ｍ　Ｘ　Ｍ個のメモリセル１゜を各行
毎に選択する第１のアドレス信号線、１２・・・前記Ｍ
ＸＮ個のメモリセル】０をｍＸｎ個のメモリセルからな
るａＸｂ個のグループに分割したときに各グループ毎に
選択する第２のアドレス信号線、１３．１４・・・各メ
モリセルにデータを入出力するための第１．第２のデー
タ信号線、】５・・・各メモリセルのデータの読み出し
制御線、１６・・・各メモリセルのデータの書き込みｉ
ｔ制御線列 第１図 Ｂ 第２図

Claims (1)

【特許請求の範囲】
1. λｆｘＮ（Ｍ、Ｎは２以上の整数）個のマトリクス状に
   配置されたメモリセルと、前記メモリセルを各行毎に選
   択する第１のアドレス信号線と、前記へ（ｘ　Ｎ　個の
   メモリセルをｍＸｎ個のメモリセルからなるａＸｂ個（
   ただし、ｍ＋ｎ＋ａ＋ｂＩ／ｉ整数で、かつｍＸ　ａ＝
   Ｍ、　ｎ　Ｘ　ｂ＝Ｎ　）のグループに分割して各グル
   ープ毎に選択する第２のアドレス信号線と、前記各メモ
   リセルにデータを入出力するためのデータ信号線と、前
   記各メモリセルのデータの書き込み・読み出しを制御す
   る制御線とを備えたメモリ装置。