JPS6141183A - デイジタル記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はディジタル論理回路において、アドレス信号を
与えることによって、入力データを一時的に記憶したシ
、記憶されているデータを出力することを無作為に実行
できる記憶回路に関する。

（従来技術） ディジタル論理回路において使用される記憶回路はシー
ケンシャル・メモリとランダム拳アクセス・メモリとに
大別できる。シーケンシャル番メモリはクロ、りＫよっ
てデータを書き込むと同時に、以前に記憶したデータを
隣シのメモリャルヘシフトするものである。

この際、出力端子に一番近い記憶セルに記憶されていた
データ紘出力端子にシフトされ出力データが得られる。

即ち、Ｎ個の記憶セルによって構成されているシフト会
レジスタの場合に社、入力データを与えてから、そのデ
ータを出力端子から取シ出すまでにＮ個のり四ツクを与
える必要がある。なおこの間、Ｎビットのデータを入出
力はできる。このシフト・レジスタは、処理をするデー
タが連続的に記憶されていると都合が良い用途や単なる
信号遅延回路、または、比較的記憶容量が小さくてアド
レス発生回路を附加したくない場合などに使用されてい
る。

一方、ランダム・アクセス・メモリはデータ記憶用とし
て、今日、一般に用いられており、データの記憶位置は
アドレスの選択により一義的に決定できる構造となって
いる。即ち、データが入出力する信号線と記憶セルとの
間にあるスイッチの開閉をアドレス線の信号忙よ多制御
しているため、任意のアドレスを与えることによシ任意
の記憶セルに対するデータの読み書きが行なえる。従っ
て、シフト・レジスタを記憶器として用いた装置と比較
してデータのアクセス時間を小さくすることができる。

さらに、集積回路化する場合においては、記憶セルの占
める面積がその原価を決定づけることになるが、ランダ
ム・アクセス・メモリ記憶セルを１個のトランジスタで
構成することができるため、最低でも６個のトランジス
タを必要とするシフト・レジスタと比較して、ランダム
ｅアクセス・メモリは安価な記憶回路であるといえる。

最近、ラスク走査型陰極線管ガどを使用した表示装置に
おいて、１ドツトの表示が表示記憶器の記憶データの１
ビ、トに１対１に対応しているビット・マツプ・ディス
プレイ方式による文字表示が一般化しつつある。従来方
式による文字表示装置では、表示記憶器には英文字のみ
では５ビツト、漢字では１４ビット程度までのビット数
で表現される表示文字を表わす文字コードを記憶してお
９、表示時には、表示記憶器から上記文字コードを読み
出し、その文字コードと表示文字の表示ツイン位置を示
す信号を文字発生器のアドレスに与え、表示文字のドツ
ト情報を文字発生器から取少出している。ビット・マツ
プ方式では、そのままでも表示可能な状態になっている
文字のドツト情報が表示記憶器上に展開されているため
、表示時には、単に、表示記憶器に対してアドレスを与
え、出力をそのまま表示信号として使える。さらに１テ
レビジ讐ン・カメラなどから入力されたイメージ情報や
直線、円弧などのグラフ情報などと同一の記憶方法であ
るため、これらの情報と文字との混在表示が容易となる
など利点は多い。

また、表示記憶器上データのある一部分のデータを９０
度回転させて表示したシ、裏返し表示をしたルすること
が容易となるため、これらを簡単に実現するための方策
が考えられている。文字を９０度回転させるには、９０
度回転させた文字ドツト情報を記憶する文字発生器を持
つ方法があるが１文字発生器の記憶容量が大きくなシ過
ぎる欠点があるし、大きな文字発生器を持ったとしても
イメージ情報の回転動作を簡単に行なえるわけではない
。また裏返し表示はグラフ表示の場合には座標値を裏返
し演算して変換すれば良いが、イメージ表示においては
イメージ・データそのものの裏返しを必要とし、これら
を全てプロセッサによって処理しようとすると、その処
理時間が膨大なものとなるなど、ぐット・マツ１表示装
置を具体化する上で多くの問題点を含んでいた。

（発明の目的） 本発明の目的は、記憶回路に結線する信号線を増設する
ことによって、プロセ、すによる処理量を減らし、入力
データの９０度単位での回転や裏返しを容易に行ない得
る記憶装置を提供する仁とにある。

（実施例の説明） 以下、本発明について、従来例との比較をしつつ、図面
を用いて説明する。第１図ａは従来から用いられている
ランダム・アクセス・メモリの記憶セル回路例、および
第１図すは読み書き用バッファ回路例である。書き込み
時には、書き込み信号線１が低レベルになシデータ・バ
ス２の信号をＮＯＲゲート４および５を経由し、ドライ
バ６と７に出力する。ドライバ６．７は互いに相補の関
係にあシ、データ・バス２の信号レベルがドライバ６に
、その反転レベルがドライバ７に出力される。ドライバ
６の出力は信号線２１に、ドライバ７の出力は信号線２
２にそれぞれ接続′され、アドレス線４０が高レベルと
なったときトランスファー・グー）３１．３２を経て、
記憶セルを構成し互いの出力が入力に接続されているイ
ンバータ３３゜３４の信号レベルを押し上げたシ押し下
げ、データ・バス２の信号を記憶させる。ドライバ６．
７はインバータ３３．３４のレベルを十分に変化させ得
るだけのドライブ能力を持つ必要がある。

読み出し時には、記憶セルを構成するインバータ３３．
３４の出力がアドレス＃４０が高レベルとなったとき、
トランスファー・ゲート３１．３２を経て信号線２１．
２２に出力されＮＯＲゲートで構成されるフリッ、グ″
グロップ８．９に接続され、ドライバ１０を経て読み出
し線３が高レベルとなったときデータ・バス２へ読み出
される。クリップ・７０ツブ８，９社記憶セルから信号
線２１゜２２に出力される微小な電位差を検出して、充
分なレベルにまで高速に増幅するためのセンス・アンプ
である。

このような構成となっているため、アドレスが同一であ
れば、書き込みデータの記憶位置と読み出しデータの記
憶位置とは同一である。従がって、一旦、書き込んだデ
ータをアドレスを変えずに読み出したとき、当然のこと
ながら、同一データが読み出されてくる。本発明の一実
施例では、データの９０度向回転裏返しを可能とするた
めに１書き込みデータと読み出しデータの記憶位置を簡
単な手段によって変更することができるように１上記従
来例の回路に対して、記憶回路部においては、第２図ａ
に示すように第二のアドレス線４１と第二の信号線２３
，２４、第二のトランスファー・グー）３５．３６を追
加し、また、読み書きバ。

７７部においては、第２図すに示すように第一と第二の
信号線を切）換えるためのトランスファー・ゲート５１
から５５０部分を追加しである。、第３図は記憶回路の
構成およびアドレス線や第一と第二の信号線の配線の方
法について示した図である。

ここでは８ビツトのデータを並列に入出力でき、アドレ
ス線が８本供給されている例を示しである。

１ビ、トの記憶回路毎に（０，０）から（７，７）の行
列番号を付けたとき、アドレス０は（Ｏ，Ｘ）および（
Ｘ、Ｏ）の計１５個の記憶回路に供給され％（０−Ｘ）
の記憶回路に対しては第一の７ド　−レス線４０に接続
され、（Ｘ、０）の記憶回路に対しては第二のアドレス
＠４１に接続される。アドレスの交点に位置する（０．
０）に対しては４０と４１の２糧のアドレス線にアドレ
ス０が結線されることになるが出力信号線は異なる。こ
こで、１’−ＸＪｉＯから７の任意数を表わすことを意
味する。

以下、同様にしてアドレス１は（１，Ｘ）、（Ｘ。

１）、アドレス２は（２，Ｘ）、　（Ｘ、　２）、アド
レス３は（３，Ｘ）、　（Ｘ、　’３）、アドレス４は
（４゜Ｘ）、（Ｘ、４）、アドレス５は（５，Ｘ）、　
ＣＸ、５）％アドレス６は（６，Ｘ）、　（Ｘ、　６）
、アドレス７＃ｉ。

（７，Ｘ）、　（Ｘ、　７）の記憶回路に接続される。

次に、信号線切シ換え人力５５（ＣＨＧ）の動作につい
て説明する。第４図のように、アドレス３が高レベルと
なったとき記憶回路（Ｘ、３）　　および（３，Ｘ）が
選択され、（Ｏ，Ｘ）の第一の信号線上にａ（０，３）
が出力されデータバスＯに接続される読み書きバッファ
に結線され、以下％　　（１，Ｘ）の第一の信号線上に
は（１，３）、（２，Ｘ）の第一の信号線上には（２，
３）％　（３，Ｘ）の第一の信号線上には（３，３）ｂ
　（４，Ｘ）の第一の信号線上に拡（４，３）％　（５
，Ｘ）の第一の信号線上には（５，３）％　（６，Ｘ）
の第一の信号線上には（６，３）、（７，Ｘ）の第一の
信号線上には（７，３）が出力される。また、（Ｘ、Ｏ
）の第二の信号線上には（３゜０）が出力されデータ・
バスＯに接続される読み曹きバッファに結紐され、以下
％（Ｘ、１）の第二の信号線上には（３，１）、（Ｘ、
　２）の第二の信号線上にｔａ＜３．２）％　（Ｘ、　
３）の第二の信号線上には（３，３）、（Ｘ、　４）の
第二の信号線上には（３，４）％　（Ｘ、　ｓ　）の第
二の信号線上には（３，５）、（Ｘ、６）の第二の信号
線上には（３，６）、（Ｘ。

７）の第二の信号線上には（３，７）が出力される。

とζで、第一の信号線は図２の信号線２１．２２に相当
し、読み書きバッフーアの信号線６１．６２に結線され
る。同様に、第二の信号線は図２の信号線２２．２３　
　Ｋ相当し、読み書きバッファの信号＄６３．６４　　
Ｋ結線される。この２種の信号を信号人力５５によって
切シ換える。

第４図４は本発明の一実施例においてアドレス３を選択
したときに読み出されてくるデータの記憶位置を斜線で
表わしたものであり、信号線切シ換え人力５５　（Ｃ）
ＩＧ）が低レベルのときには（Ｘ。

３）Ｋ記憶されているデータが選択され、入力５５が高
レベルのときには（３，Ｘ）のデータが選択されること
を示している。

上記した信号人力５５（ＣＨＧ）の他に、読み書きバッ
ファのデータ・バス入出力切多換え信号ＲＯＴによシデ
ータ・バスＯと７．１と６．２と５．３と４．４と３．
５と２．６と１．７と０とを各々切シ換えることができ
る手段と、本発明による記憶装置から表示データを読み
出した後、表示記憶器に書き込む際の書き込み順を上下
に変更する手段（ＩＮＶ）とを設けることによって、第
５図に示したように本発明による記憶装置から読み出し
たデータを８通ＤＫ回転／裏返しにして表示メそりに書
き直すことができる。

上記した説明では、単に１図形の回転や裏返しのみを取
シ上げたが、この他に、１画素を濃淡多値または色彩多
値の直列信号で供給されている入力をビットの重み別に
分けた表示メモリ・プレーンに分配／格納する応用も容
易であることは言うまでもない。

【図面の簡単な説明】

第１図は従来例における（ａ）記憶回路図および（ｂ）
読み書き７２７７回路図、第２図は本発明の一実施例に
おける（ａ）記憶回路図および（ｂ）読み書きパ。 ファ回路図、第３図は本発明における記憶回路、読み書
きバッフ７回路を用いて構成した８Ｘ８゜ビットの記憶
装置のブロック図、第４図は本発明において信号線切シ
換え入力ＣＨＧを変化させたときの被選択記憶セルを斜
線で表現したパターン図、第５図は制御＠ＣＨＧ、ＲＯ
Ｔおよび表示記憶器へのデータ書き込み順を変化させた
ときの図形の回転／裏返しの状態を示すパターン因子あ
る。 １・・・・・・書込み線、２・・・・・・データ線、３
・・・・・・読出し線、４，５，８．９・・・・・・Ｎ
ＯＲゲート、６．７゜１０・・・・・・バッファ回路、
２１，２２・・・・・・ビット線、４０・・・・・・７
−Ｙ線、３１．３２・・・・・・トランスファーグー）
、３３，３４・・・・・・インバータ回路。 竿　３　、聞 ＤＯＤＩ　　ｐ２　　Ｊ）Ｊ　　Ｄ４　　Ｄ！；　　９
４　　Ｄ？＄４　回

Claims (1)

【特許請求の範囲】
1. １、アドレス選択線の制御により特定されたアドレス位
   置にデータを一時的に記憶し無作為に読み書き可能な１
   ビットを記憶するディジタル記憶回路を行／列の両方向
   にＮ個ずつ並べＮビットのデータの並列一括入出力を可
   能としたディジタル・データ記憶装置において、上記記
   憶回路に異なるアドレス選択線により駆動される第一と
   第二の信号端子を設け、列方向に配置されたＮ個の記憶
   回路の第一の端子の出力は列方向に配線された１本の列
   信号線に共通に結線され、行方向に配置されたＮ個の記
   憶回路の第二の端子の出力は行方向に配線された１本の
   行信号線に共通に結線され、Ｎ本の行／列信号線を持ち
   、行／列の両方向に十字に配線されたＮ本のアドレス選
   択線によって行方向および列方向それぞれ各Ｎ個の記憶
   回路を活性化し、行または列信号線上のどちらのデータ
   を選択するのかを決定するようにしたことを特徴とする
   ディジタル記憶装置。