JPS6113288A - 画像フレ−ム・メモリのアクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は９文字・図形情報ネットワーク・システムの端
末装置等に使用する画像フレーム・メモリのアクセス制
御回路に関するものである。

従来の技術 現在、我が国においては、ＣＡＰＴＡＩＮシステムによ
りて代表される文字・図形情報ネットワーク・システム
が商用化されつつある。

このシステムは、利用者の要求に応じてセンタから文字
や図形等の静止画情報を送出し、これを利用者端末のテ
レビジョン受像機に表示するように構成される。

すなわち、利用者端末のＣＰＵは、センタから送られて
くるドツト・パターン情報やコード化情報を受信し、コ
ード化情報についでは図形作成回路や文字作成回路を使
用して図形や文字のドツト・パターンに変換し、これを
画像フレーム・メモリ内の所定の記憶領域に書込む。こ
の画像フレーム・メモリは２表示すべき画面内の１画素
ごとに１個の記憶領域を有しており、ここに画素の輝度
と色が所・定のバイト数で書込まれる。一方１画面の表
示は２画像フレーム・メモリ内の各記憶領域がリフレッ
シュ・カウンタによって所定の順序でアクセスされ、読
出されたドツト・パターンはカラーテーブルとＤ／Ａ変
換回路を経てアナログのカラー信号となり、ブラウン管
上に表示される。

発明が解決しようとする問題点 上述した文字・図形情報ネットワーク・システムにおい
ては、各利用者端末は解像度（画素寸法）の異なる表示
装置を使用し、センタは利用者端ごとに画素寸法の異な
る情報を送出する構成をとる場合がある。例えば、ＣＡ
ＰＴＡＩＮシステムでは、標準解像度の表示装置の１画
面当たりの画素数は横２４８×縦２０４個であり、高解
像度の表示装置の１画面当たりの画素数は横４９６×縦
４０８個である。一方、情報提供者等によってセンタ側
に用意される画像情報には、標準の解像度としてだけ作
成されるのものもある。従って、高解像度の表示装置に
標準解像度の画像情報を表示する場合が生じる。

すなわち１例えば第４図に示すように、センタから受け
た標準解像度のコード化図形情報に基づき１表示装置の
画面内の左側上端から右側下端にわたって直線を描く場
合を考える。標準解像度の利用者端末では、第４図・（
Ａ）に示すように１画像フレーム・メモリの記憶領域（
Ｘ、Ｙ）＝　（０゜０）、　　（１，１）、　　（２，
２）、　　・・・・にドツト・パターンが書込まれるこ
とになる。一方、高解像度の利用者端末では１画像フレ
ーム・メモリの記憶領域（Ｘ、Ｙ）＝　（０，Ｏ）、’
（１，Ｏ）。

（０，１＞、　　（０，０）、　　（２，２）、　　（
３，２）・・・・にドツト・パターンが書込まれる。こ
の場合、センタから受信したコード化図形情報はもとも
と低い解像度しかないので、記憶領域（０゜０）、　　
（１，０）、　　（０，１）、　　（１，１）のそれぞ
れには、同一のデータが書込まれることになる。（２，
２）乃至（３，３）の４個の記憶領域等についても同様
である。従って、高解像度の利用者端末では、解像度が
なんら向上しないにもかかわらず１画像フレーム・メモ
リへの書込み所要時間が標準解像度の利用者端末の場合
の４倍にもなり、書込みに要した時間だけ表示が遅れる
という問題がある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明は、水平方向及
び垂直方向に連続する所定個数の画素群の画素データを
蓄積する所定個数の記憶領域を同時にアドレスするアド
レス手段と。

該アドレス手段によって同時にアドレスされた所定個数
の記憶領域に対するアクセスを所定の順序で有効にする
第１のアクセス有効化手段と。

前記アドレス手段によって同時にアドレスされた所定個
数の記憶領域に対するアクセスを同時に有効化する第２
のアクセス有効化手段と。

表示画像の解像度に応じて前記第１．第２のアクセス有
効化手段の一方を選択する選択手段とを備えるように構
成されている。

以下本発明の作用を実施例によって説明する。

実施例 第１図は１本発明の一実施例の構成を９画像フレーム・
メモリの一部とともに示すブロック図である。本図にお
いて、１．２はアドレス選択回路。

、３はリフレッシュ制御回路＋　　４８＋　　４　ｂ＋
　　４　’＋４ｄはそれぞれ１画素分のデータを記憶す
るメモリ・チップ、５はチップ・イネーブル制御回路。

６はバッファ制御回路＋７ａ乃至７ｄと８ａ乃至８ｄは
バッファ回路、９は図示しないＣＰＵに連なるアドレス
・バス、１５はＣＰＵに連なるデータ・バス、１６は図
示しないＤ／Ａ変換回路等を経てＣＲＴに連なるデータ
出力線である。

アドレス選択回路工にはＣＰＵに連なるアドレスバス９
が接続されている。このアドレスバス９上に出力される
ｎビットから成るＸアドレス（Ｘｌ、Ｘ２・ｘ３・・・
・Ｘｎ）と、同じくｎビットから成るＹアドレス（Ｙｌ
、Ｙ２．Ｙ３・・・・Ｙｎ）は１表示画面内において上
記Ｘ、　Ｙアドレスに対応する水平方向（Ｘ方向）座標
と垂直方向（Ｙ方向）座標を有する画素のデータを蓄積
するためのメモリ・チップ群をアドレスする。すなわち
、Ｘアドレスが１だけ異なる２個のメモリ・チップのそ
れぞれは１表示画面内において水平方向に相互に隣接す
る画素のデータを蓄積する。同様に、Ｙアドレスが１だ
け異なる２個のメモリ・チップのそれぞれは１表示画面
内において垂直方向に相互に隣接する画素のデータを蓄
積する。

アドレス選択回路１には、上記アドレスバス９上のＸア
ドレスとＹアドレスのそれぞれを上位ビット側に１ビツ
トづつシフトすると共に、最下位ビットをローに固定し
た各ｎビットのＸ”アドレスとＹ゛アドレスすなわちＸ
アドレス値とＹアドレス値の２倍の値を有するＸ′アド
レスとＹ′アドレス、も入力する。以下、上記Ｘアドレ
スとＹアドレスを高解像度アドレス、上記Ｘ″アドレス
Ｙ゛アドレス標準解像度アドレスと称するものとする。

上記各２ｎピントの高解像度アドレスと標準解像度アド
レスのうち、各上位２（ｎ−１）ビットは、ＣＰＵから
発せられる解像度選択指令Ｓ／Ｈ（Ｓ　ｔａｎｄａｒｄ
／Ｈｉｇｈ）に従って、いずれか一方が選択され、アド
レス線１１を介してアドレス選択回路２に供給される。

これと同時に、上記各２ｎビツトの高解像度アドレスと
標準解像度アドレスのうち、下位２ピントｘｏとｙｏは
、チップ・イネーブル制御回路５とバッファ制御回路６
に供給される。

リフレッシュ制御回路３は、内蔵のりフレッシュ・カウ
ンタで発生した各ｎビットのＸアドレスとＹアドレスめ
うちそれぞれ上位（ｎ−１）ビットをアドレス選択回路
２に供給する。アドレス選択回路２は、ＣＰＵから供給
された動作モード選択指令Ｃ／　Ｒ（ＣＰＵ側からのア
クセス／Ｒｅｆｒｅｓｈ＠御回路側からのアクセス）に
応じて、ＣＰＵから供給されたアドレスの上位２（ｎ−
１）ピントとリフレッシュ制御回路３から供給されたア
ドレスの上位２（ｎ−１）ビットのうちの一方を選択し
て。

これをメモリ・チップに供給する。通常のアドレスから
Ｘ、Ｙともに最下位ビットを除去した上１位２（ｎ−１
）ビットからなるアドレスは１表示画面内においてＸ、
Ｙ方向に隣接する４画素分のデータを蓄積する４個のメ
モリ・チップを同時にアドレスする。第１図に示す４個
のメモリ・チップ４ａ乃至４ｄが、上述のようにして同
時にアドレスされるメモリ・チップであるものとする。

第２図に示すように構成されたチップ・イネーブル制御
回路５は、ＣＰＵやリフレッシュ制御回路３から受けた
信号と、アドレス選択回路１から供給されたアドレスの
最下位ビット（ｘ　ｏ、　　ｙ　ｏ）とに基づいて、上
記同時にアドレスされた４個のメモリ・チップ４ａ乃至
４ｄに対し、同時に又は所定の順序でチップ・イネーブ
ル信号（ＣＥ）を供給する。

第３図に示すように構成されたバッファ制御回路６は、
メモリ・チップ群と、データ・バス１５及びデータ出力
線１６との間のデータの授受をバッファするバッファ回
路７ａ乃至７ｄと８ａ乃至８ｄを、ＣＰＵ及びリフレッ
シュ制御回路３から受けた信号と、アドレス選択回路１
から供給されたアドレスの最下位ビット（ｘ　ｏ、　　
ｙ　ｏ）に基づいて制御する。

なお、チップ・イネーブル信号等については：通常負論
理が使用されるが、この説明骨中の記号の記載と図示を
簡略化するため、第１図乃至第３図においては正論理で
示している。

以下、第１図乃至第３図を参照しつつ、動作モードごと
にメモリ・アクセス動作を説明する。

１、ＣＰＵ側からのアクセス・モード （１）高解像度画像の書込みモード 高解像度画像の書込みモードにおいては、ＣＰＵからア
ドレス選択回路１に供給される解像度選択指令Ｓ／Ｈが
ローになる。この結果、ＣＰＵから出力される高解像度
アドレスの上位２（ｎ−１）ビットがアドレス線１１を
経てアドレス選択図　・路２に供給される。ＣＰＵ側か
らのアクセス・モード時には、ＣＰＵからアドレス選択
回路２に。

ハイ状態の作モード選択指令Ｃ／Ｒが供給されている。

従って、ＣＰＵから出力される高解像度アドレスの上位
２（ｎ−１）ビットがアドレス線１３を経てメモリ・チ
ップ群に供給される。このようにして、第１図中の４個
のメモリ・チップ４ａ乃至４ｄがアドレスされたものと
する。

第２図のチップ・イネーブル制御回路５において、ＣＰ
Ｕからオアゲート５５と５６の一方の入力端子に供給さ
れる解像度選択指令Ｓ／Ｈは高解像度画像の書込み動作
の間口−状態を保つ。このため、オアゲート５５と５６
の出力は、他方の入力端子に対する入力がハイになった
ときだけハイになる。ＣＰＵ側からのアクセス・モード
時には、チップ・イネ−プル制御回路５内の４個の３人
カアンドゲート５１乃至５４の１つの入力端子にチップ
・イネーブル信号ＣＥｃが供給される。このＣＰＵ側か
らのアクセスに基づくチップ・イネーブル信号ＣＥｃは
、４個のメモリ・チップ４ａ乃至４ｄが同時にアドレス
された状態でハイになる。また、リフレッシュ制御回路
３側からのアクセス時にアンドゲート６１と６２の一方
の入力端子に供給されるチップ・イネーブル信号ＣＥｒ
は。

ＣＰＵ側からのアクセス・モード時にはロー状態を保つ
。このため、アンドゲート６１と６２の出力は、ＣＰＵ
側からのアクセス・モード時には常時ロー状態を保つ。

従って、４個のオアゲート５７乃至６０の出力、すなわ
ち４個のメモリ・チップ４ａ乃至４ｄに供給されるチッ
プ・イネーブル信号ＣＥは、４個のアンドゲート５１乃
至５４の出力がハイになったときにだけハイになり、メ
モリ・チップ４ａ乃至４ｄへのアクセスを有効にする。

ＣＰＵから供給された高解像度Ｘ、Ｙアドレスのそれぞ
れの下位の１ビツトＸＯとｙＯは、アドレス選択回路１
を経て、このチップ・イネーブル制御回路５に供給され
る。高解像度Ｘアドレスの下位の１ビツトｘＯは、イン
バータを介してアンドゲート５１と５３の入力端子に供
給されると共に、インバータとオアゲート５５を介して
アンドゲート５２と５４の入力端子に供給される。また
。

高解像度Ｙアドレスの下位の１ビツトｙＯは、インバー
タを介してアンドゲート５１と５２の入力端子に供給さ
れると共に、インバータとオアゲート５６を介してアン
ドゲート５３と、５４の入力端子に供給される。従って
、　　（ｘｏ、ｙｏ）の組合せが（０，０）、　　（１
，０）、　　（０，１）、　　（１゜１）と変化するに
つれて、４個のアンドゲート５１乃至５４の出力が順次
ハイ状態になり、４個のメモリ・チップ４ａ乃至４ｄに
対するアクセスが同順に有効になる。

このメモリ・アクセス動作と並行して、バッファ制御回
路６は、４個のバッファ回路８ａ乃至８ｄの動作を制御
する。すなわち、メモリ・チップにたいするアクセスの
有効化の場合と同様に、高解像度アドレスの下位２ビツ
ト（ｘｏ、ｙｏ）の組合せが（０，０）、　　（１，０
）、　　（０，１）。

（１，１）と変化するにつれて、第３図中の４個のアン
ドゲート７１乃至７４の出力が同順にハイになり、それ
ぞれオアゲート７５乃至７８を介して４個のバッファ回
路８ａ乃至８ｄの動作を有効化する。なお、高解像度画
像の書込み動作においては、解像度選択指令Ｓ／Ｈはロ
ーでるため、アンドゲート８０の出力はロー状態に保た
れる。従って、オアゲート７５乃至７８の他方の入力端
子に供給される信号は、ロー状態に保たれる。また。

この場合のバッファ回路８ａ乃至８ｄのデータ転送方向
（Ｄ）は、ＣＰＵからのリード／ライト信号Ｒ／Ｗによ
って指定される。

この結果、第１図に示すように、ＣＰＵに連なるデータ
バス１５・上の高解像度画像データがバッファ回路８ａ
乃至８ｄを介して、４個のメモリ・チップ４ａ乃至４ｄ
に次々に書込まれる。

（２）標準解像度画像の書込みモード 標準解像度画像の書込みモードにおいては、ＣＰＵから
アルレス選択回路１に゛供給される解像度選択指令Ｓ／
Ｈがハイになる。この結果、ＣＰＵから出力される標準
解像度アドレスの上位２　（ｎ−１）ビットがアドレス
線１１を経てアドレス選択回路２に供給される。この場
合にも、ＣＰＵからアドレス選択回路２に供給される動
作モード選択指令Ｃ／Ｒはハイである。従って、ＣＰＵ
から出力される標準解像度アドレスの上位２（ｎ−１）
ビットがアドレス線１３を経てメモリ・チップ群に供給
される。このようにして、第１図中の４個のメモリ・チ
ップ４ａ乃至４ｄがアドレスされたものとする。

一方、第２図のチップ・イネーブル制御回路５において
、ＣＰＵからオアゲート５５と５６に供給される解像度
選択指令Ｓ／Ｈは標準解像度画像の書込みモードの間ハ
イ状態を保つ。このため。

オアゲート５５と５６の出力は、他方の入力の状態に関
係なくハイ状態を保つ。４個のアンドゲート５１乃至５
４に供給されるチップ・イネーブル信号ＣＥｃは４個の
メモリ・チ゛ツブ４ａ乃至４ｄが同時にアドレスされた
状態でハイになる。また。

アンドゲート６１と６２の一方の入力端子に供給される
チップ・イネーブル信号ＣＥｒは、ＣＰＵ側からアクセ
ス・モード時にはロー状態を保つので、４個のメモリ・
チップ４ａ乃至４ｄに供給されるチップ・イネーブル信
号ＣＥは、４個のアンドゲート５１乃至５４の出力がハ
イになったときにだけハイになる。

Ｃ’ＰＵから供給された標準解像度Ｘ、Ｙアドレスのそ
れぞれの下位の１ビツトｘｏとｙｏは、アドレス選択回
路ｌを経てこのチップ・イネーブル制御回路５に供給さ
れる。上述したように、標準解像度アドレスの下位１ビ
ツトｘＯとｙＯはいずれもローに固定されているので、
４個のアンドゲート５１乃至５４に入力する全ての信号
は、チップ・イネーブル信号ＣＥｃがハイに立上がるこ
とにより同時にハイ状態になる。従って、４個のアンド
ゲート５１乃至５４の出力が同時にハイ状態になり、４
個のメモリ・チップ４ａ乃至４ｄに対するアクセスが同
時に有効化される。

このメモリアクセス動作と並行して、第３図に示すバッ
ファ制御回路６は、４個のバッファ回路８ａ乃至８ｄの
動作を制御する。すなわち、アンドゲート７９の一方の
入力端子に入力するリード／ライト信号Ｒ／Ｗはローで
あるため、アンドゲート７９のロー出力がアンドゲート
８０の反転入力端子に供給される。このアンドゲート８
０の非判定入力端子には、ハイの解像度選択指令Ｓ／Ｈ
が供給される。このため、アンドゲート８０のハイ出力
がオアゲート７５乃至７８を介してバッファ回路８ａ乃
至８ｄの動作を同時に有効化する。

この結果、ＣＰＵに連なるデータバス１５上の同一の標
準解像度画像データがバッファ回路８ａ乃至８ｄを介し
て、４個のメモリ・チップ４ａ乃至４ｄに同時に書込ま
れる。

（３）高解像度画像の読出しモード 高解像度画像の読出しモードにおいても、メモリ・チッ
プ群へのアクセスは、高解像度画像の書込みモードの場
合と同一である。アドレス選択回路１と２を介してメモ
リ・チップ群に供給されたアドレス・バス９上の高解像
度アドレスの上位２（ｎ−１）ビットによってメモリ・
チップ４ａ乃至４ｄが選択されたものとすれば、チップ
・イネーブル制御回路５によって順次アクセスされたメ
モリ・チップ４ａ乃至４ｄから、データ信号線１４ａ乃
至１４ｄを介して、バッファ回路８ａ乃至８ｄに順次画
素データが読出される。

第３図に示すバッファ制御回路６においては。

高解像度アドレスの最下位ビットｘｏとｙｏによって、
アンドゲート７１乃至７４の出力が順次ハイになり、バ
ッファ回路８ａ乃至８ｄの動作を順次有効にする。この
結果、メモリ・チップ４ａ乃至４ｄ内の画素データが、
バッファ化８ａ乃至８ｄを経てデータ・バス１５上に順
次出力され、ＣＰＵに読込まれる。

（４）標準解像度画像の読出しモード 標準解像度画像の読出しモードにおいても、メモリ・チ
ップ群へのアクセスは、標準解像度画像の書込みモード
の場合と同一である。アドレス選択回路１と２を介して
メモリ・チップ群に供給された標準解像度アドレスの上
位２　（ｎ−１）ビットによってメモリ・チップ４ａ乃
至４ｄが選択されたものとすれば、チップ・イネーブル
制御回路５によって同時アクセスされたメモリ・チップ
４ａ乃至４ｄから、データ信号線１４ａ乃至１４ｄを介
して、バッファ回路８ａ乃至８ｄに画素データが同時に
読出される。

第３図に示すバッファ制御回路６において、す−ド／ラ
イト信号Ｒ／Ｗがハイのため、４オマゲート７５乃至７
８の一方の入力端子に供給される入力はいずれもローで
ある。従って、アンドゲート７１乃至７４のハイ出力の
みによってバッファ回路８ａ乃至８ｄが有効化されるこ
とになる。前述したように、標準解像度アドレスの最下
位ビットｘＯとｙＯはいずれもローに固定されているた
め。

アントゲ−）７１の出力のみがハイになる。この結果２
画素データを受は取った４個のバッファ回路４ａ乃至４
ｄのうちバッファ回路４ａだけが有効化され、メモリ・
チップ４ａの画素データだけが、データ・バス１５を経
てＣＰＵに読取られる。

なお、上記標準解像度画像の読出し動作によって読出さ
れる画像データは、標準解像度画像の書込み動作によっ
て書込まれた画像データである場合もあるし、高解像度
画像の書込み動作によって書込まれた画像データである
場合もある。利用者端末のＣＲＴ・は高解像度用である
が、ハードコピー装置は標準解像度用である場合等には
、高解像度画像の書込み動作によって画像フレーム・メ
モリに書込まれた画像データが標準解像度画像の読出し
動作によって読出されることになる。

■、リフレッシュ・モード リフレッシュ・モードにおいては、ＣＰＵからアドレス
選択回路２に供給される動作モード選択指令Ｃ／Ｒがロ
ーになる。この結果、リフレッシュ制御回路３内のりフ
レッシュ・カウンタで発生されたアドレスのうちの上位
２　　（ｎ−１）ビットが、アドレス選択回路２を経て
メモリ・チップ群に供給される。この上位２（ｎ−１）
ピントによって、４個のメモリ・チップ４ａ乃至４ｄが
選択されたものとする。

第２図に示すチップ・イネーブル制御回路５において、
ＣＰＵからの指令に基づくチップ・イネーブル信号ＣＥ
ｃは常にロー状態を保つため、４個の３人カアンドゲー
ト５１乃至５４の出力は。

他の２個の入力端子に供給される入力信号の状態に関係
な（常にロー状態を保つ。従って、４個のオアゲート５
７乃至６０の出力、すなわち４個のメモリ・チップ４ａ
乃至４ｄに供給されるチップ・イネーブル信号ＣＥは２
個のアンドゲート６１と６２の出方だけで決定されるこ
とになる。

アンドゲート６１の一方の入力端子には、リフレッシュ
＄１８回路３がらのアクセスに基づくチップ・イネーブ
ル信号ＣＥｒが供給される。アンドゲートｓ１の他方の
入力端子には、リフレッシュ・カウンタで発生されたＹ
アドレスの最下位ピントＹｏがインバータで反転されて
供給される。このＹｏは、奇数番目の水平走査が行われ
ている間はロー状態を保つと共に、偶数番目の水平走査
が行われている間はハイ状態を保つものとする。従ヮて
、奇数番目の水平走査線上の画素データが続出されてい
る間は、アンドゲート６１の出力がハイになる。これに
よって、オアゲート５７と５８の出力が同時にハイとな
り、メモリ・チップ４ａと４ｂに対するアクセスが同時
に有効化される。

この結果、メモリ・チップ４ａと４ｂの内容が。

同時にバッファ回路７ａと７ｂのそれぞれに読出される
。バッファ回路７ａと７ｂは、シフト・レジスタ等高速
動作が可能な回路で構成されており。

メモリ・チップ４ａと４ｂから同時に読出された各画素
データを、水平走査速度に合致した時間だけずらしてＣ
ＲＴに連なるデータ出力線１６上に出力する。

画面の表示がノン・インタレース走査（順次走査）で行
われため、メモリ・チップ４ａと４ｂからのデータ読出
しが終了してがらｌ水平走査時間だけ遅れて、４個のメ
モリ・チップ４ａ乃至４ｄが再度同時にアドレスされる
と共に、リフレッシュ制御回路からのアクセスに基づく
チップ・イネーブル信号ＣＥｒが再度じ＼イになる。一
方、Ｙアドレスの最下位ビットＹｏはメモリ・チップ４
ａと４ｂがアぐセスされた時点の状態から反転されてい
る。従って、アンドゲート６１に代って、アンドゲート
６２の出力がハイになる。これによって、オアゲート５
９と６０の出方が同時にハイとなり、メモリ・チップ４
ｃと４ｄに対するアクセスが同時に有効となる。この結
果、メモリ・チップ４Ｃと４ｄの内容が、同時にバッフ
ァ回路７ｃと７ｄのそれぞれに読出される。バッファ回
路７Ｃと７ｄは、上述のバッファ回路７ａ、７ｂと同様
に、シフト・レジスタ等高速動作が可能な回路で構成さ
れており、メモリ・チップ４ｃと４ｄがら同時に読出さ
れた各画素データを、水平走査速度に合致した時間だけ
ずらしてＣＲＴに連なるデータ出力線１６上に出力する
。

このようにリフレッシュ動作時においては、メモリ・チ
ップ群に蓄積されている画像が高解像度画像であるか標
準解像度画像であるかに関係なく常に、高解像度アドレ
スを使用してメモリ・チップ単位の読出しを行うので１
表示中の解像度の切り替えに伴う画面の不整合を回避す
ることができる。

以上の説明では、リフレッシュ動作時におけるメモリ・
チップからの読出し速度と表示速度との整合を図るため
、２相展開を行う例を説明したが。

高速読出しが可能なメモリ・チップを使用する場合には
、高解像度画像の書込みの場合と同様に。

アドレス・カウンタで発生させたアドレスの下位２ビツ
トを使用して、４個のメモリ・チップ４ａ乃至４ｄに対
するアクセスを順次有効化するように構成してもよい。

あるいは逆に、より低価格の低速メモリ・チップを使用
する場合には、４相展開、８相展開等更に高次の相展開
を行う構成としても良い。この場合、メモリ・チップ群
に供給するりフレッシュ動作用のＸアドレの下位の方か
ら更に１ビツト、２ビツト等を除去すればよい６以上、
高解像度画像の解像度が標準解像度画像のそれの２倍の
場合を例にとって本発明の一実施例を説明したが、３倍
、４倍等適宜な倍率の場合にも９本発明を適用できる。

更に、同時にアドレスされた所定個数の記憶領域へのア
クセスを所定の順序で又は同時に有効化する手段として
、チップ有効化手段とバッファ有効化手段を組合せる構
成を例示したが、チップについてはアクセスの有効化を
常に同時に行うと共に、バンファについては１表示画面
の解像度に応じてその有効化を制御することにより上記
手段を実現する構成としても良い。

発明の効果 以上詳細に説明したように１本発明は、水平方向及び垂
直方向に連続する所定個数の画素群の画素データを蓄積
する所定個数の記憶領域を同時にアドレスし、これら所
定個数の記憶領域に対するアクセスを１表示画像の解像
度に応じて、所定の順序で有効にしたり、同時に有効に
したりするように構成されてレフるので、高解像度の利
用者端末において標準解像度の画像を表示する場合には
。

画像フレーム・メモリへのデータ書込み時間を従来装置
の場合の４分の１に短縮できると言う効果を奏する。

また、利用者端末のＣＲＴは高解像度用であるが、ハー
ドコピー装置は標準解像度用である場合等には、高解像
度画像の書込み動作によって画像フレーム・メモリに書
込んだ画像データを、ソフトウェア上の負担増を伴うこ
となく、標準解像度画像の読出し動作によって読出すこ
とができるという利点もある。

【図面の簡単な説明】

第１図は１本発明の一実施例の構成を画像フレーム・メ
モリの一部と共に示すブロック図、第２図は第１図のチ
ップ・イネーブル制御回路５の構成の一例を示す回路図
、第３図は第１図のバッファ制御回路６の構成の一例を
示す回路図、第４図は従来例の問題点を説明するための
概念図である。 １．２・・アドレス選択回路、３・・リフレッシュ制御
回路、４ａ、４ｂ、４ｃ、４ｄ・・１画素分のデータを
記憶するメモリ・チップ、５・・チップ・イネーブル制
御回路、６・・バッファ制御回路、７ａ乃至７ｄ、８ａ
乃至８ｄ・・バッファ回路、９・・ＣＰＵに連なるアド
レス・バス。 １５・・ＣＰＵに連なるデータ・バス、１６・・Ｄ／Ａ
変換回路等を経てＣＲＴに連なるデータ出力線。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 表示画面内の画素ごとに画素データを蓄積する画像フレ
   ーム・メモリに対するアクセス制御回路であって、 水平方向及び垂直方向に連続する所定個数の画素群の画
   素データを蓄積する所定個数の記憶領域を同時にアドレ
   スするアドレス手段と、 該アドレス手段によって同時にアドレスされた所定個数
   の記憶領域に対するアクセスを所定の順序で有効にする
   第１のアクセス有効化手段と、前記アドレス手段によっ
   て同時にアドレスされた所定個数の記憶領域に対するア
   クセスを同時に有効化する第２のアクセス有効化手段と
   、 表示画像の解像度に応じて前記第１、第２のアクセス有
   効化手段の一方を選択する選択手段とを備えたことを特
   徴とする画像フレーム・メモリのアクセス制御回路。