JPS62217771A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリを制御するメモリ制御回路に関するも
のである。特に、画像処理装置のメモリ制御回路に関す
るものである。

［従来の技術］ マイクロコンピュータ（以下、ＭＰＵと略）により制御
されているカラー記録装置等の画像処理装置に於いては
高精細出力の要望が非常に高まり、それに伴いカラー記
録装置の印字ヘッドも高解像度になって来た。その反面
、−画面当りの情報量が非常に多くなっている。そのた
め記録速度を速くせざるを得ないためにホストＣＰＵか
らのデータの取り込み及びＹ（イエロー）１Ｍ（マゼン
タ）、Ｃ（シアン）データからのＢＫ（ブラック）デー
タの生成のための処理時間とが量も長く多くなってぎで
いる。特に、縦に一列に複数個の印字素子を持ち、媒体
に対して水平方向に操作しつつ印字を実行する、いわゆ
るシルアルプリンタでラスク情報を高速で印字可能にす
る事が望まれている。

そのためには、送られて来たラスク情報を一旦メモリ内
に記憶させ、必要量だけのラスク情報を受信後にソフト
ウェア等の制御でヘッド構造に合わせたデータ変換すな
わち縦横変換を行う必要がある。しかしソフトウェアに
よるデータ受信、変換では、ヘッドのエレメント数が少
ない場合には処理時間も短いので問題は少ないが、エレ
メント数が増加し、特にカラーデータの場合には通常Ｒ
（赤）、Ｇ（緑）、Ｂ（青）とモノクロームデータの３
倍のデータ量となるためデータ処理時間が非常に長くな
り、更に印字ヘッドのインク色はＹ、Ｍ、Ｃ，ＢＫであ
るので、ＲＧＢデータからＭＭＣデータへ変換せわがな
らないため処理時間がさらに長くなるという欠点を有し
ていた。

［発明が解決しようとする問題点］ 本発明は上記の欠点に鑑みて成されたもので、水平デー
タの垂直データへの変換機能と、入力カラーデータから
対応するカラーデータへの変換機能と、縦ｎバイトのイ
メージデータをヘッドに構造に対応させるフォーマット
変換機能と、メモリクリア機能と、印字可能範囲を超え
る入力データを捨てる機能と、対象メモリシステムがダ
イナミックＲＡＭで構成されているときのためのオート
リフレッシュ機能とを高速で実行する画像処理装置のメ
モリ制御回路を提供するものである。

［問題点を解決するための手段］ この問題点を解決する一手段として、第１図に示すカラ
ー記録装置２は、ホストＣＰＵＩとインターフェースケ
バ−プル１６で接続されていて、かつインターフェース
データ幅は８ビツト又は１６ビツトで構成されている。

カラー記録装置２はマスタＭＰＵ３と、キャリッジモー
タ１０と、紙送りモータ９と、サブＭＰＵ７と、印字ヘ
ッド８と、メモリ５と、インターフェースユニット６と
、メモリ制御回路４とを備える。

第２図に示すメモリ制御回路４は、アドレスカウンタ４
１５と、バンクレジスタ４１４と、バンクセレクタ４１
７と、レングスカウンタ４１２と、データ格納レジスタ
４１０，４１１と、インバータロジック４１６と、アン
ドロジック４１８と、コマンドレジスタ４１３と、イン
ストラクションデコーダ４３０と、バスアービタ４５０
と、マイクロシーケンサ４４０と、並直変換回路４２０
と、ビットチェンジ４１９と、ビットカウンタ４２１と
を備える。

更に、アドレスカウンタ４１５とレングスカウンタ４１
２とには、前段にラッチが置かれている。

［作用コ かかる構成において、ホストＣＰＵＩからインターフェ
ースケーブル１６を通して、インターフェースユニット
６に送信されたデータ幅が８ビツト又は１６ビツトの画
像データは、メモリ制御回路４に制御されてメモリ５に
格納される。カラー記録装置２はマスタＭＰＵ３に制御
されて、水平データの垂直データへの変換機能と、入力
カラーデータから対応するカラーデータへの変換機能と
、縦ｎバイトのイメージデータをヘッドに構造に対応さ
せるフォーマット変換機能と、メモリクリア機能と、印
字可能範囲を超える入力データを捨てる機能と、対象メ
モリシステムがダイナミックＲＡＭで構成されていると
きのためのオートリフレッシュ機能を持つメモリ制御回
路４によってメモリへの格納前後で入力データを印字デ
ータに変換し、印字ヘッド８に出力する。一方、サブＭ
ＰＵ７によりキャリッジモータｌＯと紙送りモータ９と
を制御する。

マスタＭＰＵ３はメモリ制御回路４の起動時に、アドレ
スカウンタ４１５にスタートアドレスをセットシ、バン
クレジスタ４１４に領域を判別するためのアドレスをセ
ットし、レングスカウンタ４１２に処理するデータ長を
セットし、コマンドレジスタ４１３にメモリ制御回路４
による動作を指定するコマンドデータをセットする。メ
モリ制御回路４は、マイクロシーケンサ４４０による同
期信号を基に、コマンドレジスタ４１３の内容をインス
トラクションデコーダ４３０でデコードし、バスアービ
タ４５０を通してメモリ５の制御、あるいはホストＣＰ
Ｕ１．マスタＭＰＵ３との同期をとる一方、データ格納
レジスタ４１０゜データ格納レジスタ４１１．インバー
タロジック４１６、アンドロジック４１８．並直変換回
路４２０、ビットチェンジ４１９．ビットカウンタ４２
！とを使って、データの変換を行う。

更に、アドレスカウンタ４！５とレングスカウンタ４１
２との前段のラッチは、メモリ制御回路４が繰り換えし
同じアドレスから同じデータ長の処理をする場合に使用
される。

［実施例］ 以下、本発明の一実施例を図面に従って詳細に説明する
。

第１図は本発明の一実施例を適用したカラー記録装置の
ブロック図で、カラー記録装置はホストＣＰＵＩとイン
ターフェースケーブル１６で接続されていて、かつイン
ターフェースデータ幅は８ビツト又は１６ビツトで構成
されている。カラー記録装置２は全体を司どるマスクＭ
ＰＵ３　（以下ＭＭＰＵ３）はキャリッジモータ１０及
び紙送りモータ９を制御するサブＭＰＵ７　（以下ＳＭ
ＰＵ７）と通線１２で密に結合している。ざらにＭＭＰ
Ｕ３は印字ヘッド８．メそす５．インターフェースユニ
ット６及びメモリＩＩＪ　ｆ１１１回路４（以下ＭＣ４
）を制御する。印字ヘッド８は本実施例ではヘッド当り
２４ドツトエレメントのものを対象としている。

第２図は本実施例の骨子となるＭＣ４のブロック図で、
概略を説明すると、データ転送先を決定するアドレスカ
ウンタ４１５（以下ＡＤＲＣ４１５）と、第８図で示さ
れるメモリ構成で色メモリを指定するためのバンクレジ
スタ４１４（以下ＢＲ４１４）と、前記ＢＲ４１４を選
択するバンクセレクタ４１７（以下ＢＳＥＬ４１７）と
、データ転送数を指定するレングスカウンタ４１２（以
下ＬＣ４１２）と、内部作業用のデータ格納レジスタ４
１０（以下ＤＲ４１０）、４１１　（以下ＤＲ４１１）
と、データを反転するためのインバータロジック４１６
（以下Ｉ　ＮＶ４１６）と、前記ＤＲ４１０とＤＲ４１
１との論理積演算をするアンドロジック４１８（以下Ａ
ＮＤ４１８）と、動作モードを設定するためのコマンド
レジスタ４１３（以下Ｃ０ＭＲ４１３）と、コマンドを
解析するためのインストラクションデコーダ４３０（以
下ＩＤ４３０）と、外部装置との制御信号の同期をとる
バスアービタ４５０（以下ＢＡ４５０）と、実行処理に
必要な内部タイミングを生成するマイクロシーケンサ４
４０（以下ＭＳ４４０）と、水平−垂直変換を実行する
並直変換回路４２０（以下ＰＳ４２０）、ビットチェン
ジ４１９（以下ＢＣ４１９）、ビットカウンタ４２１（
以下ＢＣＮＲ４２１）等から構成されている。

又、ＭＭＰＵ３は１６ビツトのＭＰＵでデータが１６ビ
ツト、アドレスは２３ビツトで構成されているので、メ
モリ５も同様にデータ１６ビツト幅である。しかし、イ
ンターフェースユニット６の出力データ１５はホストＣ
ＰＵ１との兼ね合いで８ビツト又は１６ビツトの両方が
ＭＣ４への設定で選択可能である。

ＭＣ４内の詳細な説明をする前に、ＭＣ４の外部仕様及
びカラー記録装置２の概略仕様を説明する。

くカラー記録装置２の仕様〉 １、ヘッド構成・・・縦２４ドツト／ヘツド、Ｙ、Ｍ、
Ｃ，ＢＫの４ヘツド ２、入力データフォーマット ・・・ラスクイメージフォーマット ・・・縦８ビツトイメ、−シフオーマツト・・・縦２４
ビツトイメージフオーマツト３、色指定フォーマット ・・・　ＲＧＢ ・・−ＲＧＢＢＫ ・・・ＹＭＣ ・・・ＭＭＣＢＫ 上記２及び３については、第１６図〜第１９図で説明す
るが、説明をＥｉＱＬにするために入力データは８ビツ
ト幅の一色についての結果に限定している。

第１６図はラスクイメージフォーマット時の入力データ
と出力結果を比較した図で、縦８ビツトの入力データが
バイト毎の直列データとみなして出力する０本フォーマ
ット時の制御は、［縦横変換（ＨＶモード）］の項で詳
細な説明をする。

第１７図は縦８ビツトイメージフオーマツトの入力デー
タと出力結果の関係を示した図で、入力データはヘッド
のドツト１〜８の部分のみで印字される。これは１入力
データが入力の度に必ずドツト１〜８を使用して印字す
るのではなく、通宝３つの入力データブロックを受信し
てから印字する。すなわち、最初の入力データブロック
がドツト１〜８に、２番目の入力データブロックがドツ
ト９〜１６に、３番目の入力データブロックがドット１
７〜２４に対応して印字される。

第１８図は縦２４ビツトイメージフオーマツトの入力デ
ータと出力結果の関係で、入力データがバイトシリアル
なフォーマットとして解釈され、３バイト毎に出力結果
の縦！ラインに対応する。

第１９図（Ａ）〜（Ｄ）は色指定フォーマットの例であ
り、第１９図（Ａ）はＲＧＢフォーマットで、Ｎバイト
毎に色データ（第１６〜第１８図の入力データに対応す
る）が変更される。同様に第１９図（Ｂ）はＲＧＢＢＫ
、第１９図（Ｃ）はＭＭＣ，第１９図（Ｄ）はＭＭＣＢ
Ｋフォーマットである。印字ヘッドのインク色はＭＭＣ
ＢＫであるため、第１９図（Ｄ）以外のフォーマットは
色変換を行う必要性がある。これを説明するのが第２０
図で、■のＲＧＢフォーマットは、まずＲＧＢをＭＭＣ
に変換し、次にＭＭＣからＢＫ及び新しいＭＭＣを生成
する。この新しいＹＭＣを生成する理由を次に述べる。

ＢＫデデーはＹ！Ｍ＝Ｃ＝　１であるので、黒を表現す
る場合入力データそのままのＹ、Ｍ、Ｃを使うと黒はＢ
Ｋ。

Ｙ、Ｍ、Ｃ全てのインクで印字されてしまうため、ＢＫ
で印字されるドツトの部分のＹ、Ｍ、Ｃは削除しなけれ
ばならない。

■のＲＧＢ　ＢＫフォーマットはＢＫデデーが付加され
ているのでＲＧＢのみをＹＭＣに変換すれば良い。

■のＹＭＣフォーマットはＢにデータと新しいＭＭＣを
生成するのみで良い。

以上説明した様に、３ｆｆｆｉ類のデータフォーマット
と４ｆｆｆｉ類の色指定モードをサポートする事により
各種のシステムに対応可能になった。

＜ＭＣ４の機能〉 ＭＣ４はＤ　Ｍ　Ａ　Ｃ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ
　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）　　としての
機能を持ちインターフェースデータ１４のリード及びそ
れのメモリ５への書き込み、縦横変換１色変換を実行す
る機能を有する。以下に機能の概要を列記する。

ＩＦＲモード・・・インターフェースデータのメモリへ
の書き込み ＣＣモード・・・色変換を実行する （ＹＭＣ−ＢＫ） ＨＶモード・・・インターフェースデータをリードし、
即、縦横変換する ＤＤモード・・・インターフェースデータをリードし、
メモリには書き込まない ＣＤモード・・・ＭＣＪ内の固定データをメモリに書き
込む ＣＤＨＶモード−Ｍ　Ｃ４内の固定データを縦横変換す
る ＩＦＲＩモード・・・インターフェースデータを反転し
たデータをメモリに書き 込む ＨＶＩモード・・・インターフェースデータを反転した
データを縦横変換する 等があり、各モードについては後で詳細に説明する。

＜ＭＣ４内部の説明〉 ＭＣ４は前述した様にＤＭＡＣ機能を持っている。これ
は第２図のＢＡ４５０により実行され、ＭＭＰＵ３の動
作を停止させる機能である。これはＭＣ４が動作を開始
するためには必ず行われなければならない動作であり、
又以下の説・明及びタイミングチャートではほとんど省
略されている機能である。以下にＢＡ４５０の動作を詳
述する。

本実施例のＭＣ４がインターフェースユニット６からの
データをメモリ５に書き込む。又はその他の各種メモリ
データのリードライトを実行する際に、ＭＭＰＵ３を停
止状態にして第１図のアドレスバス１４ｂ及びデータバ
ス１４をフリーな状態（トライステート状態）にしなけ
ればならない。

そのための手段としてモトローラ社製１６ビツトＭＰＵ
　（Ｍ６８０００）を使用した本カラー記録装置では、
第３図で示される方法により前記状態を得る事が可能で
ある。ＭＣ４が動作可能状態にある時、動作開始は図示
しないインターフェースユニット６からの割り込み、又
はＭＭＰＵ３からのＣ０ＭＲ４１３へのコマンドの書き
込みによる。第３図に於いて、例えばコマンドの書き込
みによりＭＣ４の動作が開始すると、ＭＣ４はまず）ｋ
ＢＲをＬＯＷにしてＭＭＰＵ３からの応答信号である＊
ＢＲがＬＯＷになるのを待つ。＊ＢＲがＬＯＷになれば
アドレスバス１４ｂとデータバス１４は解放されるので
、アドレス、データ共にＭＣ４の管理下に置かれる。従
って、ＭＣ４は動作実行中を示す＊ＢＧＡをＬＯＷにす
ると同時に動作開始する。動作を終了すればＭＣ４は＊
ＢＧＡをＨＩＧＨにして、アドレス、データバスの管理
をＭＭＰＵ３に渡す。

［ＡＤＲＣ４１５・・・アドレスカウンタ］第２図のＡ
ＤＲＣ４１５は、対象メモリのアドレスを指定するもの
で、１６ビツトのカウンタから構成されアドレスＡ１〜
Ａｔｅを持つすなわち６４にワードの可変範囲を持つ。

メモリ５が１６ビツトデータ幅なので、第２７図で示さ
れる如く、最下位アドレスＡＯは通常必要としないが１
、Ｍ　Ｃ４の内部にはＡＯ用のカウンタを具備している
。ＡＤＲＣ４１５は、ＭＭＰＵ３からの設定によりイン
クリメント量が可変であり、一番大きな特徴は＋３のイ
ンクリメント量を設定出来る事とインターフェースデー
タ幅が８又は１６ビツトの両方の制御を可能にするため
、同じインクリメント量てあってもＡＤＲＣ４１５のイ
ンクリメント量が異なる点である。

インターフェースバス幅が８ビツトの場合で入力データ
フォーマットが縦２４ビツトの場合の、入力データのメ
モリ５への格納方法を第２１図。

第２３図で示すと、第１７図からも解る様に入力データ
は順番にメそり５に格納するのが印字の際の制御を含め
て一番処理しやすい形態であるので、ＡＤＲＣ４１５の
インクリメント量を＋１に設定すると、アドレスの変化
は初期にｎと設定されていれば、ｎ、ｎ＋１．ｎ＋２．
ｎ＋３・・・どなる。一方、入力データフォーマットが
縦８ビツトの例だと第２１図の入力データに対してメモ
リ５には第２２図の様に飛び飛びに格納される。そのた
めにはＡＤＲＣ４１５のインクリメント量を＋３にすれ
ば、出力アドレスは、ｎ、ｎ＋３゜ｎ＋６・・・となり
、結果として第２２図と同じになる。ＡＤＲＣ４１５の
インクリメント量を＋１に設定した時にインターフェー
スバス幅が８ビツトの時と１６ビツトの時を比較すると
、８ビツトの時は第２１図の入力データと第２３図のメ
モリ結果の関係となり、１６ビツトの時は第２４図の入
力データと第２５図のメモリ結果となり、第２５　図か
ら解る様にＡＤＲＣ４１５のアドレス出力は、ｎ、ｎ＋
２．ｎ＋４・・・どなる。

前記説明以外のインクリメントｆｆｃ＋２．＋４・・・
は、装置の使用ヘッドのエレメント数が変化した時に対
応可能とするためである。なお、＋３インクリメントは
８ビツトインターフエースのときのみ有効で、１６ビツ
トバス幅の時は自動的に＋１インクリメント量になる様
に構成されている。

以上の動作を第２６図で説明する。

ＰＴ８１０はインクリメント量が＋３の時“１”で、そ
れ以外では“０”、ＰＯ３１２はインクリメント量が＋
１の時“１”で、それ以外の時“Ｏ”、ＢＷ８１１はイ
ンターフェースバス幅を示す信号で、８ビツトの時“１
”、１６ビツトの時“０”になる信号である。８０２，
８０３はそれぞれ２進カクンタ。８０１は３進カウンタ
であるが、通常の３進カウンタと異り、Ｏ→１→２→０
−１・・・と変化するのではなく、Ｏ→３→２−１−０
−・・・と変化し、図示しないキャリ信号をＯ→３以外
のカウントアツプ時には必ず図示しない上位カウンタに
供給する。このことにより下位３ビツトアドレスの変化
は初期値が０の場合は、０→３→６−４９・・・となり
、初期値が１の場合は、１−４→７−Ａ・・・となり、
初期値が２の場合は、２→５→８→Ｂ・・・となる。今
、インターフェースバス幅が８ビツトで変化量が＋３の
とき、ＰＴ＝１．ＢＷ＝１であるからアンドゲート８１
６の出力８１６ａは“１”となり、アドレス信号Ａｏ８
１４．Ａ１８ｆ５には３進カウンタ８０１の出力８０１
ａ、８０１ｂが出力される。もし変化量が＋３のときに
インターフェースバス幅が１６ビツトの時はＢＷ＝Ｏで
あるから、アンドゲート８１６は禁止されるので、８１
６ａは０”となり、アンドゲート８１３からは８０２ａ
、８０３ａが出力８１４，８１５に出力される。又、Ｐ
Ｏ８１２＝Ｏであるが、ｐ’ｒ−ｔであるためアンドゲ
ート８０８がイネーブルになり、２進カウンタ８０３は
インクリメントされる。このことにより＋３の変化量の
ときはインターフェースバス幅が１６ビツトであるとき
、自動的に＋１しかもアドレス信号Ａｏ　８１４は全く
変化しないモードになる。

次に＋１の変化量の時、ＰＴ８１０＝Ｏであるから、イ
ンターフェースバス幅に関係なくアンドオアゲート８１
３は８０２ａ、８０３ａをセレクトする。２進カウンタ
８０２，８０３の動作はインターフェースバス幅が８ビ
ツトのときＢＷａｔｔ＝ｔであるので、２進カウンタ８
０２がインクリメントされ、アンドゲート８０６は２進
カウンタ８０３のキャリー入力信号であるから、８０２
ａが１“のとき２進カウンタ８０２がインクリメントす
ると２道カウンタ８０３も同時にインクリメントされる
。ＢＷ８１１＝Ｏのとき、すなわち１６ビツト幅のとき
は、アンドゲート８０５は禁止されているので、２進カ
ウンタ８０２は変化しないかわりアンドゲート８０７が
イネーブルになるので２進カウンタ８０３がインクリメ
ントされ、結果として、ｎ、ｎ＋２．・・・が得られる
。

＜ＢＲ４１４・・・バンクレジスタ〉 カラー記録装置はブロック分けされた色メモリを持って
いる。第８図がその説明図で、各色はアドレス信号Ａｘ
　７−Ａ２３により区切られている。第２図のＢＲ４１
４は７ビツトのレジスタ４本で構成され、それぞれ独立
に設定可能である。

但し、Ｙ用のバンクは＃１に、Ｍは＃２に、Ｃは＃３に
、ＢＫは＃４に設定しなければいけない。

この理由は色変換の動作時に変換順序が固定されている
ためである。

後述するＣ０ＭＲ４１３はＢＲ４１４選択用４ビツトが
存在しているが、それらの指し示すレジスタナンバーは
ＢＲ４１４のナンバーに対応している。そのためＭＭＰ
Ｕ３はイニシャル時にすべてのＢＲ，４１４を設定して
おき、その後変更さえしなければＭＣ４を使ってメモリ
アクセスする時にＡｌ　−Ａ１　ａの下位アドレス設定
を間違えて設定してもＢＲ４１４のアドレス部は不変の
ため選択した以外のメモリの内容は絶対に破壊されない
利点がある。又、４木のＢＫ４１４を持つことにより、
下位アドレスレジスタが１本であっても見かけ上４木の
アドレスレジスタが存在することになり、有用性が非常
に高い。

＜Ｃ０ＭＲ４１３・・・コマンドレジスタ〉第２図のＣ
０ＭＲ４１３は１６ビツトのレジスタで、ＭＭＰＵ３は
このＣ０ＭＲ４１３にデータを書き込むことにより動作
モード設定及び動作開始を指令する。その内容として動
作モード設定用４ビツト、インターフェースパス幅選択
用２ビツト、ＢＫ４１４選択用２ビット、ＡＤＲＣ４１
５のインクリメント量設定用３ビット、縦横変換時に対
象メモリのビット位置を設定するラスフカラント設定用
４ビット及び動作開始用に１ビツトである。

第２図命令解読用回路ｒＤ４３０はＣ０ＭＲ４１３の情
報を受は取り、各動作モードに従って制御を開始する。

＜ＬＣ４１２・・・レングスカウンタ〉第２図ＬＣ４１
２は１６ビツトのカウンタで転送回数を設定するカウン
タであり、１回の転送が終了すると−１され、ＬＣ４１
２の内容が全てＯになったら終了ビット４１２ａを′１
”にしてＩ　Ｄ４３０に対して動作の終了を知らせる。

ＬＣ４１２は上記の説明ではダウンカウンタになってい
るが、ＭＣ４の内部回路では回路の簡素化をはかるため
アップカウンタを使用している。

そのため実際の設定数と転送数とを一致させるためＭＣ
４はＬＣ４１２がＭＭＰＵ３により選択されるとＩＤ４
３０は第２８図チップセレクト信号８２３を出力する。

チップセレクト信号８２３は図示しない回路により第９
図反転制御信号４３０ａを“１”にするとインバート回
路４１６は入力データ４０１を反転して出力データ４１
６ｂとして第２８図ＬＣ４１２の入力端子に出力する。

ＬＣ４１２はチップセレクト信号８２３により反転され
た出力データ４１６ｂを取り込む、この回路によりＭＭ
ＰＵ３が転送数１を書き込むとＬＣ４１２の出力は’　
　ＦＦＦＥ’　となる、転送終了を検出する回路は第２
８図のように、アンドゲートの終了状態検出ゲート８２
１で入力にはＬＣ４１２の出力全てが接続されている。

その結果として転送終了は入力が全て“１”、すなわち
′　ＦＦＦＦ’　を検出した時である。このことから前
記’　　ＦＦＦＥ’がセットされていると、ＬＣ４１２
はカウントアツプ信号ＬＣＰ８２５によりカウントアツ
プすると出力は’ＦＦＦＦ’　となり、これはすなわち
設定転送数１に対して１回のインクリメントで転送終了
となる。

ＬＣり４１２は電源投入後はフェイルセーフのため転送
終了状態、すなわち出力がすべて“１″である事が必要
とされる。しかしＬＣ４１２にクリア端子があってもＬ
Ｃ４１２はクリアされると出力はすべて“０”となるの
で、本実施例では転送終了状態を示さない。そこで本実
施例では第２８図のラッチ８２０を追加することにより
電源投入後転送終了状態にすることが可能となった。そ
れは終了状態検出ゲート８２１の出力にオアゲート８２
２を接続し、オアゲート８２２の一方の入力にはラッチ
８２０の出力信号８２０ａを接続する。この出力信号８
２０ａはクリア信号８２４で“１“になるため、オアゲ
ート８２２の出力信号８２２ａも“１″となるためＬＣ
４１２の内容がいかなる状態であっても終了状態を示す
ことになる。ラッチ８２０はその後ＬＣ４１２が選択状
態、すなわちＭＭＰＵ３がＬＣ４１２に書き込むとカウ
ンタセット信号８２３はＯになるため出力信号８２０ａ
は“Ｏ″となり、それと共にＬＣ４１２には４１６ｂの
データがセットされる。

以上説明した様に、ラッチを１段挿入するだけで簡単に
フェイルセーフの回路が完成し、ＬＣ４１２はクリア端
子なしのアップカウンタで済むため、本実施例をＩＣ化
する時のゲート数の減少に大きく寄与する事は明白であ
る。

（以下余白） 以下、各動作モードについて説明する。

［インターフェースデータのメモリへの書込み］（ＩＦ
Ｒモード） 本実施例のＭＣ４の最も基本的な動作である。

第１図のインターフェースユニット６からのインターフ
ェースデータ１５をＭＣ４内部のＡＤＲＣ４１５に設定
されている番地のメモリにデータを書き込む動作につい
て説明する。

第５図がタイミングチャート、第６図が動作フローチャ
ートであり、これらに沿って説明する。

第５図、第６図は共にＭＭＰＵ３を停止状態に、あるい
は動作状態に戻す部分の説明は省略しである。

第６図に於いて、ステップＳ６１でインターフェースユ
ニットからの割り込み信号であるＤＲＱｌｏｌがＨＩＧ
Ｈになったのを検出後、アドレスバス１４ｂ、データバ
ス１４がＭＣ４の管理下になったら、ステップＳ６２で
、第２図ＢＳＥＬ４１７、ＡＤＲＣ４１５の内容すなわ
ち対象メモリアドレスを出力する。ステップＳ６３では
、引き続いてインターフェースユニット６内に記憶され
ているデータを第５図データバス１４に出力させるため
に＊ＩＦＲ１０６をＬＯＷにする。ステップＳ６４では
、動作モードがＩＦＲのときはステップＳ６５に進む。

ＩＦＲでないとき、すなわちＤＤモードについては後述
する。ステップＳ６５では、ここではリードライトのス
テータスを示すＲＷ１０５信号をＬＯＷにし、更にアド
レスストローブを示す＊ＡＳ１０４もＬＯＷにする。ス
テップ５６６では、インターフェースデータ１５のビッ
ト幅が８ビツトか１６ビツトであるかにより分岐する。

今ここでは８ビツト幅とするとステップ３６７に進む。

ステップＳ７では、データバス１４上の有効データが上
位８ビツト（ＤｏＮＤｚ５）なのか下位８ビツト（Ｄｏ
〜Ｄ７）なのかを示す＋ＵＤＳ１０２と＊ＬＤＳ１０３
を出力する。この両信号によりメモリ５は取り込むべき
データを決定する。このときＡＤＲＣ４１５はアドレス
１（Ａりからアドレス１５（Ａ１５）しか持っていない
ので８ピツトデ一タ幅のときの上位、下位の決定をする
アドレス０（Ａｏ　）用フリップフロップ（図示せず、
アドレスカウンタの説明参照）の値により＊ＵＤＳ、＊
ＬＤＳを決定する。ステップＳ６８は、メモリへの書き
込みサイクルの最終ステップで、＊ＡＳ１０４、＊ｔｌ
ＤＳ１０２．＊ＲＷ１０５．＊ＩＦＲ１０６を全てＨＩ
ＧＨにすると同時にアドレスバス１４ｂ、データバス１
４の管理権をＭＭＰＵ３に渡すためにアドレスバス１４
ｂ、データバス１４を切り離して終了する。

次にインターフェースデータのバス幅が１６ビツトの時
の説明をするが、その前に第４図を用いて８ビツト幅／
１６ビツト幅の切換動作の説明をする。インターフェー
スデータ１５が１６ビツト幅のときはデータバス１４上
のデータはインターフェースデータ１５と同一であるが
、８ビツト幅の時はインターフェースデータ１５のデー
タはデータバス１４のＤｏ−Ｄ７（下位８ビツト）にし
か現れないので、奇数アドレス（Ａｏ　＝　１　）のメ
モリに書き込むためにはデータバス１４の上位８ビツト
にも下位８ビツトと同じ情報を与えなければならない、
これを実現するのがＳ４図であり、データバス１４の下
位８ビツトは常にバッファ１４ｅを経由してＭＣ４の内
部データバスＩＤｏ−ｚ５　（４０１で示す）の下位８
ビツトに供給されている。但し、本モードでの動作中、
Ｉ　Ｄｏ　−１５はＭＣ４内部では使用していない。

今、８ビツトデータバス幅であるとき、データバス１４
の上位８ビツトはデータセレクタ１０ＢのＢ入力に接続
され、データバス１４の下位８ビツトは六入力に接続さ
れている。８ビツトデータバス幅のときＢＷ８１１は′
１”であるので、データセレクタ１０８の出力Ｙには、
六入力のデータが現れる。バッファ１４Ｃはスリーステ
ート制御端子を持っているのでＢＷ８１１が１′のとき
はバッファ１４Ｃがイネーブルになるため、データバス
１４の上位８ビツトには下位８ビツトと同じ情報が現れ
る。同様に１６ビツトデータバス幅のときはＢＷ８１１
は“０”であるため、バッファ１４Ｃはディセーブルさ
れるため、データバス１４の上位８ビツトには何ら影響
を与えないし、又、Ｉ　Ｄｏ　−ｘ　５の上位８ビツト
はデータバス１４の上位８ビツトと同じデータが出力さ
れている。

本発明の一実施例である本機能を持つことにより、メモ
リデータバス幅が１６ビツトであるときに、第１図イン
ターフェースユニット６の出力インターフェースデータ
１５が８ビツト幅のデータ線で構・成されていても、１
６ビツト幅であってもＭＭＰＵ３はＭＣ４に対してイン
ターフェースのデータ幅を１回設定するのみで後は何ら
関知することなく、インターフェースデータ１５はメモ
リ５に整然と順番に書き込まれるため、データの管理方
法が非常に簡単になる。

次にＩＦＲモードでの１６ビツトデータ幅の説明を第６
図で行うと、ステップＳ６１〜６６迄は前記８ビツトデ
ータ幅の時と同じである。相違点はステップＳ６６でス
テップＳ６９に分岐し、ステップＳ６９では１６ビツト
データ幅であるので＊ＩＤ５１０２．＊ＬＤＳ１０３を
共にＬＯＷにすることである。ステップＳ６９の次にス
テップ３６８に進むことにより、動作終了する。以上の
説明をタイミングで表したものが第５図である。

［インターフェースデータの空読み］ （ＤＤモード） 本モードはインターフェースユニット６内のデータを空
読みするだけでメモリのどこにも書き込まない機能であ
る。第６図のフローチャートで説明すると、ステップ５
６１〜６４迄は前記ＩＦＲモードと同じでステップＳ６
４でステップＳ５８に分岐する。

このことはメモリ５に対してデータを読み込むために必
要な信号＊ＡＳ、＊ＵＤＳ、＊ＬＤＳ。

ＲＷを全く出力しない、即ち、書き込まない動作モード
である。

本機能は次のケースの時に非常に有効である。

それは第１図ホストＣＰＵＩがカラー記録装置２の印字
可能範囲を越えて印字データを送出したときに、カラー
記録装置２は越える分の余分なデータを捨てなければな
らないが、この動作をＭＭＰＵ３がソフトウェアのコン
トロールにより処理すると非常に時間がかかる。

この時、本機能を利用すればＭＭＰＵ３はＭＣ４に対し
てコマンドと転送数をセットするだけで良い。そのため
ソフトウェアのインターフェースデータの読込と他のジ
ョブとのオーバーヘッドが大幅に減少する。

［色変換］　　　　　　（ＣＣＤモード）Ｙ（黄色）、
Ｍ（マゼンタ）、Ｃ（シアン）の３色のデータからＢＫ
（黒）のデータを生成するのがＣＣモードである。第２
図、第７図及び第８図を用いて説明するが、その前に本
実施例で用いた色変換の生成式を記述すると、 ＢＫ＝Ｙ−Ｍ−Ｃ Ｙ′冨Ｙ−ＢＫ Ｍ′≠Ｍ−Ｂに Ｃ′＝Ｃ−ＢＫ （Ｙ’　、Ｍ’　、Ｃ’　は色変換後のＹ　　、Ｍ　　
、Ｃのデータ）である。

本実施例に於いて各色データの記憶番地の構成を示した
のが第８図でＹ、Ｍ、Ｃ，ＢＫを分離するのがアドレス
信号Ａｃ７〜Ａ２３であり、アドレス信号Ａｌ−Ａｌｅ
　　（１６デ一タバス幅なのでＡｏは存在しない）によ
り、各ワードデータのアクセスを行う。この構成での注
意点として、各色データの先頭番地（Ａ１−Ａｔｅで示
される範囲のみ）は同一でなきればならない点である。

第１図のＭＭＰＵ３からＭＣ４に対して送出するコマン
ド、及びデータとして、第２図ＡＤＲＣ４１５へのスタ
ートアドレスデータ、ＬＣ４１２への転送ワード数、Ｂ
Ｒ４１４へのパンク＃１（Ｙデータメモリ）、バンク＃
２（Ｍデータメモリ）、パンク＃３（Ｃデータメモリ）
、バンク＃４　（ＢＫデデーメモリ）のデータの設定、
そして最後にＣ０ＭＲ４１３への色変換コマンドである
。

ＭＣ４は色変換コマンドを受信後アドレスバス１４ｂ、
データバス１４がＭＣ４の管理下になったら色変換を実
行開始する。第７図が実行状態を示すタイミングチャー
トで、Ａ１−Ａ２３はアドレス信号で特にＡｉ　７−Ａ
２３は上位７ビツトのバンク用アドレスでＡｘ　７−Ａ
２３にある＃ｎはバンクナンバーである。これは訂記Ｂ
Ｒ４１４に設定されたバンク＃ｎに対応するデータが出
力される事を示し、Ａｌ−Ａｘ　＋３のｎはＡＤＲＣ４
１５に設定されたデータを示す。又、データＤｏ　−１
５のＩ又は０はデータの方向を示し、■がメモリ５から
ＭＣ４へ、０がＭＣ４からメモリ５への転送方向を示す
。＊ＡＳ、＊ＵＤＳ、＊ＬＤＳ、ＲＷは全てＭＣ４が出
力する信号でメモリ５はこれらの信号を使用してデータ
の入力或いは出力を制御する。

以下１ワードの色変換手順を第７図でステップ毎に説明
する。ステップＳ７１では、アドレスはバンク＃ｌを出
力（第８図のＹデータメモリ５０１が選択される）し、
Ｙデータを第２図ＤＲ４１０に取り込む。ステップＳ７
２では、バンク＃２を出力（第８図のＭデータメモリ５
０２）し、Ｍデータを第２図ＤＲ４１１に取り込む。ス
テップＳ７３では、ＭＣ４の内部動作でＡＮＤ回路４１
８によりＤＲ４１０とＤＲ４１１のアンドを取り、その
アンドされたデータをＤＲ４１１に取り込む。ステップ
Ｓ７４では、バンク＃３を出力（第８図のＣデータメモ
リ５０３）Ｌ、、ＤＲ４１０に取り込む、ステップＳ７
５では、ステップＳ７３と全く同じ動作を行うが、この
結果としてＤＲ４１１にはＹ）ｋＭ＊ｃ即ち、ＢＫデデ
ーがのこっている。ステップ５７６では、バンク＃４（
第８図のＢＫデデー５０４）を出力しメモリに書き込む
、ステップＳ７７では、新しいＹ、Ｍ。

Ｃデータを生成するための前準備としてＢＫデデーを反
転させてＤＲ４１１に再書き込みをする。

これはＩＤ４３０が第９図の反転用信号４３０ａを１″
にしてＩ　ＮＶ４１６に供給する事により内部データバ
ス４０１のデータが反転して、ＤＲ４１１の入力となる
。これを説明するのが第９図で非反転の場合には反転用
信号４３０ａは“０”であるから、内部データ４０１は
非反転のままＤＲ４１１に供給され、反転時には反転用
信号４３０ａが“１”になるから内部データ４０１は反
転され、ＤＲ４１１に供給される。この動作により、反
転信号が筒車に得られる。ステップ３７８では、Ｙデー
タをＤＲ４１０に取り込む。

ステップＳ７９では、ＤＲ４１０とＤＲ４１１のアンド
信号即ち新しいＹデータをＹデータメモリ５０１に書き
込む。ステップＳ８０では、ＭデータをＤＲ４１０に取
り込む。ステップＳ８１では、ＤＲ４１０とＤＲ４１１
のアンド信号即ち新ＭデータをＭデータメモリ５０２に
書き込む。ステップＳ８２では、ＣデータをＤＲ４１０
に取り込む、ステップＳ８３では、ＤＲ４１０とＤＲ４
１１のアンド信号即ち新しいＣデータをＣデータメモリ
５０３に書き込む。このステップで１ワードの色変化を
終了するので、ＡＤＲＣ４１５を＋１し、更にＬＣ４１
２を−１する。その結果としてＬＣ４１２の内容がゼロ
でなければ第７図の如く次のワード変換を実行し、ゼロ
であれば終了する。

以上述べた様に本実施例によれば、１ワード（２バイト
）の色変換はメモリ５に対するアクセスを間断なく行う
ため、ソフトウェアによる変換よりも超高速で実行可能
なのが理解出来る。

〔縦横変換］　　　　　　（ＨＶモード）本モードはホ
ストＣＰＵ　１からのデータフオーマットがラスターイ
メージフォーマットの時に使用するモードで第１０図（
ａ）〜（Ｃ）がホストＣＰＵＩからの入力データと変換
後のメモリの内容の比較図である。インターフェースバ
ス幅が８ビツトのときの入力データ（ホストＣＰＵＩの
送出データ）が第１０図（ａ）で示され、本モードの実
行後のメモリ５の内容が第１０図（ｂ）。

（Ｃ）で示されている。第１０図（ｂ）、（Ｃ）共に斜
線部分は本モード実行以前の内容とは何ら変化していな
い事を示している。第１０図（ｂ）はＭＳＢ先変換、第
１０図（ｃ）はＬＳＢ先変換を実行した結果で両者の相
違については後述する。

ここでは、ＭＳＢ（Ｄｌ）光変換を前提としてＨＶモー
ドの説明を第２図、第１１図、第１２図で説明する。な
お、インターフェースデータ１５を取り込む部分は省略
してあり、第１０図（ａ）のデータはＤＲ４１０に記憶
されているものとする。

第１１図でＢＣＮＲ４２１は８進のバイナリカウンタ、
ＰＳ４２０のＰＳＭＸは８→１マルチプレクサでＹは正
論理出力、ＢＣ４１９のＢＣ５Ｌは４→１６データセレ
クタ、ＢＣＡＩ〜ＢＣＡ３２はアンドゲートである。

第１２図に沿って説明すると動作開始時のアドレスがｍ
、ＬＤ−１（ＭＳＢ先変換を示す）、第１１図の対象メ
モリのビット指定信号４３０ｂが４３０ｂ−０＝Ｏで４
３０ｂ−ｔ＝４３０ｂ−２＝４３０ｂ−３＝ｏであると
き、この４３０ｂにより、ＤＲ４１０のデータが第１０
図（ｂ）の例ではメモリのＤｌを指定したことになる。

ステップ５１２１では、アドレスｍ番地のデータをＤＲ
４１１に取り込む。

ステップ５１２２では、ＤＲ４１１の出力を並直変換し
た最初のビットが第１２図の４２０ａに現れ、ＤＲ４１
０の出力を第１１図の４ｆＯａのＤｌとＭ換して４１０
ａのＤ１以外のデータは全く変化されずにｍ番地のメモ
リに書き込む。以上の動作はＢＣＮＲ４２１は全て０°
であり、ＬＤ＝１であるからＰＳＭＸの入力Ａ、Ｂ、Ｃ
は全て“１°゛となる。そのためＰＳＭＸの出力Ｙ４２
０ａにはＤＲ４１１の出力４１１ａのＤｌが出力される
。一方、ＢＣ３Ｌの出力は入力がＡ＋１　’ｔ’Ｂ＝ｃ
＝Ｄ＝ｏであるのでＢＣＳＬＩのみが、”Ｏ″となり外
は全て°°　Ｉ”であるから、ＤＲｌ　４０の出力４１
０ａはＢＣＡＩ、ＢＣＡ５゜ＢＣＡ９．・・・、ＢＣＡ
３１がイネーブルであるので内部データバス４０１には
Ｄｌを除き４１０ａと同じデータが出力される。ＢＣＡ
３．ＢＣＡ４についてはＢＣＡＬ１＝ＯのためＢＣＡ３
はディセーブル、ＢＣＡ４がイネーブルとなるので４２
０ａの信号すなわち４１１ａのＭＳＢが内部データバス
４０１に出力される。これで第１０図（ｂ）のアドレス
ｍ番地と同じ結果になる。

このステップの最後でＢＣＮＲ４２１及びＡＤＲＣ４１
５を＋１することにより次のステップに備える。

この結果としてアドレスＡ　１−Ａ　１Ｂはｍ＋１、Ｂ
ＣＮＲ４２１の出力４２１ａ＝１．４２１ｂ＝４２１ｃ
＝Ｏ１すなわちＰＳＭＸの入力Ａ、Ｂ。

ＣはＡ＝Ｏ，Ｂ＝Ｃ≠１となる。

ステップ１２３では、Ａ　ｘ　−Ａ　１Ｂによって示さ
れる番地のデータをＤＲ４１１に取り込む。

ステップ１２４では、ＰＳＭＸの出力Ｙ４２０ａの内容
がＰ’ＳＭＸの入力Ａ、Ｂ、Ｃにより選択される部分（
ステップ１２４ではＤａが選択される）が異なるのみで
ステップ１２２と同じである。

以上の事を奇数ステップ（１２１，１２３゜１２５・・
・）、偶数ステップ（１２２，’１２４゜１２６・・・
）と同様の動作を繰り返す。ステップ５１３６ではＬＣ
４２１を−１する動作が加わることとステップ１３６で
変換終了するのでＭＣ４の動作そのものが終了しＭＮＰ
Ｕ３にアドレスバス１４ｂ、データバス１４の管理を渡
す。

以上の説明はＤＲ４１１に記憶されているデータをＭＳ
Ｂ（Ｄ７）を先頭にして変換しているモードであるが本
実施例の特徴としてＬＳＢ（００）を先頭として変換す
るモードを備えていることである。

この方法の実現方法としてＭＭＰＵ３からはＭＣ４に対
してコマンドを送出する時にＭＳＢ／ＬＳＢ先の切換え
コマンド（あるいはＭＣ４の外部端子により）を設ける
事によりＭＣ４の内部処理として第１１図のＬＤ信号を
ＭＳＢ先の時“Ｏ”にすることでＰＳＭＸの選択入力端
子Ａ。

Ｂ、ＣがＢＣＮＲ４２１の出力の反転、非反転によりＤ
７から順番に選択されるのか、Ｄｏなのかが決定する。

本機能を具備することによりホストＣＰＵＩからのラス
ターフォーマットが２種類になるので、ホストＣＰυ１
内での処理方法としてＦ、ａ４Ｌに選択可能にするメリ
ットが生ずる。

又、前記説明ではインターフェースバス幅が８ビツトの
時の説明であったが、本実施例の特徴として１６ビツト
バス幅も選択可能（Ｉ　ＦＲモード参照）である。その
具体的手段は図示しないが第１１図を例にとると、ＢＣ
ＮＲ４２１を４ビツトのカウンタにして、ＰＳＭＸを第
１１図の８→１マルチプレクサから１６→１マルチプレ
クサにすることにより実況している。

以上述べた様に本実施例に、より１バイト８ビツトの縦
横変換が１６ステツプという短時間で可能になった。今
、メモリの１サイクルが２５０ｎｓとすれば２５０ｎｓ
Ｘ１６＝４ｎｓで終了することになる。

［固定データの書き込み］ （ＣＤ、ＣＤＨＶモード） 本実施例は単純なりＭＡＣとしても動作するが今迄のＤ
ＭＡＣにない機能を合わせ持っている。

それが固定データの書き込みモード、すなわちＣＤモー
ドとＣＤＨＶモードである。

このモードはＭＣ４内のＤＲ４１１にデータを書き込む
と転送数分だけ連続的にＤＲ４１１のデータをメモリ５
に書き込む動作である。

ＣＤモードはＩＦＲモードとＣＤＨＶモードはＨＶモー
ドと以下の点を除いて全く同じ動作である。

相違点は被対象変換データがＣＤ、、ＣＤＨＶモードで
はＤＲ４１１に書き込まれているデータ、ＩＦＲ，ＭＶ
モードではインターフェースデータである点とＣＤ、Ｃ
ＤＨＶモードではＬＣ４１２に設定されている転送数分
を連続実行する点である。これを説明するのが第１３図
（ａ）。

（ｂ）で第１３図（ａ）はＩＦＲ，ＨＶモードの説明図
で、ＤＲＱはインターフェースユニット６からの割り込
み信号でＭＣ４はＤＲＱを検出するとアドレスデータバ
スの管理光となり、規定の処理を終了後バスの管理権を
ＭＭＰＵ３に渡す。この時の１回の処理で１バイト（又
は１ワード）の処理を行う。

第１３図（ｂ）はＣＤ、ＣＤＨＶモードの説明図で、Ｍ
ＭＰＵ３がＭＣ４に対してコマンドを書き込むとＭＣ４
はＬＣ４１２に設定されている分だけ連続的に処理を行
う。従って転送数が多いとＭＭＰＵ３が動作可能になる
迄の時間が長くなる。

第１４図（ａ）、（ｂ）はそれぞれＣＤ、ＣＤＶＨモー
ドを実行後のメモリ５の内容であり、第１４図（ａ）、
（ｂ）かられかる様にメモリのクリアに使用すると非常
に有効である。又第１５図の様な千鳥パターンをメモリ
５に書き込むには、 １ニスタートアドレスをｎにセット ２ニアドレスカウンタの増加量を＋２にセット３：転送
数Ｎをレングスカウンタにセット４：ＤＲ４１１に°　
１０１０１０１０１０１０ｔ　ｏ　ｉ　ｏ’　をセット ５：ＣＤコマンドの送出 ：　　（ＭＣ４がＣＤモードを実行） ６：スタートアドレスをｎ＋１にセット７：アドレスカ
ウンタの増加量を＋２にセット８：転送数Ｎをレングス
カウンタにセット９：ＤＲ４１１にＸ’　０１０１０１
０１０１０１０１０１をセット １０：ＣＤコマンドの送出 、（ＣＤモードの実行） という制御を行うだけで千鳥パターンの作成が高速で行
える利点がある。

［データ反転］　　　（ＩＦＲＩ、ＨＶＩモード）両モ
ード共ＩＦＲ，ＨＶモードと同一動作を行なうが本モー
ドはインターフェースデータ１５を反転して使用する点
がＩＦＲ，ＨＶモードと異なる。

第９図、第２９図でＩＦＲＩモードの説明をすると、Ｉ
ＦＲＩモードのときには第９図の信号４３０ａを“１″
にしてインターフェースデータ１５をＤＲ４４１に取り
込む。信号４３０ａが“１”であるからＤＲ４１１には
内部データバス４０１の反転したデータが記憶される。

つづいて第２９図の＊ＩＦＲを“１”にするとデータバ
ス４０１はフローティング状態となるのでＭＣ４は外部
データバス１４にＤＲ４１１の内容を出力し、さらにメ
モリ５への制御信号＊ＵＤＳ、＊ＬＤＳ、＊ＡＳ、ＲＷ
を出力して終了する。

ＨＶＩモードのときはＩＦＲＩモードのときと同様に第
９図の４０３８を１″にしてＤＲ４１１に反転されたイ
ンターフェースデータ１５を取り込む点のみがＨＶモー
ドと異なるだけであとはすべてＨＶモードと同じである
。

零両モードの利点はＲＧＢデータをＹＭＣデータに変換
する時に効果を発揮する。このことを第１９図、第３０
図を使用して説明すると、第３０図（Ａ）は第１９図（
Ａ）のデータフォーマット、第３０図（Ｂ）は第１９図
（Ｃ）のデータフォーマットの例を説明するもので、第
１９図（Ｃ）のデータフォーマットはＭＭＣフォーマッ
トであるのでＹは第８図のバンク＃１に９Ｍはバンク＃
２に、Ｃはバンク＃３に格納すれば良い。これは第３０
図（Ｂ）で説明される様にＩＦＲモード設定特定時ンク
ナンバーの選択を＃１．＃２゜＃３の順番で行なえば良
い。一方、第１９図（Ａ）データフォーマットはＲＧＢ
フォーマットなのでこれをＭＭＣに変換する必要が生じ
る。このためには、 Ｙ＝ｎｏｔＢ Ｍ＝ｎｏｔＧ Ｃ＝ｎｏｔＲ という式で表わされる変換を行う。これを実現するのが
ＩＦＲＩ、又はＨＢＩモードで第３０図のＡで説明され
る様に最初のデータブロックはＲであるからバンク＃３
を選択し、次はＭであるからバンク＃２を選択し、最後
はＢであるからバンク＃１を選択するのみで実行可能で
あるためＭＭＰＵ３は色変換に関するソフトウェアはＭ
Ｃ４に対するコマンド、アドレス、転送数の設定だけで
良いので非常に効率的である。

この後、ＹＭＣをＹＭＣＢＫに変換するためには前述し
たＣＣモードを使用する。

〈オートリフレッシュ機能〉 本カラー記録装置は印字可能範囲が８インチで、横のド
ツト分解能が２００ｄｐｉ　（ドツト／インチ）とすれ
ば１ライン分に必要なメモリの容量は８（インチ）ｘ２
００　（ｄｐｉ）ｘ２４　（エレメント／ヘッド）×４
（ヘット数）＝１５３６００ビツトとなりこれをバイト
数で表現すれば、１５３６００÷８＝１９．２ＫＢとな
る。この程度の容量であれば当然スタティックＲＡＭを
使用するが、別の応用例で印字可能範囲が１５インチ、
ドツト分解能４００ｄｐｉ、１２８エレメント／ヘツド
の装置を想定したときのメモリ容量は３８４ＫＢとなる
ので使用するメモリはダイナミックＲＡＭが考えられる
。ダイナミックＲＡＭは定期的にリフレッシュを実行し
ないとメモリー内容が変化してしまう欠点がある。リフ
レッシュ回路はＭＭＰＵ３の制御の下でリフレッシュ信
号を作成するか、メモリ５内部でＭＭＰＵ３からのアク
セスの間をぬって空き時間を検出してリフレッシュ信号
を作成する。しかしながら、木実流側では特に色変換で
はメモリ５のサイクルタイムの限界で色変換の実行を行
なうし、実行中ＭＭＰＵ３はその実行を中断することが
不可能なためリフレッシュが不可能になる恐れが出て来
る。

その欠点を補うためＭＣ４には図示しないＡＲＩ信号を
外部端子として設けＡＲＩ信号が“１”であるときＣＣ
モード、ＣＤ、ＣＤＨＶモードに限りオートリフレッシ
ュを実行する。前、記以外のモードでオートリフレッシ
ュを実行しない理由は、それらのモードのとき第１３図
（ａ）でＭＣ４がアドレスバス１４ｂ、データバス１４
の管理をしている時間は１μｓに満たない時間であり、
１回の実行毎にアドレスバス１４ｂ、データバス１４の
制御は一旦ＭＭＰＵ３に戻るためである。

それに対して、ＣＣ，ＣＤ、ＣＤＨＶモードでは第１３
図（ｂ）のように、長時間にわたりアドレスバス１４ｂ
、データバス１４をＭＣ４が管理するためである。これ
をＣＣモードを例に取って第７図と第３１図で説明する
。

第７図はオートリフレッシュを実行しない時の例であり
ＣＣモードのステップｎは７１〜８３の繰返しである。

それに対してオートリフレッシュ実行時は第３１図で説
明する様にステップＳ８３と、次のステップＳ７１の間
に１サイクルのダミーステップを入れ、このときリフレ
ッシュパルス＊ＲＦを出力する。この時＊ＡＳ、＊ＬＤ
Ｓ。

Ｒ３は全て“１″である。第３１図のＡｌ−Ａ２３はス
テップＳ８３と全く同じ信号が出力されているのはＭＣ
４はリフレッシュようのアドレスカウンタを持っていな
いためである。従ってメモリ５は＊ＲＦを受信したら自
分自身でもっているアドレスカウンタを使用してリフレ
ッシュを実行する。

（ＬＣラッチ、ＡＤＲＣラッチ） 第１９図（Ｃ）のＭＭＣデータフォー・マットのデータ
をＩＦＲモードを使用して、メモリ５に格納する時のＭ
ＭＰＬＩ３がＭＣ４に対して送出するコマンド等の概略
は第３０図ＣＢ）で既に述べたが、これをもう少し詳細
に説明するとアドレスカウンタの設定、レングスカウン
タの設定、コマンドの設定という３つのＩＡ理を３回繰
り返すことによりＩＦＲモードを実行させるのだが、レ
ングスカウンタについては第１９図（Ｃ）から説明され
る様にＹ、Ｍ、Ｃ全で同じ長さのデータであり、アドレ
スカウンタの内容も色変換処理の都合上同じアドレスか
らデータの格納をしなければならないので、同じデータ
を設定する必要がある。そのため、ＬＣ４１２，ＡＤＲ
Ｃ４１５のデータ入力部にラッチを設ければＡＤＲＣ４
１５、ＬＣ４１２に対する設定は１回で済む事になりＭ
ＭＰＵ３側の処理が非常に簡素化される。これを説明す
るのが第３２図、第３３図である。ＬＣ４１２、ＡＤＲ
Ｃ４１５は共に機能が異なるのみで、データの設定に関
しては同一であるので、ＬＣ４１２部のみについて説明
する。第３３図（Ａ）はラッチを設ける前のレジスタ、
カウンタのアドレス割付表で説明の都合上＄１は空欄に
しである。今ＬＣ４１２にデータを設定するどきＭＭＰ
Ｕ３はアドレスｘｘｘｘ２に対して書き込むとそのとき
のデータがＬＣ４１２に格納される。

第３３図（Ｂ）はラッチを設けた時のアドレス割付表で
第３３図（Ａ）と変化はしていな゛いが回路的には変化
している。それは第３２図のＬＣ４１２の入力部の前に
ラッチ８３１を設けて、ラッチ８３１は内部データ４１
６ｂを取り込む。ＭＭＰＵ３がＬＣ４１２にデータを設
定するために第３３図（Ｂ）でアドレスｘｘｘｘ２に対
してデータを書き込むと第３２図のラッチ８３１のクロ
ック信号８３３が“１”になりラッチ８３１はデータ４
１６ｂを取り込む。引き続いてＭＭＰＵ３がＣ０ＭＲ４
１３にデータを書き込むと信号８３４が０″になりＬＣ
４１２はラッチ８３１びデータを取り込む。この回路に
より第３０図ＣＢ）のときステップ５３１１以前に１度
だけＡＤＲＣ４１５、ＬＣ４１２に対しデータを設定す
れば良く、ステップ５３１２，５３１３では必要ない。

以上説明した回路を実施することによりＭＭＰＵ３の負
担はさらに軽くなる事は明白である。

しかし入力データフォーマットがラスターイメージデー
タのときでＭＭＣフォーマット、１カラーデータが１０
０バイトであるとき、第３４図で説明される様に入力デ
ータを受信してから印字する迄には ステップ５３４１では、ＡＤＲＣ４１５即ちスタートア
ドレスの設定はこの例ではＯ，ＬＣ４１２は１カラーデ
ータが１００バイトであるので１００を設定する・。

ステップ５３４２では、縦横変換ＨＶモードを７２回繰
返す。これは色指定フォーマットがＹ。

Ｍ、Ｃでかつヘッドのエレメント数が２４であるため２
４回のデータを受信するため縦横変換の回数は３Ｘ２４
＝７２となるためである。

ステップ５３４３では、色変換ＣＣモードを実行するた
めにアドレス、ＬＣ４１２の値を再設定する。ＡＤＲＣ
４１５は０で良いが、ＬＣ４１２は入力データを１００
バイト縦横変換したので第１０図（ａ）、（ｂ）で説明
されている如く、メモリには横方向に８倍されて格納さ
れているので１００Ｘ８＝８００，８００をＬＣ４１２
に設定する。

ステップ５３４４では、ＣＣモードの実行ステップ５３
４５では、印字の実行 以上で１回の印字に対する処理を終了してステップ５３
４１に戻るが、ステップ５３４１で改めて、ＡＤＲＣ４
１５，ＬＣ４１２に対し規定の値を設定しなければなら
ない。

この点を改良するために考案された回路が第３５図で、
結果としては第３４図で１回目の印字終了後はステップ
５３４１に戻るのではなく、点線部で示される如く、ス
テップ５３４２に戻る様にする。この事によりＭＭＰＵ
３のソフトウェアは更に簡素化される。以下にその手法
を説明する。

第３３図（Ｃ）は改良案を実施したときのアドレス割付
表で第３３図（Ａ）、（Ｂ）と異なる点は＄１にコマン
ドレジスタ、＄４にレングスラッチ、＄５にアドレスラ
ッチを設けた点である。

第３５図は回路例で、第３２図でのラッチ８３１がトラ
イステートバッファ付ラッチに変更され、更にトライス
テートバッファ８３０が追加する事により第３２図から
第３５図に変わる。

ＭＭＰＵ３は第３３図（Ｃ）の＄２のレングスカウンタ
を選択すると、信号８３２は“０”になりバッファ８３
０はイネーブルになり、ラッチ８３１のバッファ部はデ
ィセーブルされるので、ＬＣ４１２の入力部には内部バ
ス４１６Ｂが現われ、同時に信号８２３が０”となるの
で、オアゲート８３５の出力８３５ａも０″となり、Ｌ
Ｃ４１２には４１６ｂと同じデータが取り込まれる。Ｍ
ＭＰＵ３が＄４のレングスラッチを選択すると信号８３
３は′１″になりラッチ８３１は４１６ｂのデータを取
り込む。このラッチ８３１に取り込まれたデータをＬＣ
４１２に転送するためには＄１のコマンドレジスタをＭ
ＭＰＵ３が選択すれば良い。この時信号８３２は“１”
であるからバッファ８３０はディセーブルされ、ラッチ
８３１の出力がイネーブルとなるので８３０ａにはラッ
チ８３１の内容が現われ結果としてＬＣ４１２にはラッ
チ８３１の内容と同じデータが取り込まれる０以上の関
係を第３６図に示す。

この回路による第３４図の動作は、 ステップ５３４１では、スタートアドレスを＄５のアド
レスラッチにセット、転送数１００を＄４のレングスラ
ッチにセットする。

ステップ５３４２では、ＨＶコマンドを＄１のコマンド
レジスタにセットする動作を７２回繰返す。

ステップ５３４３では、スタートアドレスを＄３のアド
レスカウンタにセット、転送数８００を＄２のレングス
カウンタにセットする。

ステップ５３４４では、＄０のコマンドレジスタにＣＣ
モードをセットし、実行する。

ステップ５３４５では、印字の実行、終了後ステップ５
３４２に戻る。

上記の説明ではＣ０ＭＲ４１３が２本存在する様になっ
ているが、実際には１本のレジスタが存在するのみでア
ドレスの違いにより動作を違える様に設計されている。

以上述べた様に本発明は特にカラー記録装置に摘要する
事によりＭＰＵのソフトウェアを非常に？１ｉｌ−にす
る効果があり、更にインターフェースデータの取り込み
、色変換、縦横変換等超高速で実行するので大容量のデ
ータであってもスルーブツトの高いカラー記録装置が実
現可能である。

（以下余白） ［発明の効果］ 本発明によって、出力要素のビットフォーマットとフォ
ーマットが異なる入力データを出力要素のビットフォー
マットに合わせたデータ配列でメモリに格納するメモリ
制御回路を提供できる。

（以−Ｆ令ＩＬｊ）

【図面の簡単な説明】

第１図はカラー記録装置のブロック図、第２図はメモリ
制御回路のブロック図、第３図はメモリ制御回路データ
バス、アドレスバスの使用タイミングチャート、 第４図は８ビット幅７１６ビツト幅切換え回路図、 第５図はＩＦＲモードのタイミングチャート、第６図は
ＩＦＲモードのフローチャート、第７図はＣＣＤモード
のタイミングチャート、第８図はメモリ制御回路のアド
レシング図、第９図はインバータロジック回路図、 第１０図（ａ）〜（Ｃ）は）ＩＶモード説明図、′ｆＳ
ｚ図はＨＶ変換回路図、 第１２図はＨＶモードのタイミングチャート、第１３図
（ａ）はＩＦＲ，ＨＶモード説明図、第１３図（ｂ）は
ＣＤ、ＣＤＨＶモード説明図、 第１４図（ａ）はＣＤモード実行後のメモリ状態図、 第１４図（ｂ）はＣＤＶＨモード実行後実行上リ状態図
、 第１５図は千鳥パターン形成状態図、 第１６図はレスターフオーマット時の入力データと出力
結果の比較図、 第１７図は縦８ビツトイメージフォーマット時の入力デ
ータと出力結果の比較図、 第１８図は縦２４ビツトイメージフォーマット時の入力
データと出力結果の比較図、 第１９図（Ａ）〜（Ｄ）は色指定フォーマット側口、 第２０図は色変換説明図、 ７ｊｓ２１図は８ビット幅の入力データ図、第２２図は
縦８ビツトフォーマット時の格納状態図、 第２３図は８ビツト幅入力で縦２４ビツトフォーマット
時の格納状態図、 第２４図は１６ビツト幅の入力データ図、第２５図は８
ビツト幅入力で縦２４ビツトフォーマット時の格納状態
図、 第２６図はアドレスカウンタの部分回路図、第２７図は
メモリ制御回路のアドレス指定図、第２８図はレングス
カウンタ回路図、 第２９図はＩ　ＦＲＩモードのタイミングチャート、 第３０図（Ａ）はＩＦＲＩモードのフローチャート、 第３０図（Ｂ）はＩＦＲモードのフローチャート、 第３１図はオートリフレッシュのタイミングチャート、 第３２図はレングスカウンタのラッチ回路図、第３３図
（Ａ）〜（Ｃ）はメモリ制御回路への指令説明図、 第３４図はマスクＭＰＵのフローチャート、第３５図は
レングスカウンタとラッチの制御回路図、 第３６図はレングスカウンタとラッチの制御回路説明図
である。 図中、１・・・ホストＣＰＵ、２・・・カラー記録装置
、３・・・マスタＭＰＵ、４・・・メモリ制御回路、５
・・・メモリ、６・・・インターフアイスユニット、７
・・・サブＭＰＵ、８・・・印字ヘッド、９・・・紙送
りモータ、１０・・・キャリッジモータ、４１０゜４１
１・・・データ格納レジスタ、４１２−・・レングスカ
ウンタ、４１３・・・コマンドレジスタ、４１４・・・
バンクレジスタ、４１５・・・アドレスカウンタ、４１
６・・・インバータロジック、４１７・・・バンクセレ
クタ、４１８・・・アンドロジック、４１９・・・ビッ
トチェンジ、４２０・・・並直変換回路、４２１・・・
ビットカウンタ、４３０・・・インストラクションデコ
ーダ、４４０・・・マイクロシーケンサ、４５０・・・
パスアービタである。 特許出願人　　　キャノン株式会社 第５図 第９図 第１０図（Ｇ） 第１０図　（ｂ） へ 第１０図　（ｃ） 第１３図　（０） 第１３図　（ｂ） 第１７図 印字ｔカ糸古果 第旧図 印字土り結果 第１９囚　（Ａ） 第＋９ｒＡ　（８） 第１９囚　（Ｃ） 第１９図（Ｄ） 第２０図 第２１− 第２２図 第２３因 第２４ｒｌＡ 第２５図 Ｑ　　　　　　トＣＯｎ ０＝＝＝＝−一−００−−−−−一−−−δ〇　　　　
　　　　　　　　− ｏ　　　　　　　　　Ｏ く　　　　　　　　　　く 第３１ｆｆｌ 第３２ｆｆｌ 第３３ｆｆｌ　　（Ａ） 第３３ｆｆｌ　　（Ｂ） 第３３図　（Ｃ） 第３４区

Claims (6)

【特許請求の範囲】
1. （１）画像データ格納用メモリを制御するメモリ制御回
   路において、入力データに所定長のブランクを挿入する
   挿入手段を備え、入力データを出力要素の列の長さに合
   わせたデータ配列でメモリに格納することを特徴とする
   メモリ制御回路。
2. （２）メモリの制御は、ダイレクトメモリアクセス方式
   であることを特徴とする特許請求の範囲第１項記載のメ
   モリ制御回路。
3. （３）挿入手段は、メモリのアドレスの増加量を変える
   ことによりブランクを挿入することを特徴とする特許請
   求の範囲第１項記載のメモリ制御回路。
4. （４）入力データは縦８ビツトフオーマツトであつて、
   出力要素は縦２４ビツトフオーマツトのシリアルプリン
   タであることを特徴とする特許請求の範囲第１項記載の
   メモリ制御回路。
5. （５）データは１６ビツト幅を単位に制御されることを
   特徴とする特許請求の範囲第１項記載のメモリ制御回路
   。
6. （６）データは８ビツト幅を単位に制御されることを特
   徴とする特許請求の範囲第１項記載のメモリ制御回路。