JPH0321475A - 画像出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマップデータを展開して出力すべき画
像メモリを有する画像出力装置に関するものである。

従来の技術 画像出力装置のなかでも一般的である、レーザプリンタ
を例に従来の画像出力装置を説明する。

第７図は従来のレーザプリンタのブロック図である。こ
こに示すようにレーザプリンタはインターフェース手段
２、ビデオデータ処理手段３、レーザスキャンユニット
部４（以下ＬＳＵ部と略称する。）、エンジン制御手段
５エンジンメヵ部６からなる５つのブロックで構威され
ている。

以下にこの構戒によるレーザプリンタの概略を説明する
。ホストコンピュータ１と接続されたレーザプリンタは
ホストコンピュータ１がら送られてくるテキストデータ
をインターフェース手段２を介して受信し、ビデオデー
タ処理手段３内のメモリに記憶する。次にこのテキスト
データはビデオデータ処理手段３内でイメージデータで
あるビットマップデータに展開され、出力装置であるＬ
ＳＵ部４から送られる水平同期信号（以下ＨＳＹＮＣと
略称する）に同期をとって、シリアル出カであるビデオ
データ（以下ＶＤＯＵＴと略称する）としてＬＳＵ部に
送られる。また、ビデオデー夕処理千段３ではＶＤＯＵ
Ｔを出力するのに合わせて、紙送りやメインモータ駆動
などのエンジンメカ部６の制御をしているエンジン制御
手段５の管理を行なっている。このようにしてイメージ
データの画像形戒を行なっている。

以上のように構威されるレーザプリンタにおいて、ビデ
オデータ処理手段３の従来の構成であるビデオデータ処
理部のブロック図を第８図に示す。

ここで７はＭＰＵ，８はＤＲＡＭを有しているＤＲＡＭ
ブロック部、９はＶＲＡＭブロック部を示している。１
０はアドレスデコード手段であり、ＭＰＵ７のアドレス
バス（ＭＰＵＡ）を入力としアドレスのデコードを行い
、ＭＰＵ７がＤＲＡＭブロック部８とＶＲＡＭブロック
部９とのどちらのメモリとアクセスを要求しているのか
を識別し、後述ＤＲＡＭ調停手段１２に対しＤＲＡＭと
のアクセス要求信号（ＤＲＡＭＲＱ）　、或は後述ＶＲ
ＡＭ調停手段１６に対してＶＲＡＭ９とのアクセス要求
信号（ＶＲＡＭＲＱ）を発生させる。１１、１５、はそ
れぞれＤＲＡＭブロック部８及びＶＲＡＭブロック部９
のリフレッシュ手段であり、ＤＲＡＭブロック部８及び
ＶＲＡＭブロック部９のリフレッシュを要求する手段で
ある。リフレッシュ手段１１は後述のＤＲＡＭ調停千段
１２に対してリフレッシュ要求信号（ＤＲＥＦＲＱ）を
発生させ、リフレッシュ手段１５は後述ＶＲＡＭ調停千
段１６に対してリフレッシュ要求信号（ＶＲＥＦＲＱ）
を発生させる。１２、ｌ６はそれぞれＤＲＡＭブロック
部８及びＶＲＡＭブロック部９の調停手段であり、ＤＲ
ＡＭ調停千段１２はアクセス要求信号ＤＲＡＭＲＱとリ
フレッシュ要求信号ＤＲＥＦＲＱの調停をとり後述のＤ
ＲＡＭタイミング手段１３に対してどの調停をとったか
の状態を示すＤＲＡＭスタート命令信号郡（ＤＳＴＣＯ
Ｍ）をＶＲＡＭ調停手段１６はアクセス要求信号ＶＲＡ
ＭＲＱとリフレッシュ要求信号ＶＲＥＦＲＱの調停をと
り後述のＶＲＡＭタイミング手段１７に対してどの調停
をとったかの状態を示すＶＲＡＭスタート命令信号郡（
ＶＳＴＣＯＭ）を送る。

１４はアドレスバスＭＰＵＡを人力とし後述のＤＲＡＭ
タイミング千段１３に対してバンク切り換え状態信号群
（ＢＡＮＫＳＴ）を送るバンク切り換え手段である。こ
こでバンク切り換えはＤＲＡＭブロック部８内のテキス
トデータを記憶するユーザエリアが固定されており限り
があるため、メモリオーバーフローを起こさないように
ユーザーのテキストデータ量に応じてメモリを拡張する
必要があり、このＤＲＡＭ拡張の際に使用する。１３は
ＤＲＡＭタイミング信号であり、ＤＲＡＭ調停手段１２
から送られる信号群ＤＳＴＣＯＭによってＤＲＡＭブロ
ック部８に対してＤＲＡＭアクセスのためのタイミング
信号群（ＤＲＡＭＴ）を発生するとともに、バンク切り
換え手段１４から送られる信号群ＢＡＮＫＳＴを入力し
ＤＲＡＭブロック部８に対してバンク情報信号（ＢＡＮ
ＫＯ）を送る。第８図には図示していないが、バンク情
報信号ＢＡＮＫＯに対するＤＲＡＭブロック部８と同様
にバンク情報信号ＢＡＮＫＩおよびＢＡＮＫ２に対する
拡張ＤＲＡＭブロック部が存在するものとする。このよ
うにＤＲＡＭブロック部８にはアドレスバスＭＰＵＡ，
バンク情報信号ＢＡＮＫＯ，タイミング信号群ＤＲＡＭ
Ｔ，データパスＭＰＵＤがつながれ、ＭＰＵ７からＤＲ
ＡＭへのアクセスを可能としている。１７はＶＲＡＭタ
イミング手段であり、ＶＲＡＭ調停手段１６から送られ
る信号群ＶＳＴＣＯＭを入力しＶＲＡＭブロ ック部９に対してＶＲＡＭアクセスのためのタイミング
信号群（ＶＲＡＭＴ）を送る。ＶＲＡＭブロック部９は
アドレスバスＭＰＵＡ及びデータパスＭＰＵＤとに接続
され、信号群ＶＲＡＭＴを人力し後述のビデオ信号同期
手段１８からビデオデータ（ＶＤＢ）を通して送られる
クロックに合わせてシリアル出力であるビデオデータを
ビデオ信号同期千段ｌ８に送っている。このようにデー
タパスＶＤＢはクロック線とシリアルデータ線とシリア
ルデータ線で構成されている。ここでＶＲＡＭブロック
部９のメモリバッファの容量は一般に限られているため
、このメモリバッファへのイメージデータの展開スピー
ドよりも同期信号ＨＳＹＮＣのシーケンシャル読み出し
スピードの方が速いときにはイメージデータ展開前のデ
ータの転送を行なうエラー状Ｓ（以下このエラー状態を
オーバーランという）が発生してしまう。このオーバー
ラン限界を広げるにはＶＲＡＭブロック部９のメモリバ
ッファの拡張が必要である。１８はビデオ信号同期手段
であり、ＬＳＵ部（図示せず〉から送られる同期信号Ｈ
ＳＹＮＣと同期をとり、プランキング時間をカウントし
て有効印字領域にＶＲＡＭブロック部９か送られるビデ
オデータを出力するようにＶＲＡＭブロック部９に対し
クロツクを発生し、シリアルビデオデータ出力ＶＤＯＵ
ＴとしてＬＳＵに送っている。またＭＰＵ７は同期信号
ＨＳＹＮＣを検出し、出力データのラスク数をカウント
するとともに、ＶＲＡＭブロック部９及びビデオ信号同
期手段１８の制御、管理を行なっている。

以上のようにシステム及びユーザエリアをＤＲＡＭブロ
ック部８へ、イメージデータの展開はＶＲＡＭブロック
部９上へとメモリを分け独立させており、ＶＲＡＭブロ
ック部９においてはデュアルボートであるためＭＰＵ７
からのアクセスとビデオ信号同期手段１８からのクロッ
クによるアクセスが行い易いなど制御がしやすい構戒で
あった。

反面、メモリ領域を広げるための各部方ボードがＤＲＡ
Ｍブロック部８とＶＲＡＭブロック部９に独立して必要
であるなどユーザーにとっては使い勝手が悪いシステム
構成であった。

第９図に画像のイメージデータであるビットマップデー
タとして展開された文字を示す。例として文字Ａと文字
Ｂの展開について説明を行なう。

ここでは説明がしやすいように各文字が２５×２５のド
ットで構成され、１ドットを１ビット単位とし、黒く塗
った１ドットを１、空のドットを０として考える。文字
フォントの中にはこの２５×２５の各ビット情報を１か
Ｏの符合で記憶している。ＤＲＡＭに記憶してあるテキ
ストデータは、ＭＰＵを介して文字フォントを参照しな
がらＶＲＡＭのバッファへのビットマップデータとして
展開されていく。一般にこの展開は文字１つ１つを順次
展開しバッファに書き込んでいく。第９図においてはま
ず文字「Ａ」を先にＶＲＡＭのバッファにビットマップ
展開を行ない文字フォントの符合に合わせて各ビットを
書き込んでいく。次に文字ｒ　Ｂ　Ｊのビットマップ展
開を行なうわけであるが、ここで文字「Ａ」゛と文字’
ＢＪが重なっている場合には通常の書込動作を行なうと
、文字「Ｂ」の書込動作を行なう時点で２５Ｘ２５のビ
ットは文字「Ｂ」の情報で書き込まれてしまい、文字「
Ａ」が部分的に消えてしまうことになる。これを防ぐた
めに、文字「ＡＪを展開した後に文字「Ａ」と文字ｒＢ
」のビット単位での論理和を行い、バッファ上に重ねた
情報を書き込むことで第９図のような重ね文字を各こと
ができる。この機能を以下重ね書きと称する。一般にＶ
ＲＡＭは、この重ね書き機能を有しており、以後取り上
げるＶＲＡＭはこの機能を有しているものとして扱う。

次に第１０図のフローチャートを使って第９図のＭＰＵ
７が行なう制御を説明する。ここでＨＳＹＮＣ割り込み
ルーチンはＨＳＹＮＣにパルスが入力される毎に、ＭＰ
Ｕ７へ割り込みが発生する、以下フローチャートについ
て説明する。まずメインルーチンではステップ（ａ）は
変数Ｘ，Ｙを初期化する。ここでＸはＭＰＵ７がＶＲＡ
Ｍエリアへ書き込むラスク一番号であり、ＹはＨＳＹＮ
Ｃ毎の割り込み回数を示すカウンタ数である。ステップ
（ｂ）ではＮに印字すべきラスター数を設定する。ステ
ップ（Ｃ）ではＨＳＹＮＣ割り込みを許可する。ステッ
プ（ｄ）はビデオ信号同期千段ｌ８に対してプランキン
グ時間などの設定を行い起動をかける。ステップ（ｅ）
はＶＲＡＭブロック部９にビットマップデータを書き込
むための空ラスターがあるか否かを判断するため、Ｘと
Ｙとの大小比較を行なう。もし空ラスターがないときは
ステップ（ｅ）に戻り、空ラスターがあるならばステッ
プ（ｆ）へ行く。ステップ（ｆ）ではビットマップデー
タを１ラスター分ＶＲＡＭブロック部９へ書き込み、Ｘ
の値を＋１加算する。ステップ（ｇ）ではＨＳＹＮＣカ
ウンタ数Ｙが印字すべきラスター数Ｎと等しいか否かを
判断し、もしＸ＝Ｙならばステップ（ｈ）へ行く。ステ
ップ（ｈ）ではビデオ信号同期手段１８を停止し、ＶＲ
ＡＭブロック部９へのビットマップデータの書き込みを
終了する。次にＨＳＹＮＣ割り込みルーチンはステップ
（ｉ）は出力ラスター数Ｙの値を＋１加算する。ステッ
プ（ｊ）では印字が終了か否かを判断するためＹとＮと
を比較して、もじＹＮならばステップ（ｋ）へ、Ｙ＝Ｎ
ならば終了する。ステップ（ｋ）ＨＳＹＮＣの割り込み
を禁止する。

発明が解決しようとする課題 しかしながらこの場合、ＤＲＡＭブロック部とＶＲＡＭ
ブロック部とが別々のブロックに分かれているため、ユ
ーザデータのオーバーフロー及びＶＲＡＭブロック部の
オーバーランを防止するためにＤＲＡＭブロック部とＶ
ＲＡＭブロック部とを各々増設する必要があり、コスト
や作業の手間が多くかかっていた。

課題を解決するための手段 この課題を解決するために本発明は、処理手段に用いら
れる記憶領域とビット展開されたイメージデータを記憶
するイメージ記憶領域とを記憶手段と、各記憶領域を各
々アクセスする複数の手段の同時アクセスを阻止する調
停手段を備える。

作用 この構戒によって、ＤＲＡＭブロック部とＶＲＡＭブロ
ック部とが１つのメモリブロックで構成され、各ブロッ
クをアクセスする手段が同時にアクセスすることは調停
手段によって阻止する。

実施例 以下、本発明の一実施例における画像出力装置について
説明をする。

先ず第１図は、本実施例の構成を示すブロック図である
。ここで、３０は本画像出力装置を制御するためのマイ
クロプロセッサユニット（以下ＭＰＵと称する）、３１
はＤＲＡＭブロック部４２が複数個ある場合にどのＤＲ
ＡＭブロック部をアクセスするかを決めるためのバンク
切り換え手段、３２はＭＰＵ３０から出力されたアドレ
スバスＭＰＵＡの値を変換するためのアドレス変換手段
、３３はアドレスデコード手段、３４はＤＲＡＭブロッ
ク部４２の記憶領域の一部分であるビデオバンドバッフ
ァ（以下ＶＢＢと称する）の記憶容量を切り換えるため
のＶＢＢモード切り換え手段、３５はビデオデータ出力
信号ＶＤＯＵＴを出力するためのビデオデータ発生手段
（以下ＶＤＧと称する〉、３６はＤＲＡＭアドレス発生
手段であり、ＤＲＡＭブロック部４２へ出力するアドレ
スバスＤＲＡＭを生戒する。３７はＤＲＡＭ用のリフレ
ッシュ手段であり、ＤＲＡＭのリフレッシュサイクル時
間の周期でＤＲＡＭアクセス要求信号ＲＥＦＲＥＱが出
力される。３８はＤＲＡＭ調停手段であり、ＤＲＡＭブ
ロック部４２への複数のアクセス要求信号の調停をとり
、どれか一つのアクセス要求のみアク七゛ス許可する手
段である。３９はＤＲＡＭタイミング手段であり、ＤＲ
ＡＭブロック部をアクセスするためのタイミング信号郡
ＤＲＡＭＴ出力及びバンク信号ＢＡＮＫＯ，ＢＡＮＫ１
、ＢＡＮＫ２を出力する手段である。４０はＭＰＵのデ
ータパスＭＰＵＤを電気的に接続するか否かを切り換え
るためのバス切り換え手段である。

４１は重ね書きパターン発生手段であり、重ね書きにつ
いては先に説明した機能である。４２はＤＲＡＭブロッ
ク部である。

以上のように構成された本実施例の画像出力装置のビデ
オデータ処理部ブロックの構威について以下にその動作
を説明する。本ビデオデータ処理部ブロック構戒でのデ
ータの処理の概要を先ず説明する。外部より印字すべき
データがＤＲＡＭブロック部４２の一部であるユーザデ
ータエリアに格納されているので、本データをＭＰＵ３
０によりビットマップのデータに展開する。この際フォ
ントデータが必要な場合にはフォントメモリ（図示せず
〉を参照する等の処理を伴う。ビットマップデータは再
びＤＲＡＭブロック部４２の一部であるＶＢＢエリアに
格納される。本ＶＢＢエリアに格納されたデータをＶＤ
Ｇ３５を用いて読み出しを行い、本データをシリアルデ
ータに変換し、ＨＳＹＮＣの信号に同期させ前述したＬ
ＳＵで送信する。以上のデータ処理を行うための構成を
以下に説明する。

ＤＲＡＭブロック部４２でのアクセス要求は全部で４つ
のモードがある。第ｌはＭＰＵからのＶＢＢエリアへの
アクセス要求である。第２はＭＰＵからのＶＢＢエリア
以外のエリアへのアクセス要求である。第３はＶＤＧ３
５がＶＢＢエリアをアクセスするための要求である。第
４はＤＲＡＭブロック部４２のＤＲＡＭ上のデータを保
持するためのリフレッシュを行うためのリフレッシュア
クセス要求である。このようにＤＲＡＭブロック部４２
へのアクセスは４つのモードがあり、最低２モード、多
いときは３モードが同時にアクセス要求を出すため、何
らかの調停が必要になる。これらの調停をとる手段が３
８に示すＤＲＡＭ調停手段であり、ＭＰＵからのＶＢＢ
エリアへのアクセス要求信号ＶＢＢＲＱと、ＭＰＵから
（７）ＶＢＢエリア以外へのアクセス要求信号ＭＰＵＲ
Ｑと、リフレッシュ手段３７からのアクセス要求償号Ｒ
ＥＦＲＱの４信号を入力し、内部で調停をとり、そのう
ち１つのアクセス要求信号を許可し、スタ−ト命令信号
群ＳＴＣＯＭを出力することにより、何れのアクセス要
求を実行するのかをＤＲＡＭタイミング手段３９へ知ら
せる。ＤＲＡＭタイミング手段３９は前述の信号群ＳＴ
ＣＯＭ及びＤＲＡＭブロック部４２が複数個ある場合に
必要なバンク切り換えのためのバンク切り換え千段３ｌ
の出力信号ＢＡＮＫＳＴを入力し、本手段でＤＲＡＭア
クセスのために必要なタイミング信号群ＤＲＡＭＴを発
生させると共にバンク切り換え信号ＢＡＮＯ，ＢＡＮＫ
Ｉ、ＢＡＮＫ２を発生させる。またＤＲＡＭアドレス発
生手段３６はＤＲＡＭ調停千段３８でどのアクセス要求
を実行するかをＤＲＡＭタイミング手段３９に知らせ、
そのタミングに応じてどのアドレスバスをＤＲＡＭブロ
ック部４２へ送出すればよいかを決定する。従ってＤＲ
ＡＭアドレス発生千段３６はＤＲＡＭタイミング手段３
９のアドレス切り換え制御出力信号群ＤＡＧＣＯＭがＤ
ＲＡＭアドレス発生手段３６ｌ＼入力されると、この信
号群ＤＡＧＣＯＭに従って、ＶＢＢアドレスバスＶＢＢ
Ａ，ＭＰＵアドレスバスＭＰＵＡ，ＶＤＧアドレスバス
ＶＤＧＡのいずれかを選択しＤＲＡＭブロック部４２へ
送出するアドレスバスＤＲＡＭＡへ接続する機能を有し
ている。

次にＶＢＢエリアにおける重ね書きの動作について説明
する。従来例で説明したようにＶＢＢエリアでの重ね書
きが必要であるが、本発明におけるＤＲＡＭブロック部
４２は従来例でのＶＲＡＭの付加機能を持たないため重
ね書きの手段が別途必要である。まず、ＭＰＵ３０から
ＶＢＢエリアへ書きこみデータがデータパスＭＰＵＤを
通して送出されるのでこのデータは重ね書きパターン発
生手段４１のＡ部へ入力される。また一方ＤＲＡＭタイ
ミング信号３９よりＤＲＡＭブロック部４２への読み出
しタイミングが実行されＶＢＢエリアのデータがＤＲＡ
ＭデータパスＤＲＡＭＤを通して重ね書きパターン発生
手段４１のＢ部へ人力される。この部への人力データを
ＤＲＡＭタイミング手段３９の出力信号ＯＶＣによりラ
ッチし、Ａ部へ入力されたデータと重ね合わせの演算を
実行し、最終ＶＢＢエリアへ書きこむデータとしてデー
タパスＤＲＡＭＤへ出力する。このようにＶＢＢエリア
のデータを読み取りＭＰＵ３０から送出されたデータと
重ね合わせの演算を行い、その結果をＶＢＢエリアへ書
き込む。このような方法をリードモディファイライトと
いい、以下ＲＭＷと称する。以上のようにＭＰＵ３０か
らみればＶＢＢエリアへ書き込みサイクルが一回あるよ
うにしか認識できないが、実際のハードウエアではＲＭ
Ｗサイクル自動的に作り出しているのである。

これらのサイクルはＤＲＡＭタイミング手段３９で全て
作られている。

次にＶＢＢモード切り換え手段３４について説明する。

ＶＢＢエリアは後で詳細に説明するがＶＢＢエリアのメ
モリ容量を可変にしたり、またＤＲＡＭブロック部４２
のメモリ容量を増すために複数個のＤＲＡＭブロック部
へ拡張したときにＶＢＢエリアのローテーションを変更
する必要がある。いま仮にＶＢＢエリアのメモリ容量を
変化させたとする。このときの動作はＭＰＵ３０からＶ
ＢＢモード切り換え千段３４ヘデータパスＭＰＵＤを介
してメモリ容量情報を入力する。ＶＢＢモード切り換え
手段３４はＶＢＢデータパスＶＢＢＤを介してメモリ容
量情報を各手段、即ちＶＤＧ３５、アドレス変換手段３
２、バンク切り換え千段３１へ送出する。ＶＤＧ３５は
上記メモリ容量情報を入力して、メモリ容量情報に応じ
てＶＤＧアドレスバスＶＤＧＡへ発生させる信号パター
ンを切り換える。また後述するがＶＢＢエリアはリング
バッファ方式を用いているため、実際にＭＰＵから出力
されるアドレス情報をＶＢＢ上の物理アドレス情報に変
換する必要があるためメモリ容量情報に応じてアドレス
変換手段３２を切り換えることが必要となる。またバン
ク切り換え手段３ｌはＶＢＢエリアのロケーションを変
更するときに用いる手段である。

次にＶＤ０３５についてさらに詳細に説明する。

第２図はＶＤＧ３５の内部ブロック図である。４４はタ
イミング制御手段であり、ｖＤＧ３５の内部タイミング
を外部周期信号ＨＳＹＮＣと同期をとるためのものであ
る。４５はアドレス発生用カウンタ手段であり、＋１づ
つカウントアップするカウンタでありその出力をＶＢＢ
エリアをアクセスするためのアドレスバスとして用いる
。４６はＶＢＢメモリ容量選択手段であり、ｖＢＢエリ
アのメモリ容量情報をＶＢＢバスＶＢＢＤより人力し、
実際にＶＢＢエリアをアクセスするためのアドレスに変
換し、ｖＤＧアドレスバスＶＤＧＡへ出力するための手
段である。４７はデータラッチ手段であり、ｖＢＢエリ
アのデータがＤＲＡＭデータバスＤＲＡＭＤを介して入
力されるのでこれをラッチするための手段である。４８
はパラレルーシリアル変換手段であり、ｖＢＢエリアの
データをデータバスＶＤＱを介して入力し、本データを
パラレルデータからシリアルデータヘ変換し、ビデオデ
ータ出力信号ＶＤＯＵＴとして前述のＬＳＵへ送出する
。４９はＶＤＧ制御手段であり、ビデオデータ出力信号
ＶＤＯＵＴを何番目のラスターまで送出したかを知るた
めに外部同期信号ＨＳＹＮＣのパルス数をカウントしＭ
ＰＵ３０へＭＰＵデータパスＭＰＵＤを介して送出する
機能を有する。また、何番目のラスターまでビデオデー
タ出力信号ＶＤＯＵＴを出力すべきかをＭＰＵ３からＭ
ＰＵＤを介して入力し、ＭＰＵ３の指定するラスターま
でＶＤＯＵＴから出力データを送出すると、自動的にＶ
ＤＧ３５がストップするようにストップ信号ＳＴＯＰを
タイミング制御手段４４へ送出する機能を持っている。

また、同様にスタート信号を介してスタート機能も有し
ている。

次にＶＤＧ３５の内部ブロックの動作を説明する。外部
同期信号ＨＳＹＮＣに同期したクロックをタイミング制
御手段４４で発生させ、本クロックを分周した信号ＰＳ
ＣＬＫ，ＬＤ，ＶＤＧＲＱを作る。ｖＤＧＲＱはｖＤＧ
３５からＶＢＢエリアをアクセスするためにＤＲＡＭ調
停手段３８に送出される要求信号であり、このＤＲＡＭ
調停手段３８で許可されたときＶＤＧ３５から出力され
るアドレスバスＶＤＧＡの・アドレスが示すＶＢＢエリ
アのデータをＶＤＧ３５へ読みこむ。一方アドレス発生
用カウンタ手段４５はタイミング制御手段４４の出力信
号ＡＣＬＫを入力することにより、カウンタを＋１づつ
増加させるものであり、この出力をバスＱを介してＶＢ
Ｂメモリ容量選択手段１６へ送る。ＶＢＢメモリ容量選
択千段４６はＶＢＢバスＶＢＢＤより入力されたＶＢＢ
エリアのメモリ容量に応じてバスＱからのデータを加工
し、実際のアドレス情報としてＶＤＧＡへ出力する。こ
こでどのような加工かを説明すると、例えばメモリ容量
が少ない状態のときバスＱからのデータの上位ビットを
削除し、実際のアドレス空間に合うビット数のみをＶＤ
ＧアドレスバスＶＤＧＡへ出力する等のことを意味する
。このように出力されたアドレスが示すＶＢＢエリアの
データはＤＲＡＭデータバスＤＲＡＭＤを介してデータ
ラッチ手段４７ヘラッチされる。このパラレルデータを
パラレルーシリアル変換手段４８を介してシリアルデー
タヘ変換し、ビデオデータ出力信号としてＶＤＧＯＵＴ
から送出する。以上第１図、第２図を用いてビデオデー
タ処理部の信号の流れを説明した。

次にＶＢＢエリアの説明をする。第３図にＤＲＡＭブロ
ック部４２のメモリマップを示す。５０はＤＲＡＭブロ
ック部４２の実メモリ空間を示す。

５１はシステムが使用するエリア、５２は画像形戒装置
にユーザが送出してきたデータを格納するユーザデータ
エイア、５３はＶＢＢエリアである。

５４はＭＰＵ３０からみたＶＢＢエリアの仮想メモリ空
間である。以上のようにマッピングされたメモリにおい
て仮想メモリ空間５４は画像形戒装置から出力される印
刷用紙の１ページ分のビットマップに展開されたデータ
を格納する場所である。

いまＭＰＵ３が仮想メモリ空間５４にアドレスＡからＢ
へ順次ビットマップデータを書き込んだとき、実際には
実メモリ空間５０のＶＢＢエリア５３のアドレスａから
ｂへ順に書き込まれる。このデータはＶＤＧ３５を通し
てアドレスａからｂの順に読み出され、シリアルデータ
に変換されＬＳＵへ送出される。次に仮想メモリ空間５
４のアドレスＣからｄへ書き込まれたデータは同様に実
際にはＶＢＢエリアのアドレスａからｂへ書き込まれる
。以上のようになっているため、ＶＢＢエリア５３はリ
ングバッファの構成をとっている。従ってＶＢＢエリア
５３のデータはＶＤＧ３５を介してアドレスａからｂＳ
ａからｂ・・・と次々に読み出されＬＳＵへ送出される
。またＭＰＵ３０から仮想メモリ空間５４ヘアドレスＡ
からＢ，ＣからＤ・・・とビットマップデータを書き込
んだとき、実際にはＶＢＢリア５３ヘアドレスａからｂ
，ａからｂと書き込まれる。

次に本実施例におけるＭＰＵ３０が行う制御を第４図の
フローチャートを用いて説明する。ここでＨＳＹＮＣ割
込ルーチンは、ハードウエア的には第１図の外部同期信
号ＨＳＹＮＣをＭＰＵ３０の割り込み端子へ入力するこ
とにより、ＨＳＹＮＣにパルスが入力される毎に、ＭＰ
Ｕ３０へ割り込みが発生する。このことは１ラスター毎
に割り込みが発生することを意味する。以下フローチャ
ートを説明する。まず、メインルーチンでは、ステップ
（イ〉で変数ＸＳＹを初期化する。ＸはＭＰＵ３０がＶ
ＢＢエリアへ書き込むラスタ一番号であり、ＹはＨＳＹ
ＮＣ毎の割り込み回数を示すカウンタ数である。ステッ
プ（口）では印字をすべきラスター数ＮをＶＤＧに設定
する。ス’ｆ　ツプ（ハ〉においてＨＳＹＮＣ割り込み
を許可し、ＶＤＧに機動をかける。ステップ〈二〉では
ＶＢＢにビットマップデータを書き込むための空ラスタ
ーがあるか否かを調べるためＸとＹとを参照し判断する
。もし空ラスターがないならばステップ（二）へ戻り、
あるならばステップ（ホ〉へ移行する。ステップ（ホ）
はビットマップデータを１ラスター文ＶＢＢへ書込、Ｘ
の値に１を加算する。

ステップ（へ〉ではＨＳＹＮＣカウンタ数が印字すべき
ラスター数と等しいか否かを判断し、もしＸｆ−Ｙのと
きステップ（二〉へ戻り、Ｘ＝ＹならばＶＢＢへのビッ
トマップデータの書き込みを終了する。つぎにＨＳＹＮ
Ｃカウンタ数をＶＤＧから読み出して、■へ格納する。

ステップ（チ〉は印字が終了するか否かを判断するため
ＹをＮとを比較して、もしＹ＝Ｎならばステップ（り）
へ移行し、Ｙ〜Ｎならば終了する。ステップ（り）にお
いてＨＳＹＮＣ割り込みを禁止する。以上第１図に示す
ビデオデータ処理部ブロック構成の動作説明を第２図第
３図及び第４図を用いて説明した。

次にＶＢＢエリアを可変にする場合の説明を第５図を用
いて説明する。ＶＢＢリアが６４ＫＢのとき実メモリ空
間でのアドレスＦＦＦＦＦ　（Ｈ）からＦＯＯＯＯ　（
Ｈ）に対応する仮想メモリ空間のアドレスはバンク１が
ＯからＦＦＦＦ　（Ｈ）バンク２が１００００　（Ｈ）
から１．ＦＦＦＦ（Ｈ）、バンク３が２００００　（Ｈ
）から２ＦＦＦＦ　（Ｈ）・・・となるため、仮想メモ
リ空間のアドレス上位ビットを無視して１６進数の下位
４桁のみを有効にすることにより簡単に実メモリ空間の
アドレスへ変換される。次にＶＢＢエリアが４８ＫＢの
ときは実メモリ空間でのアドレスＦＦＦＦＦ　（Ｈ）か
らＦ４０００　（Ｈ）に対応する仮想メモリ空間のアド
レスはバンク１がＯからＢＦＦ　（Ｈ）　、バンク２が
ＣＯＯＯ　（Ｈ）から１７ＦＦＦ（Ｈ）、バンク３が１
８０００　（Ｈ）から２３ＦＦＦ　（Ｈ）となるため、
上記６４ＫＢ時のように簡単に仮想メモリから実メモリ
へのアドレス変換ができない。

一般に次のようになる。

Ａｐ＝ＩＮＶ（Ａ　Ｉ−ＢｐＸＩＮＴ（Ａ　Ｉ／Ｂｐ）
）−　（１　）但しＡｐは実メモリ空間のアドレス（物
理アドレス）、ＡＩは仮想メモリ空間のアドレス（論理
アドレス）ＢｐはＶＢＢのメモリ容量を示し、ＩＮＶ（
Ｘ）はＸを２進数表示したとき、１と０とを逆にするこ
とを意味する。またＩＮＴ（Ｘ）はＸの整数部分を示す
。式（１）に示すように論理アドレスへ変換する変換手
段は乗除算器と加減算器とがあれば一般に実現できる。

また上記の６４ＫＢ時のように２のｎ乗（ｎは整数）の
ＶＢＢメモリ容量のときは上位ビットを無視し、必要な
ビット数のみを利用すればよいので簡単に構戒できる。

以上説明したようにＶＢＢエリアを可変容量にするため
に第１図に示すアドレス変換千段３２を用い、その内部
は式（１）の機能を満足するように構成されている。

次に第６図にＤＲＡＭブロック部を拡張する場合のメモ
リマップを示す。ＤＲＡＭブロック部のみを別プリント
基板（以下拡張ＲＡＭボードと称する）として、ユーザ
の希望に合わせメモリ容量を拡張できる構成をとった場
合の例である。第６図において左半分にＶＢＢエリアが
６４ＫＢで拡張ＲＡＭボードがない場合と拡張ＲＡＭボ
ードを１枚増設した場合を示す。図においてアドレスｅ
からｈが拡張された部分である。ここでもし拡張ＲＡＭ
ボードを１枚増設したときのＶＢＢエリアのマッピング
が固定であれば図のアドレスＣからｄに配置されるよう
になる。従ってユーザデータエリアがアドレスａからｂ
とｅからｈとに２分割されるため連続したユーザデータ
エリアが確保できなくなりデータ処理を行うときに煩雑
になる。

これを解消するためにＶＢＢエリアをメモリの最後尾に
マッピングし、図に示すようにアドレスｆからｈとすれ
ばよい。一般にメモリ容量を拡張しても最後のアドレス
は有効ビット数全部が全てｌとなる場合が多いため第１
図に示すＶＤＧ３５から発生されるアドレス生戒のため
の手段は共用して仕様可能なためハードウエアは簡単に
実現できる。また一方ユーザデータエリアを連続して確
保するもう１つの方法はシステップムエリアに隣接して
ＶＢＢエリアをマッピングすればよいが、この場合シス
テップムの改訂に伴って、システムエリアの容量が変更
になったときＶＤＧ３５のハードウエアを変更せざるを
得ないため著しく不便である。以上の理由により本実施
例ではＶＢＢエリアを実装メモリの最後尾にマッピング
している。

次に第６図の右半分に拡張ＲＡＭボードが２枚増設され
てＶＢＢエリアが６４ＫＢの場合と１２８ＫＢの場合と
を示す。図に示すようにＶＢＢエリアを可変にできるよ
うにしているためユーザデータエリアを連続して確保す
ることが容易に実現できかつユーザデータエリアの管理
も容易である。

また、外部より入力されるユーザからのデータ量に応じ
てＶＢＢエリア容量を最適化することが可能であり、従
来例で説明したオーバーランにも強いシステップムが構
成できる。つまりユーザデータエリアに実際に格納され
ているユーザデータエリアに実際に格納されているユー
ザデータを除いた空エリアでＶＢＢエリアとして最大メ
モリ容量が確保できるＶＢＢメモリ容量を決定し、第１
図のＶＢＢモード切り換え手段に設定すればよいことが
わかる。またＶＢＢエリアが十分に確保できるか否かを
判別し、可能な場合には１ページ分のメモリ容量をＶＢ
Ｂエリアとして固定することも可能であり、この場合に
はオーバーランは絶対に発生しない。また第６図におい
て拡張ＲＡＭボードが１枚、２枚、無しの３つの場合に
ついて示しているがＶＢＢエリアのロケーションを最後
尾にもってくるためには第１図のバンク切り換え手段３
１に然るべき設定を行えばよい。以上ＶＢＢエリアを中
心に本発明の一実施例について説明した。

発明の効果 以上のように本発明は処理手段に用いられるシステム記
憶領域と、展開されたイメージデータを記憶するイメー
ジ記憶領域とを有する記憶手段を設け、各記憶領域をア
クセスする手段が同時に記憶手段をアクセスすることを
阻止するようにしたので、システム記憶領域やイメージ
記憶領域を増設するのに、各々を別々に増設する手間や
コストの低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるビデオデータ処理部
のブロック構成図、第２図は同ＶＤＧ内部のブロック図
、第３図は同仮想メモリ空間と実メモリ空間を示すメモ
リマップ図、第４図は同フローチャート、第５図は同Ｖ
ＢＢエリアを可変にする場合のメモリマップ図、第６図
は同ＤＲＡＭブロック部を拡張する場合のメモリマップ
図、第７図はレーザープリンタのブロック構成図、第８
図は従来のビデオデータ処理部のブロック構戒図、第９
図は重ね書きの説明のためのビットマップデータ展開図
、第１０図は従来の制御手順を示すフローチャートであ
る。 部、 ２・・・ＤＲＡＭ調停手段

Claims (1)

1. 【特許請求の範囲】 処理手段によって処理された画像データをビット展開し
   て出力する画像出力装置であって、処理手段によって用
   いられる記憶領域及び出力すべきビット展開されたイメ
   ージデータを記憶するイメージ記憶領域を有する記憶手
   段と、 前記記憶手段内のイメージ記憶領域をアクセスするアク
   セス手段と、 前記処理手段と前記アクセス手段との同時アクセスを阻
   止する調停手段と、 を有することを特徴とする画像出力装置。