JPS62113193A

JPS62113193A - 記憶回路

Info

Publication number: JPS62113193A
Application number: JP60252736A
Authority: JP
Inventors: 青津　広明; 敏彦小倉; 光一木村; 大石　志郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-11-13
Filing date: 1985-11-13
Publication date: 1987-05-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、記憶回路に関するものであり、特にキャラク
タ画面とグラフィック画面を重畳して表示制御を行なう
表示装置に使用するに好適−な記憶回路に関するもので
ある。

〔発明の背景〕

従来の記憶回路はアドレス信号、読み出しあるいは４ｇ
込み制御を行なう信号の組合せにより、対象となるデー
タを記憶させる機能しか有していない。

このため、従来の記憶回路を用いて、たとえば、キャラ
クタ画面とグラフィック画面をビデオ信号レベルで重畳
して表示制御を行なう表示装置を構成すると、第２図の
ごときシステムを構成することになる。

すなわち、第２図において、１はマイクロプロセッサ、
２はメインメモリ、３はグラフィック画面に対応するフ
レームバッファメモリ、４はキャラクタ画面に対応する
りフレッシェメモリ、５はキャラクタジェネレータ、６
は、前記メモリ３．４に対する描画制御およびメモリ３
゜４、社びキャラクタジェネレータ５に対する表示読み
出しタイミングなどの制御を行なう表示制御コントロー
ラ、７は前記メモリ５およびキャラクタジェネレータ５
の表示読み出しデータをもとに、ビデ、オ信号に変換す
るビデオ信号変換部、８はＣＲＴである。

また、ＳＲはマイクロプロセッサ１のシステムパス、Ｆ
Ａは表示制御系内のアドレスバス、ＦＢ。

ＦＣは表示制御系内のデータバスである。

つぎに、第２図を用いて動作を説明する。マイクロプロ
セッサ１はメインメモリ２のプログラムにより、表示部
コントローラ６を介して表示する文字に該当する文字コ
ードをリフレッシュメモリ４の所定の位置に書き込み、
他方図形などのグラフィック要素の表示要求に対しては
、表示制御コントローラ６を介してフレームバッファメ
モリ３の所定の位置にイメージデータを描画する。

一方、表示制御コントローラ６は、ＣＲＴ８の水平およ
び垂直同期信号忙同期して、リフレッシ−メモリ４に格
納されている文字コードの読み出しおよび読み出した文
字コードとフォントパターンのアドレスとのキャラクタ
ジェネレータ５への印加制御ならびにフレームバッファ
メモリ５のグラフィックデータの読み出し制御を行なう
。

ビデオ信号変換部７は、メモリ３およびキャラクタジェ
ネレータ５の出力をもとＫ、ＣＲＴ８へ印加するＲ、Ｇ
、Ｂ対応のビデオ信号への変換を行なっている。

以上・述べたように、従来の記憶回路を適用した表示装
置では、たとえば、日経エレクトロニクス１９８４年５
月２１号に記載されたごとく、キャラクタジェネレータ
の出力とグラフィクデータの合成は、ビデオ信号レベル
の単純な論理和演算結果として生成するなどの方式採用
されていた。

このため、たとえば、グラフィック画面の上にキャラク
タ画面を重ね合わせるとき、下地優先あるいは中間調な
どを任意に実現することは容易ではなく、これを実現し
ようとすると論理回路が複雑かつ高価になるという欠点
があった。

〔発明の目的〕

本発明は前述の欠点を除去するためになされたものであ
り、その目的はグラフィック画面とキャラクタ画面を任
意の優先度で重畳するのに好適な記憶回路を提供するこ
とにある。

〔発明の概要〕

前記の目的を達成するために、キャラクタジェネレータ
からの出力であるビットシリアルなフォントパターン信
号を入力する端子を設け、メモリ部に記憶していたグラ
フィックデータを読み出した結果に対して、上記フォン
トパターン信号を制御入力としてあらかじめ設定してい
たデータを合成する点および１個のセルで構成した点に
特徴がある。

〔発明の実施例〕

以下に１図面を参照して、本発明の詳細な説明する。第
１図は本発明の一実施例を示すブロック図である。

第１図において、１０は本発明の記憶回路すなわちメモ
リセルであり、データ記憶部１）．レジスタ１２〜１６
．タイミング制御部１７．比較器１日、論理演算ユニッ
ト１９．信号変換部としてのピットパラレル／シリアル
変換部２０とで構成されている。また、ここで、レジス
タ１２〜１６と比較器１８はデータ設定部を構成してい
る。

Ａは記憶回路１０に印加するアドレス信号、Ｄはデータ
信号、ＦＣはファンクション制御信号、序はり一ド／ラ
イト制御信号、ＣＣＫはクロック信号、８ｘは入力シリ
アルデータ信号、Ｓｏは出力シリアルデータ信号である
。

上記の構成からなる記憶回路１０を前記第２図に示した
我示装置のフレームバッファメモリ３に適用した場合、
その動作は下記のごとくになる。

マイクロプロセラｆ　（ＣＰＵ）　１は記憶回路１０の
データ記憶部１）に対して、通常のメモリの場合と同様
にアドレス信号Ａ、ファンクシ曹ン制御信号ＦＣ，９−
ド／ライト制御信号ＲＷを適切な値にして、データ信号
りとして描画データを送出することにより描画処理を行
なう。

また、ＣＰＵ１は上記描画動作に先立ち、初期設定とし
て、ファンクション制御信号ＦＣをレジスタ選択モード
にして、レジスタ１３に対してはフォントパターンの論
理レベル１０″に対応スるカラー情報を、レジスタ１４
に対してはフォントパターン１）１に対応するカラー情
報を設定する。

一方、データ記憶部１）に描画したカラーデータが特定
色かどうかを判断し、特定色の場合にほこの色を優先さ
せるという重畳処理を行なう場合は、ＣＰＵ１によりフ
ァンクシラン制御信号ＦＣヲレジスタ選択モードと、し
て、レジスタ１５に対して比較する色情報、すなわち前
記特定色を設定する。引き続＠、ＣＰＵｔはレジスタ１
６に対して、記憶回路１０に対する動作モードを設定す
る。

上記したレジスタ１３〜１６に対する初期設定終了後、
ＣＰＵ１はファンクション制御信号ＦＣをノーマルリー
ド／ライトモードとして、データ記憶部１）に対してラ
ンダムアクセスを繰り返しながら、所定のグラフィック
データの描画処理を行なう。

一方、ラッチレジスタ１２はデータ記憶部１）のデータ
を表示用に！み出して、一時的忙ラッチする。論理演算
部１９はレジスタ１２〜１４の出力および比較器１８と
レジスタ１６の出力とキャラクタジェネレ〜り５（第２
図ンの出力であるフォントパターンのビットシリアル信
号ＳＸとを制御入力信号として、各種の重畳制御を実現
して臂る。また、ビットパラレル／シリアル変換部２０
は、論理演算部１９の出力信号をビットシリアルなビデ
オ信号への変換を行なう。

第３図は本発明の１実施例として、レジスタ１６に設定
した２ピツトのモード制御信号ＭＯＤ　。

比較器１８の出力である一致／不一致をあられす信号Ｃ
ＴＬおよびキャラクタジェネレータの出力であるフォン
トパターンのビットシリアル信号８ｘにより、論理演算
部１９０入力Ａ（すなわちラッチレジスタ１２の出力）
、入力Ｂ（レジスタ１３の出力）、入力Ｃ（レジスタ１
４の出力）との間の演算関係および論理演算部１９の出
力となる信号の内容をあられしたものである。

第４図は記憶回路１０に対するファンクシ１ン信冗によ
り、記憶回路１０がどのような動作状態となるかを示し
ている。

たとえば、初期設定において、ｈｌｌ）Ｄを’０１　”
とすると、入力シリアルデータ信号８Ｉが１０″′すな
わち、フォントパターンの論理データが０の場合は、論
理演算部１９の出力Ｏには入力Ａ、すなわち、グラフィ
ックメモリの描画データであるデータ記憶部１）の内容
が出力される。

一方、入力シリアルデータ信号８ｘか１）″、すフォン
トパターンの論理データか１）″′の場合は論理演算部
１９の出力Ｏにはレジスタ１３に初朋設定シたフォント
バター７１）″に対する色情報が出力されることになる
。すなわち、上書少優先の重畳処理を行なうことがでよ
る。

また、ＭＯＤがｌｏｏ″′では第３図に示したように、
ラッチレジスタ１２の内容がレジスタ１５に示した内容
と一致（ＣＴＬ　＝　’　１″）の場合は、ラッチレジ
スタ１２の出力が選択され、それ以外（Ｃ’ｒＬ＝ｏ）
の場合は、ＭＯＤ＝０１の場合と同様に、Ｓｘ信号の値
によって出力データが選択される。この場合には、下書
き優先の重畳処理が行なわれたことになる。また、ＭＯ
Ｄを１）０＆′とすると、入力シリアルデータ信号８ｘ
が１０″の場合は入力Ａと入力Ｂのオア畜きが行なわれ
、該信号８Ｉが＃１″の場合は入力Ａと入力Ｃのオア書
キが行なわれる。

さらに、ＭＯＤを’１）”にすると、入力シリアルデー
タ信号ＳＩが１０″の場合は入力Ｂが選択され、・１”
の場合は入力Ｃが選択される。したがって、置換の処理
が行なわれたことになる。

第１図の回路１０は、上記のようなデータ処理の機能を
有しているＫもかかわらず、動作時には入力側から見れ
ばアドレス信号とデータ信号のみが供給され、出力側か
ら見ればシリアルデータのみが読み出されるので、あた
かも、１個の記憶回路と見ることができる。

なお、表示読み出しデータを一時的にラッチするレジス
タ１２は、データ記憶部１）に対するメモリアクセス頻
度を小さくする方が、たとえば、特開昭６０−７２０２
０号公報に示されたデュアルポ−トメモリ、つまり、対
ＣＰＵ用の入出力系と対ＣＲＴ用の出力系をもったＲＡ
Ｍとしての効果が大きくなることはいうまでもないため
、ピット幅を多くする方が処理性能がより向上する。

〔発明の効果〕

以上の説明から明らかなよう忙、本発明によれば、グラ
フィックメモリの付加機能として、キャラクタジェネレ
ータの論理レベル信号の判定により、任意の画面重畳処
理が１個のメモリセルによって行なえるように構成した
ので、表示系システムとしては、付随する周辺回路規模
が小さくできること、および、デュアルポートメモリと
しての性質を保持して、上記の任意の画面重畳制御がグ
ラフィック系の描画性能を高めたままの状態で実現でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す機能ブロック図、第２
図、第３図は本発明の記憶回路の動作モードの説明図、
第４図は従来の記憶回路を用いて構成した懺示装置のブ
ロック図である。１０・・・記憶回路（メモリセル）、１）・・・データ
記憶部、　１２・・・ラッチレジスタ、１３〜１６・・
・レジスタ、１７〜タイミング制御部、１８・・・比較
器、１９・・・論理演算部、２０・・・パラレル／シリ
アル変換部。第　１　図第２図

Claims

【特許請求の範囲】

（１）グラフィックデータを記憶したランダムアクセス
可能なメモリ部と、各種のデータを設定したデータ設定
部と、キャラクタージェネレータからの出力であるビッ
トシリアルなフォントパターン信号の入力する端子と、
上記フォントパターン信号および前記データ設定部に設
定された一部のデータを制御入力として前記メモリ部か
ら読み出したグラフィックデータおよび前記データ設定
部に設定していた前記一部以外のデータの重畳処理およ
び置換処理を選択的に行なう論理演算部と、この論理演
算部の出力をビットシリアル信号に変換する信号変換部
とからなり、１個のセルによって構成されたことを特徴
とする記憶回路。
（２）ビットシリアルな入力信号の論理レベルに対応す
る複数ビット幅からなる第１、第２のレジスタと、複数
ビットの比較データを保持する第３のレジスタと、論理
演算モードを保持する第４のレジスタと、メモリ部から
読み出したデータを一時的にラッチするラッチレジスタ
と、前記第３のレジスタの出力と前記ラッチレジスタの
出力とを比較する比較器とで、前記データ設定部を構成
したことを特徴とする前記特許請求の範囲第（１）項記
載の記憶回路。