JP2775498B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものであり、特に画
像メモリへの適用に好適な半導体記憶装置に関するもの
である。

従来の技術 図形や文字等の画像データをCRTの画面上に表示する
画像表示装置においては、フレームバッファと呼ばれる
表示画像データ記憶用メモリが必要となる。このフレー
ムバッファには画像データの書き込み（描画）を行なう
ためのランダムポートと、CRTへの表示に必要なデータ
の読み出しを行なうシリアルポートを備えたデュアルポ
ートメモリが一般に用いられる。

このデュアルポートメモリは、例えば日経マグロウヒ
ル社1985年５月20日付「日経エレクトロニクス」P195〜
219に記載されており、第３図に示す構成からなる。第
３図において、100は表示画面に対応する画像データを
記憶するメモリセルアレイを含むデータ記憶部、101は
シリアル読み出しを行なうためのシリアルシフトレジス
タである。図形や文字等の画像データを描画し、CRTへ
表示するためにはまず、ランダムポートからデータ記憶
部100に対して画像データの書き込みが行われ、CRT画面
へ表示するために、データ記憶部100の１行分のデータ
をシリアルシフトレジスタ101に転送し、このシリアル
シフトレジスタ101から連続的に読み出したデータをCRT
へ与えることにより行われる。このように、CRTの表示
に必要なデータの読み出しにおいては、ランダムポート
からのデータ記憶部100に対する１回のアクセスで１行
のデータを読み出すことができるので、読み出しに必要
なメモリアクセス回数を減らし、ランダムポートからの
書き込みに使用できる時間を増やすことにより描画速度
の向上が図られている。

102〜107はランダムポートの信号端子、108,109はシ
リアルポートの信号端子である。102はアドレス信号入
力端子である。103は書き込みマスクおよびデータ入出
力信号W/I0信号端子であり、データ書き込み時に書き込
みマスクと書き込みデータを与え、読み出し時にデータ
を出力する。104はローアドレスを与えるタイミングの
制御を行なうRAS（Row Address Strobe）信号入力端子
であり、105はカラムアドレスを与えるタイミングの制
御を行うCAS（Column Address Strobe）信号入力端子で
ある。ランダムポートからの書き込みにおいては、書き
込みデータの各ビットに対し、それぞれのビット入力デ
ータを書き込むか否かの制御を行なう書き込みマスク
と、この書き込みマスクを有効とするか無効とするかの
制御を行なう書き込みマスク制御信号を与えることがで
きる。106は書き込みマスク制御信号とライトイネーブ
ル信号WB/WE入力端子であり、書き込みマスクの有効ま
たは無効の制御信号を与えるとともに、書き込み時の書
き込みタイミングの制御を行なう信号を与える。107は
シリアルデータ転送制御信号と出力イネーブル信号DT/O
E入力端子であり、シリアルデータ転送の制御を行なう
信号を与えるとともに、データ読み出し時に読み出しデ
ータの出力制御信号を与える。108はシリアルクロック
入力端子であり、このクロックによりシリアルシフトレ
ジスタ101のデータを連続的に読み出す。109はシリアル
データ出力端子である。

このような画像メモリを用いてカラー表示を行なう図
形表示装置のフレームバッファは、第４図に示すよう
に、表示画面の画素数の同容量のプレーンを複数枚用い
ることにより構成される。第４図では256色を表現する
ために201〜208で示す８枚のプレーンで構成した例であ
る。

ここで、各プレーン201〜208はそれぞれ表示画面の画
素数に対応して何個かのメモリチップで構成されてお
り、１度のアクセスで選択されるワードのデータ幅は固
定されている。

このフレームバッファに描画を行なう場合には、描画
モードによりアクセスの方法が異なる。例えば、このフ
レームバッファに８ビットのデータでアクセスを行な
い、各プレーンでの１度のアクセスで選択されるワード
のデータ幅が８ビットである場合、画素単位でデータを
書き込む場合には、第４図（ａ）に示すようにプレーン
方向に沿って各プレーンに１ビットずつデータを書き込
む。プレーン毎に高速にデータを書き込む場合には、第
４図（ｂ）に示すようにプレーン面に沿って８ビットの
データを書き込む。

発明が解決しようとする課題 前述のように、従来の画像メモリは、１度のアクセス
で選択されるワードのデータ幅は固定されており、第４
図（ａ）で示す画素単位でデータを書き込む場合には、
各プレーンにおいて、選択されたワードに対して１ビッ
トしか書き込みを行なわないので、他のビットに対して
書き込みマスクを与える必要がある。この場合の書き込
み時のタイミングチャートは第５図（第２図と同じ紙面
に記載されている。）に示すようになる。第５図では２
画素（２サイクル）の書き込み動作を示している。

アドレス信号入力端子102には、RAS信号104の立ち下
がりのタイミングt1,t3でローアドレスA1を、CAS信号10
5の立ち下がりのタイミングt2,t4でカラムアドレスA2,A
3を与え、書き込みを行なうワードを指定する。W/IO信
号端子103には、t1,t3のタイミングで書き込みマスク
を、t2,t4のタイミングで書き込みデータを与える。WB/
WE入力端子106には、t1,t3のタイミングで書き込みマス
ク制御信号を与え、書き込み動作時にライトイネーブル
信号を与える。

このように、書き込み時においては、W/IO端子103か
ら書き込みマスクと書き込みデータを各サイクル毎に与
えているため、１回の書き込みサイクルは必ずtcyc1と
なってしまう。

画像データ描画においては、ある画素の描画を行なっ
た次はその画素の近傍を描画する確率が高い。したがっ
て、フレームバッファに複数サイクルの書き込みを行な
う時にはローアドレスを変更さしないでカラムアドレス
のみを変えて書き込みを行なうことが頻繁に生じるが、
前述のような書き込みサイクルにおいては、各サイクル
で書き込みマスクと書き込みデータを同一の端子から与
えなければならないので、高速ページモードと呼ばれる
ローアドレスが固定の場合にカラムアドレスのみを変化
させて高速アクセスを行なう高速動作の機能を用いるこ
とができない。

本発明は、このような従来の問題を解決するものであ
り、図形表示装置のフレームバッファに利用して高速描
画が可能な半導体記憶装置を提供することを目的とす
る。

課題を解決するための手段 本発明は上記目的を達成するため、メモリセルアレイ
を含むデータ記憶部と、前記データ記憶部内の任意のメ
モリセルを選択するために行および列を指定するための
アドレスを受け取るアドレス入力端子と、前記データ記
憶部へのデータ書き込み動作において、複数ビットの書
き込みデータを受け取り、前記データ記憶部へ供給する
とともに、データ読み出し動作において、前記データ記
憶部からの読み出しデータを出力するデータ入出力端子
と、前記データ記憶部へのデータ書き込み動作におい
て、前記書き込みデータ内特定ビットの前記データ記憶
部への書き込みを禁止するための制御信号を受け取る、
前記データ入出力端子と異なる書き込み禁止制御信号入
力端子と、前記データ記憶部の特定行を固定の状態で列
指定位置を変化させて書き込みを行うモードにおいて、
前記書き込み禁止制御信号入力端子からの書き込み禁止
制御信号に基づいて、前記データ入出力端子からの書き
込みデータ内特定ビットの前記データ記憶部への書き込
みを禁止する、前記書き込み禁止制御信号のビット幅よ
り大きなビット幅を有する書き込みマスクを、前記書き
込みモード内で変化させて発生することが可能な書き込
みマスク発生手段とを備えた構成としたものである。

作用 本発明は上記の構成により、データ記憶部へのデータ
書き込み動作において、特定ビットの書き込みを禁止す
るための制御信号を、書き込みデータとは異なる独立し
た書き込み禁止制御信号入力端子から入力し、その書き
込み禁止制御信号に基づき、書き込みマスク発生手段が
書き込みデータ内の特定ビットのデータ記憶部への書き
込みを制御するので、書き込みマスクを必要とする書き
込み動作においても、ローアドレスが固定の場合にはカ
ラムアドレスのみを変更して書き込みを行なう高速ペー
ジモードが使用でき、画像表示装置に利用して高速描画
が可能な半導体記憶装置を実現することができる。

実施例 第１図は本発明における半導体記憶装置の一実施例を
示す概略ブロック図である。第１図においては、１は表
示画面に対応する画像データを記憶するメモリセルアレ
イを含むデータ記憶部、２はシリアル読み出しを行なう
ためのシリアルシフトレジスタである。３は書き込みマ
スク発生回路であり、４は書き込みマスク選択回路であ
る。５は書き込みを行なうデータ幅の値を制御するデー
タ幅制御信号入力端子であり、データ幅制御信号は図示
されない外部手段から与えられる。６〜11はランダムポ
ートの信号端子、12,13はシリアルポートの信号端子で
ある。

信号端子６〜11のうち、６はアドレス信号入力端子で
ある。７は書き込みマスク入力およびデータ入出力信号
W/IO信号端子であり、書き込み時に書き込みマスクと書
き込みデータを与えるとともに、読み出し時にデータを
出力する。８はローアドレスを与えるタイミングの制御
を行なうRAS信号入力端子であり、９はカラムアドレス
を与えるタイミングの制御を行なうCAS信号入力端子で
ある。10は書き込みマスク制御信号とライトイネーブル
信号WB/WE入力端子であり、書き込みマスクの有効また
は無効の制御と、書き込みタイミング制御の行なう。11
はシリアルデータ転送制御信号と出力イネーブル信号DT
/OE入力端子であり、シリアルデータ転送の制御と、読
み出しデータの出力制御を行なう。12はシリアルクロッ
ク入力端子であり、シリアルシフトレジスタ２のデータ
を連続的に読み出す。13はシリアルデータ出力信号端子
である。

書き込みマスク発生回路３は、１度のアクセスで選択
されるワードのデータ幅に対して、このデータ幅より小
さいデータ幅で書き込みを行なう場合に、データ幅制御
信号入力端子５からの制御信号とアドレス信号入力端子
６からのカラムアドレスの一部から書き込みマスクを発
生する。例えば、１度のアクセスで選択されるワードの
データ幅が８ビットであり、書き込みを行ないたいデー
タ幅が１ビットの場合には、選択された８ビットに対し
て、データ幅制御信号入力端子５からの制御信号により
１ビットのみが書き込み可能となる書き込みマスクを発
生するよう制御される。アドレス入力信号の下位３ビッ
トを用いて書き込み不可能とする書き込みマスクの位置
を制御することにより任意の１ビットの書き込みを行な
うことが可能となる。つまり、８ビットのデータ幅に対
して、アドレス信号の下位３ビットを用いて、１ビット
単位での選択を行ない、書き込みマスク発生回路３にお
いて、選択された１ビットのみを書き込み可能とし、他
の７ビットを書き込み不可能とする書き込みマスクを発
生することにより、任意の１ビットの書き込みが可能と
なるわかである。

書き込みマスク選択回路４は、W/IO端子７から与えら
れる書き込みマスクか、または書き込みマスク発生回路
３の出力かのいずれか一方をマスク制御信号入力端子10
からの信号により選択してデータ記憶部１に与える。こ
の書き込みマスク選択回路４がW/IO端子７から与えられ
る書き込みマスクを選択している場合には、第５図に示
す従来例での書き込み動作タイミングで書き込み動作が
行われる。

書き込みマスク選択回路４が書き込みマスク発生回路
３の出力を選択している場合には、第２図に示すような
書き込み動作タイミングで書き込み動作が行われる。す
なわち、アドレス信号入力端子６には、RAS信号８の立
ち下がりのタイミングt1でローアドレスA1を、CAS信号
９の立ち下がりのタイミングt2でカラムアドレスA2を与
え、書き込みを行なうワードを指定する。W/IO信号端子
７には、t2のタイミングで書き込みデータを与える。WB
/WE入力端子10にはt1のタイミングでマスク発生回路３
の出力を選択するマスク制御信号を与え、書き込み動作
時にライトイネーブル信号を与える。データ幅制御信号
入力端子５には、t1のタイミングでデータ幅制御信号を
与える。これらの信号により、書き込みマスク発生回路
３により発生されたマスクを用いて任意のデータ幅で任
意の位置に書き込みを行なうことができる。この場合、
サイクルタイムはtcyc1となる。

ローアドレスA1を変更せずにカラムアドレスのみを変
えて書き込みを続ける場合には、t3のタイミングでカラ
ムアドレスA3を与えるとともに、書き込みデータとライ
トイネーブル信号を与えることによりアドレスA3により
書き込みマスクの位置を制御し、任意の位置に書き込み
を行なう。このようにローアドレスを変更せずに書き込
みサイクルを連続させる場合には２回目以降の書き込み
サイクルタイムはtcyc2となる。

このように、書き込みマスクを必要とする書き込みに
おいて、ローアドレスが変化せずにカラムアドレスもに
変化する位置に書き込みを行なう場合には、アドレス信
号とデータ幅制御信号により書き込みマスクを発生させ
ることにより、高速ページモードを使用することができ
る。

発明の効果 以上説明したように、本発明によれば、フレームバッ
ファを画素単位でアクセスする場合のように１度のアク
セスで選択されるワードのデータ幅に対して、このデー
タ幅より小さいデータ幅で書き込みを行なうモードにお
いても高速ページモードを用いてデータ入出力端子に与
えられるランダムデータの書き込みができ、データ記憶
部へのデータ書き込み動作において、特定ビットの書き
込みを禁止するための制御信号を、書き込みデータとは
異なる独立した書き込み禁止制御信号入力端子から入力
し、その書き込み禁止制御信号に基づき、書き込みマス
ク発生手段が書き込みデータ内の特定ビットのデータ記
憶部への書き込みを制御するので、書き込み禁止動作を
伴うデータ書き込みを書き込みレートを損なうことなく
実現することができ、特に画像表示装置に利用して高速
描画が可能な半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図は本発明による半導体記憶装置の一実施例を示す
概略ブロック図、第２図は同装置における書き込み動作
タイミングを示すタイミングチャート、第３図は従来の
半導体記憶装置の概略ブロック図、第４図はフレームバ
ッファの構成と描画モードによるアクセス方式を例示す
る図、第５図は従来装置の書き込み動作のタイミングを
示すタイミングチャートである。 １……データ記憶部、２……シリアルシフトレジスタ、
３……書き込みマスク発生回路、４……書き込みマスク
選択回路、５……データ幅制御信号入力端子、６……ア
ドレス信号入力端子、７……W/IO信号入出力端子、８…
…RAS信号入力端子、９……CAS信号入力端子、10……WB
/WE信号入力端子、11……DT/OE信号入力端子、12……シ
リアルクロック信号入力端子、13……シリアルデータ出
力端子。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルアレイを含むデータ記憶部と、 前記データ記憶部内の任意のメモリセルを選択するため
   に行および列を指定するためのアドレスを受け取るアド
   レス入力端子と、 前記データ記憶部へのデータ書き込み動作において、複
   数ビットの書き込みデータを受け取り、前記データ記憶
   部へ供給するとともに、データ読み出し動作において、
   前記データ記憶部からの読み出しデータを出力するデー
   タ入出力端子と、 前記データ記憶部へのデータ書き込み動作において、前
   記書き込みデータ内特定ビットの前記データ記憶部への
   書き込みを禁止するための制御信号を受け取る、前記デ
   ータ入出力端子と異なる書き込み禁止制御信号入力端子
   と、 前記データ記憶部の特定行を固定の状態で列指定位置を
   変化させて書き込みを行うモードにおいて、前記書き込
   み禁止制御信号入力端子からの書き込み禁止制御信号に
   基づいて、前記データ入出力端子からの書き込みデータ
   内特定ビットの前記データ記憶部への書き込みを禁止す
   る、前記書き込み禁止制御信号のビット幅より大きなビ
   ット幅を有する書き込みマスクを、前記書き込みモード
   内で変化させて発生することが可能な書き込みマスク発
   生手段とを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】前記書き込みマスク発生手段が、前記書き
   込み禁止制御信号入力端子からの信号および前記アドレ
   ス入力端子からのアドレスの一部の信号をもとに書き込
   みマスクを発生することを特徴とする請求項１に記載の
   半導体記憶装置。