KR0174630B1

KR0174630B1 - Dram/vram 메인 메모리의 블록/플래시 기입 기능을 위한 다중 데이타 레지스터 및 번지 지정 기술

Info

Publication number: KR0174630B1
Application number: KR1019950032082A
Authority: KR
Inventors: 버틀러 에드워드; 알랜 사스키 로날드
Original assignee: 윌리엄 티. 엘리스; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1994-09-28
Filing date: 1995-09-27
Publication date: 1999-04-01
Also published as: EP0706163A2; KR960011710A; US5577193A; JP3216974B2; EP0706163A3; JPH08106414A

Abstract

컴퓨터 그래픽 디스플레이 시스템을 위한 진보된 프레임 버퍼 구성 및 데이터 저장 기술이 복수의 온-칩 색채 레지스터를 사용하도록 제시되었다. 복수의 온-칩 색채 레지스터는 메인 프레임 버퍼 비디오 메모리에 다중 색채 정보를 블록 기입 또는 플래시 기입하는 기능을 제공한다. 복수의 색채 레지스터에 대한 번지 지정은 레지스터 로딩과 메인 메모리 배열에 대한 레지스터 내용의 블록 또는 플래시 기입 양자에 대하여 열 어드레스 스트로브(CAS) 사이클 페이지 모드 속도로 이루어진다.

Description

DRAM/VRAM 메인 메모리의 블록/플래시 기입기능을 위한 다중 데이터 레지스터 및 번지 지정 기술

제1도는 그래픽 시스템 구성의 블록도.

제2도는 단일의 색채 레지스터로부터 메모리 배열로 색채 데이터를 기입하기 위한 종래의 타이밍 도.

제3도는 본 발명에 의한 비디오 랜덤 엑세스 메모리의 블록도.

제4도는 페이지 모드 방식으로 제3도의 단중 색채 레지스터에 색채 데이터를 로딩하는 타이밍도.

제5도는 페이지 모드 방식으로 제3도의 다중 색채 레지스터로부터 메인 메모리 배열에 다중 블록의 색채 데이터를 기입하는 타이밍 도.

제6도는 제3도의 다중 색채 레지스터에 대한 본 발명에 따른 레지스터 어드레스 논리 회로의 실시예의 개략도.

* 도면의 주요부분에 대한 부호의 설명

32 : 행 디코더 34 : 행 어드레스 래치 버퍼

36 : 센스 증폭기 38 : 열 디코더

40 : 열 어드레스 래치 버퍼 44 : 기입 제어 논리 회로

46 : 다중 색채 레지스터 50 : 블록 기입 제어 논리 회로

52 : 플래시 기입 제어 논리 회로

본 발명은 일반적으로 컴퓨터 그래픽 디스플레이 시스템에 관한 것이고, 특히 복수의 온-칩 색채 레지스터(on-chip color registers)가 사용되어 예를 들어, 다중 색채 정보(multiple color information)를 프레임 버퍼 비디오 메모리에 블록(또는 플래시) 기입[block(or flash) writing]하는 기능을 제공하는, 컴퓨터 그래픽 디스플레이 시스템을 위한 진보된 프레임 버퍼 구성 및 데이터 저장 기술(enhanced frame buffer construction and data storage technique)에 관한 것이다. 온-칩 레지스터에 대한 독특한 번지 지정 기술도 또한 제시된다.

과학, 공학, 생산 및 다른 응용 분야에서 3차원 사물의 2차원 이미지를 발생시키고 디스플레이하기 위하여 CAD/CAM 그래픽 워크스테이션과 같은 컴퓨터 그래픽 디스플레이 시스템이 널릴 사용된다. 이러한 그래픽 시스템에서, 컴퓨터가 발생시킨 이미지의 디지탈 표현은 종래에는 비디오 랜덤 액세스 메모리(VRAM)의 배열에 저장되었는데, 이들은 전체적으로 시스템 프레임 버퍼를 구현하였다. 프레임 버퍼가 갱신되는 속도는 전체 그래픽 시스템 성능의 중요한 파라미터이다. 또한, 그래픽 워크스테이션의 사용이 계속 증가함에 따라, 보다 다양한 색채 표현 기능이 요구되었는데 종래에 이는 시스템 성능에 부정적인 영향을 미쳤다.

다이나믹 랜덤 액세스 메모리(DRAM)는 많은 컴퓨터 메모리 시스템에서 선택하는 메모리이다. 대부분의 DRAM에 있어서, 단일 비트 저장 요소, 즉 셀(cell)은 배역 형식으로 구성된다. 배열은 행과 열로 구성되고, 행은 워드 선으로 열은 비트 선으로 불린다. 데이터 선은 저장 배열에 연결되어 데이터를 전송한다. 종래의 판독 및 기입 동작에 있어서, 각 열의 하나의 메모리 셀은 해당하는 비트 선에 연결된다. 각 비트 선에 접속되어 있는 센스 증폭기가 판독 동작 중에 비트 선의 신호를 증폭시켜서 복구한다. DRAM 칩에서, 판독 및 기입 동작은 각각 두 단계를 필요로 한다. 제 1단계는 행을 선택하는 것인데, 이는 원하는 행 어드레스가 어드레스 입력에 있는 동안 행 어드레스 스트로브(RAS)를 기동시킴으로써 이루어진다. 그리고, 선택된 행을 제외한 다른 행에 대한 비트는 모두 영(0)인 벡터를 온-칩 행 디코더가 발생시킨다. 이 비트 벡터는 저장 셀의 어떠한 행이 비트 선에 접속될 것인가와 이와 관련하는 센스 증폭기를 결정한다.

제 2단계는 열을 선택하는 것인데, 이는 원하는 열 어드레스가 어드레스 입력에 있는 동안 열 어드레스 스트로브(CAS) 및 판독-기입 신호를 기동시킴으로써 이루어진다. 열 어드레스는 각 배열에 있는 액티브 로우(active low)의 메모리로부터 한 비트를 선택한다. 선택된 비트는 (판독 동작 동안에는) 출력되기 위하여 버퍼링되고 (기입 동작 동안에는) 데이터 입력에 수신된 값으로 지정된다.

VRAM은 DRAM의 비디오 디스플레이 시스템에서 비디오 스캔 출력(video scanout)이 다른 프레임 버퍼 동작에 독립적으로 될 수 있도록 특히 설계된 특별한 유형이다. VRAM 칩은 종래의 DRAM 칩과 유사하지만, 제2 데이터 포트에 접속된 병렬-입력/직렬-출력(parallel-in/serial-out) 데이터 레지스터를 포함한다. 직렬 레지스터는 메모리 배열만큼 넓게 정할 수 있고, 메모릴 행이 판독되는 중에 전송 신호를 기동시켜 병렬로 로딩될 수 있다. 직렬 레지스터는 자신의 데이터 클록(data clock)을 가지고 있어, 칩 외부로 고속으로 데이터를 전송할 수 있다. 직렬 레지스터와 포트는 제2 직렬 포트를 메모리 배열에 효과적으로 제공한다. 만일 이 포트가 비디오 스캔 출력에 사용된다면, 스캔 출력은 칩에 기입한 내용을 보통으로 판독할 때 비동기적으로 발생할 수 있고, 사실상 모든 비디오 스캔 출력 문제를 없앨 수 있다.

DRAM 또는 VRAM의 성능을 향상시키는 한가지 접근 방법은 메모리 회로에 블록 기입 기능(및/또는 플래시 기입 기능)을 통합시키는 것이다. 블록 기입은 데이터가 액세스된 워드 선을 따라 한 세트의 비트 선에 동시에 기입될 수 있도록 한다. 기존의 기술에서는, 블록 기입 기능은 보통의 판독 동작에 대하여 워드 선을 액세스하고, 관련된 센스 증폭기에 과다한 전원을 가하여 선택된 비트 라인들에 데이터를 기입하며, 그리고 보통의 복원 사이클을 수행하는 것에 의하여 이루어진다. 블록 겹쳐쓰기 기능에 대한 바람직한 접근 방법은 출원 상태이고 본 발명의 양수인과 동일한 양수인에게 양도된 블록 겹쳐쓰기 기능을 갖는 반도체 메모리 회로라는 제목의 일련번호 제08/165,778호 출원에 설명되어 있다.

전통적으로, VRAM 칩은 블록 기입 또는 플래시 기입 동작 중에 기입될 색채 데이터를 일시적으로 보유하는 데에 사용되는 단일 색채 레지스터를 채용한다. 불행히도, 단일 색채 레지스터로는 RAS 사이클 시간에 단지 하나의 색채만이 메모리 배열에 기입될 수 있다. 따라서, 복수 색채의 기입이 불편하고, 기입 동작 사이에 각 색채가 색채 레지스터에 별도로 로딩되어야 하므로 시간이 많이 소요된다.

본 명세서에 설명되는 본 발명은 다중 색채의 표현이 그래픽 시스템에서 요구될 때 비디오 RAM의 성능을 대단히 향상시키기 위한 기술을 제시한다.

간략히 요약하면, 본 발명은 번지 지정 가능 메모리 셀(addressable memory cells)의 제 1 및 제 2 배열은 번지 지정 가능한 메모리 셀의 제1 배열과는 독립하여 번지 지정 가능하고, 번지 지정 가능한 메모리 셀의 제1 배열에 데이터를 제공하기 위하여 번지 지정 가능한 메모리 셀의 제1 배열에 접속되어 있다. 제1 번지 지정 수단이 단일 CAS 사이클 동안 x개의 어드레스 비트 신호 중에서 y개의 어드레스 비트를 사용하여 번지 지정 가능한 메모리 셀의 제1 배열 중의 복수의 번지 지정 가능 메모리 셀에 대한 열 번지 지정(column addressing)을 위하여 제공되는데, x개의 어드레스 비트 신호 중에서 사용되지 않는 어드레스 비트가 존재하도록 y는 x보다 작아야 한다. 동일한 CAS 사이클 동안 상기 x개의 어드레스 비트 신호 중에서 사용되지 않은 어드레스 비트를 사용하여 번지 지정 가능한 메모리 셀의 제2 배열의 하나의 번지 지정 가능 메모리 셀을 번지 지정하고, 이로써 상기 하나의 번지 지정 가능 메모리 셀로부터 번지 지정 가능한 메모리 셀의 제1 배열의 복수의 번지 지정 가능 메모리 셀을 직접 데이터를 전송하기 위하여 제2 번지 지정 수단 또한 제공된다. 제시된 특정 실시예에서, 번지 지정 가능한 메모리 셀의 제2 배열은 여덟 개의 색채 레지스터의 배열을 포함하고, 메모리 시스템은 그래픽 시스템을 위한 VRAM 칩이다.

다른 특징으로, 그래픽 시스템은 그 위에 사물이 표현될 픽셀(pixel) 배열을 갖는 디스플레이 장치를 포함하고 있다. 그래픽 프로세서는 표현될 사물의 각 픽셀에 대한 색채 및 좌표 데이터를 발생시키고, 이 데이터를 디스플레이 장치에 연결되어 있는 래스터 프로세서(raster processor)에 보낸다. 래스터 프로세서는 프레임 버퍼내에 복수 메모리 시스템을 포함한다. 각 메모리 시스템은 색채 데이터를 저장하기 위하여 복수의 번지 지정 가능 메모리 위치와 복수의 다중-비트 레지스터를 갖는 메인 메모리 배열(main memory array)을 가진다. 각 레지스터는 개별적으로 번지 지정 가능하다. 복수의 다중-비트 레지스터에서 하나의 레지스터를 선택하고 메인 메모리 배열에서 다중 메모리 위치를 선택하여 단일의 다중-비트 어드레스 신호에 응답하여 상기 하나의 레지스터로부터 다중 메모리 위치로 색채 데이터를 전송하기 위하여 번지 지정 수단이 제공된다. 래스터 프로세서의 메모리 시스템에 저장되어 있는 데이터를 디스플레이 장치의 상응하는 픽셀에 전송하여 사물을 표현하기 위하여 전송 수단이 제공된다.

다른 특징으로, 개별적으로 번지 지정 가능하고 상이한 색채 데이터를 저장할 수 있는 복수의 색채 레지스터를 사용하여 RAS 사이클 동안 상이한 색채 데이터를 메인 메모리 배열의 상이한 메모리 셀 블록에 블록 기입(block writing)하기 위한 방법이 제공된다. 그 방법은 RAS 사이클을 초기화하는 단계, 단일의 CAS 사이클 동안 관련된 복수의 색채 레지스터에서 하나의 색채 레지스터와 메인 메모리 배열에서 다중 메모리 셀을 번지 지정하기 위하여 열 어드레스 신호를 디코딩(decoding)하는 단계, 상기 단일의 CAS 사이클 동안 상기 하나의 색채 레지스터로부터 메인 메모리 배열의 다중 메모리 셀로 색채 데이터를 블록 기입하는 단계, 및 제2 열 어드레스 신호에 대한 제2 단일 CAS 사이클 동안 상기 하나의 색채 레지스터로부터 메인 메모리 배열의 다중 메모리 셀로 색채 데이터를 블록 기입하는 단계, 및 제2 열 어드레스 신호에 대한 제2 단일 CAS 사이클 동안 상기 번지 지정 및 블록 기입 단계를 반복하여 RAS 사이클 동안 상이한 색채 데이터가 메인 메모리 배열의 상이한 메모리 셀 블록에 기입하는 단계를 포함한다.

또 다른 특징으로, 번지 지정 가능 메모리 셀 메인 배열을 가지고 있는 비디오 메모리의 다중 레지스터로 색채 데이터를 로딩(loading)하기 위한 방법이 제공된다. 이 방법은 언제 색채 레지스터 로드 신호가 액티브로 변화하는지를 모니터링하는 단계, 비디오 메모리에 대한 데이터 입력에서 색채 데이터를 수신하는 단계, 입력 열 어드레스 신호(an input column address signal)의 소정의 어드레스 비트를 수신하고 디코딩하여 복수의 레지스터 중에서 하나의 레지스터를 식별하여 수신된 색채 데이터를 저장하는 단계, 및 이 레지스터로 색채 데이터를 로딩하는 단계를 포함한다. 이 방법은 단일의 CAS 사이클에서 어드레스 디코딩 단계 및 레지스터 로딩 단계를 수행하는 것을 더 포함한다.

또다른 특징으로, 다중 레지스터 배열의 하나의 레지스터로부터 메인 메모리의 복수의 메모리 셀로 데이터를 기입하는 방법이 제공된다. 이 방법은 다중 레지스터 중에서 하나의 레지스터를 식별하고 메인 메모리 배열에 있는 복수의 번지 지정 가능 메모리 위치의 부분 어드레스(partial address)를 제공하는 단일의 다중-비트 어드레스 신호를 수신하고 디코딩하는 단계, 및 상기 하나의 데이터 레지스터로부터 메인 메모리 배열의 복수의 번지 지정 가능 메모리 위치로 데이터를 기입하는 단계를 포함한다.

다시 말하여, 복수의 온-칩 색채 레지스터가 프레임버퍼 비디오 메모리에 다중 색채 정보를 블록 기입하는 기능을 제공하는 컴퓨터 그래픽 디스플레이 시스템을 위한 진보된 프레임 버퍼 구성 및 데이터 저장 기술이 제시된다. 다중 온-칩 레지스터의 로딩과 메인 DRAM 배열에 레지스터 내용을 기입하는 양자에 대하여 페이지 모드 방식(page mode fashion)으로 단일 CAS 사이클 시간 동안 복수의 레지스터에 대한 번지 지정이 이루어짐으로써 대단히 향상된 VRAM 성능을 얻을 수 있다. 제시된 특정 실시예에서, 모든 여덟 개의 색채 레지스터가 제1 RAS 사이클에서 로딩될 수 있고, 메인 배열은 제2 RAS 사이클에서 상기 다중 레지스터로부터 선택된 데이터로 기입될 수 있다. 따라서, 다중 색채의 표현이 요구되는 경우에 진보된 성능을 얻을 수 있다. 또한, 표현될 특정 색채에 따라 어떤 경우에는 메인 메모리 배열에 데이터를 기입하기 전에 다중 온-칩 색채 레지스터에 대한 로딩이 불필요할 수 있다.

제1도는 그래픽 시스템을 개략적으로 도시한다. 그래픽 프로세서(10)은 수신한 기하학적 데이터로부터 표현하고자 하는 사물의 각 픽셀에 대한 X, Y, Z 좌표를 발생시킨다. 이 3축 좌표에 이어, 색채, 일반적으로 붉은 색, 녹색 및 푸른 색 요소(RGB)가 표현하고자 하는 사물을 묘사하는 데에 필요한 각 픽셀에 대하여 발생된다. 그래픽 프로세서는 임의의 X, Y, Z 좌표에서 시작할 수 있고, 전형적으로 수직 또는 수평 방향으로 진행하는 인접한 픽셀의 시퀸스를 발생시킨다. 프로세스는 유효한 픽셀 데이터가 사용가능하다는 것을 알리는 적절한 신호를 관계되는 래스터 프로세서(11)에 또한 제공한다. 래스터 프로세서(11)의 프레임버퍼 논리 회로(12)는 프레임 버퍼 메모리(18)이 픽셀 데이터를 수신할 준비가 되어 있을 때 그래픽 프로세서(10)과 통신한다.

디스플레이 인터페이스 [또는 RAMDAC(14)]는 정돈된 픽셀 데이터를 프로세서(11)로부터 디지탈 색채(RGB)의 형태로 접속부(20)를 통하여 수신한다. 이 데이터는 프레임 버퍼 메모리(18)에 의하여 추후 설명될 비디오 RAM 모듈의 직렬 포트에서 제공되고, 스크린 픽셀 위치에 따라 정돈된다. 디스플레이 인터페이스는 적절한 제어신호에 따라 디스플레이 장치 [또는 음극선관(CRT ; 16)]에 이미지(image)를 표시하는 데에 필요한 아날로그 신호(RGB)를 라인(21)에 발생시키도록 동작한다. 비록 CRT 또는 모니터가 도시되었지만, 본 명세서에 기재된 기술은 플로터, 프린터, 또는 다른 모니터 유형과 같은 임의의 2차원 디스플레이 장치에도 잘 동작한다.

설명된 바와 같이, 그래픽 시스템의 프레임 버퍼 메모리는 전형적으로 다중 비디오 랜덤 액세스 메모리(VRAMs) 칩을 사용한다. 주지인 플래시 기입 동작 또는 블록 기입 동작과 같은 메인 배열에 대한 기입 동작에 대하여 색채 정보를 제공하기 위하여, 각 VRAM은 종래에는 단일의 색채 레지스터 기능을 구비한다. 예를 들면, 이러한 특징은 상기 참조된 미합중국 특허 출원에 기재되어 있다. 기존의 VRAM이 오직 하나의 레지스터만을 담당하므로, 한 번에 한가지 색채만이 저장될 수 있다. 따라서, 상이한 색채들이 메인 메모리에 기입되어야 하는 때에는, 예를 들어 블록 기입 동작 이전에 RAS 시간 동안 새로운 색채가 색채 레지스터에 개별적으로 로딩되어야 하므로 성능이 불가피하게 저하된다.

제2도에 도시된 바와 같이, 종래의 접근 방법은 제1 RAS 사이클 동안 색채 레지스터에 단일 색채를 로딩하고, 그리고 나서 제2 RAS 사이클 동안 색채 레지스터의 내용에 기초하여 블록 기입 형식으로 메인 배열에 기입하는 것이다. 다중 색채 표현이 요구되는 때에는 이는 명백히 시간 낭비이다. 제2도에 있어서 연합 전자장치 공학협의(JEDEC) 표준에 따라서, 색채 데이터를 단일 레지스터에 로딩하는 동안과 색채 데이터를 이로부터 메인 메모리에 블록 또는 플래시 기입하는 동안 저차수(low order) 열 어드레스 비트 CA0, CA1, CA2는 사용되지 않는다. 이 세 개의 열 어드레스는 이러한 동작 동안 임의 상태(don't care)로서 취급된다. 본 발명은 이 표준을 신규의 번지 지정 기술에 유익하도록 사용한다.

특별히, 레지스터 로딩 사이클 동안 세 개의 최하위 차수의 열 어드레스 비트가 본 발명에 따라 제공된 여덟 개의 색채 레지스터의 하나를 번지 지정하도록 사용한다. 현재의 JEDEC 표준 아래에서 세 개의 어드레스 비트가 사용가능하므로, 이 비트를 사용하여 여덟 개의 색채 레지스터가 개별적으로 번지 지정될 수 있고, 색채 데이터 정보 블록이 하나 또는 그 이상의 선택된 색채 레지스터로부터 메인 배열과 기입될 수 있다. 수출하는 바와 같이, 본 발명에 따라 색채 데이터의 다중 블록이 페이지 모드 방식으로 메인 메모리로 기입될 수 있다. 즉, 데이터가 RAS 사이클 시간 동안 CAS 사이클을 반복함으로써 메인 배열로 블록 기입될 수 있다. JEDEC 표준하에서 색채 레지스터 로딩 사이클에 대하여 모든 다른 어드레스 비트가 필요하므로, 여덟 개의 색채 레지스터의 번지 지정은 현재로서는 한계이다. 예로서, 4MB VRAM에 대한 JEDEC 표준을 참조하는 것이 도움이 될 것이다.

제3도는 본 발명에 따른 비디오 랜덤 액세스 메모리의 한가지 실시예를 도시하고 있다. 본 비디오 메모리 시스템은 종래의 격자 구조로 배열되어 (도시되지 않은) 워드 선 및 비트 선에 의하여 액세스되는 복수의 메모리 셀을 포함하는 다이나믹 랜덤 액세스 메모리 배열(30)을 포함한다. 한 실시예에서, 각 메모리 셀은 N 채널 트랜지스터 및 커패시터 요소를 포함하는 1-트랜지스터/1-커패시터 메모리 셀을 포함한다. 행 디코더(32)는 입력 A0, A1, A1, …, A8에 수신되어 일시적으로 행 어드레스 래치 버퍼(34)에 저장된 행 어드레스를 디코딩한다. 디코딩된 어드레스를 사용하여, 행 디코더(32)는 배열(30)의 하나의 워드 선을 선택한다. (도시되지 않은) RAS 클록 발생기는 행 디코더(32)에 클록을 입력한다. 보통의 동작에서, RAS 클록 발생기는 행 인에이블 마스터 신호에 응답한다. 유사하게, CAS 클록 발생기는 수신된 열 인에이블 마스터 신호에 응답한다. 발생기는 도면을 간단하게 하기 위하여 생략되었다.

CAS 클록 발생기는 열 어드레스 래치 버퍼(38)을 구동하는 클록을 제공한다. 열 디코더(38)은 센스 증폭기(36)을 통하여 메모리 배열(30)의 비트 선에 연결되어 있다. 센스 증폭기(36)은 판독 데이터 신호를 반도체 메모리 장치에 의하여 채택되는 전압 레벨로 증폭시킨다. 행 어드레스가 기동되어 배열에서 행이 선택된 후, 열 어드레스가 기동되어 배열에서 어떤 노드(node)각 선택되는지를 식별한다. 선택된 데이터는 DRAM 입출력 버퍼(42)를 통하여 출력된다. DRAM 입출력 버퍼(42)는 입출력 접속, 즉 DQ0, …, DQ15를 통하여 (도시되지 않은) 칩 외부의 로드(loads)를 구동한다.

데이터는 DRAM 입출력 버퍼(42)와 다중 색채 레지스터(색채 레지스터 0, 색채 레지스터 1, 색채 레지스터 2, 색채 레지스터 3, 색채 레지스터 4, 색채 레지스터 5, 색채 레지스터 6, 색채 레지스터 7 ;46), MUX(48), 및 기입 제어 논리 회로(44)를 통하여 배열(30)에 기입될 수 있다. 블록 기입 제어 논리 회로(50)과 플래시 기입 제어 논리 회로(52) 또한 MUX(48)에서 멀티플랙싱된다. 주지된 바와 같이, 블록 기입 기능은 단일의 워드 선에 접속된 다중 비트 선에 기입하는 것을 포함하고, 플래시 기입 기능은 주어진 워드 선에 접속된 모든 비트 선에 기입하는 것을 포함한다. 현재, 블록 기입은 전형적으로 선택된 워드 선에 접속된 여덟 개의 메모리 셀에 기입하는 것을 포함한다.

제3도는 하나의 예로서 제시된 것에 불과하다. 도시된 바와 같이, 본 발명에 의하여 다중 색채 레지스터가 제공되고, 그 각각은 입력된 어드레스 신호의 소정의 어드레스 비트를 채택함으로써 개별적으로 번지 지정 가능하다. 본 실시예에서, 여덟 개의 색채 레지스터는 열 디코더(38)의 입력인 세 개의 어드레스 비트 CA0, CA1, CA2를 사용하여 번지 지정된다.

제4도는 페이지 모드 방식으로 제3도의 여덟 개의 색채 레지스터에 색채 데이터를 로딩하기 위한 실시예이다. 도시된 바와 같이, RAS 신호를 하강시키고 이어서 원하는 색채 데이터를 각각의 색채 레지스터에 기입하는 것에 의하여 로딩이 페이지 모드속도로 이루어질 수 있다. 명백히, 색채 레지스터는 임의의 순서로 기입될 수 있으나, 한 실시예로서 Reg0, Reg1, Reg2, Reg3, Reg4, Reg5, Reg6, Reg7의 순차 로딩으로 하였다. 또한 로딩되는 특정 레지스터는 지정된 저차수 열 어드레스 비트 CA0, CA1, CA2를 사용하여 식별된다. 페이지 모드 방식으로, CAS 신호가 토글(toggle)될 때 새로운 어드레스가 CA0-CA2 상에 제시될 수 있다. 제3도에서 설명된 바와 같이, 데이터는 DQ 핀들을 통하여 VRAM으로 로딩될 수 있다.

이 데이터가 색채 레지스터에 저장되면, 정보가 페이지 모드 방식의 다중 블록 기입을 통하여 메인 배열로 전송될 수 있다. 제5도는 이를 개념적으로 도시하고 있는데, 예로서 각 색채 레지스터로부터의 색채 데이터가 색채 레지스터에서 DRAM 배열의 번지 지정된 메모리 셀 블록으로 다운로딩된다. 표시된 특정 색채 데이터는 단지 정보로서 제공된 것이고, 색채 레지스터로부터 배열로의 데이터 전송의 순서는 변화할 수 있다. 또한, 하나 또는 임의의 색채 레지스터 조함으로부터의 데이터가 반복될 수 있고, 페이지 모드 방식으로 메인 배열로 연속적으로 블록 기입될 수 있다.

제6도는 번지 지정 논리 회로에 이어 각 레지스터 Reg0, Reg1, Reg2, Reg3, Reg4, Reg5, Reg6, Reg7의 단일 비트를 도시하는 다중 색채 레지스터의 본 발명에 따른 간략화된 실시예를 제시한다. 이 회로는 각 색채 레지스터의 대역폭을 n이라고 할 때 n번 반복된다. 예로서, 16비트 색채 레지스터가 사용되었다.

저차수 어드레스 신호 CA0, CA1, CA2가 디코더(60)으로 최초에 입력되고, 이는 제어 신호 CZ0, CZ1, CZ2, CZ3, CZ4, CZ5, CZ6, CZ7을 발생시키는데 주어진 CAS 사이클에서 오직 하나의 제어 신호만이 액티브이다. 이 디코딩된 신호는 2입력 NAND 게이트(62)에 제 1 입력으로 가해진다. NAND 게이트(62)의 다른 입력은 JEDEC 색채 레지스터 로딩 정의 (the JEDEC load color register definition)를 통하여 발생된 색채 레지스터 로딩신호를 구성한다. 각 NAND 게이트(62)로부터의 출력은 각각의 레지스터 비트(Reg0, Reg1, …, Reg7)에 클록으로 기능하기 전에, 인버터(64)에서 버퍼링된다. 색채 데이터 입력은 제3도의 DRAM 입출력 버퍼로부터 각 레지스터에 가해진다. 각 레지스터 비트는 NAND 래치와 같은 래치를 포함할 수 있는데, 그 출력은 2입력 NAND 게이트(66)의 제 1 입력으로 가해진다.

각각의 NAND 게이트(66)은 해당하는 디코딩된 어드레스 신호 CZ0, CZ1, CZ2, CZ3, CZ4, CZ5, CZ6, CZ7 디코더(60) 출력에 제2 입력에서 직접 연결된다. NAND 게이트(66)의 출력은 두 개의 4입력 게이트(68)에 가해지고, 이 게이트(68)의 출력은 OR 게이트(70)에서 결합되며, OR 게이트(70)은 메인 메모리 배열에 기입되는 색채 데이터 신호를 제공한다.

다중 레지스터에 데이터를 로딩하는 것은 다음과 같이 진행된다. 먼저 색채 레지스터 로딩 신호가 하이(high)가 되어 하나 또는 그 이상의 색채 레지스터가 로딩될 것이라는 것을 표시한다 그리고 색채 데이터는 VRAM의 DQ 입력에 제공되고 색채 레지스터의 색채 데이터 입력 핀에 수신된다. 어드레스 신호가 저차수 비트인 CA0, CA1, CA2에 제공되는데, 이들은 디코딩되어서 해당하는 레지스터 어드레스 신호 CZ0, CZ1, …, CZ7을 발생시킨다. 이 신호가 색채 데이터를 적절한 레지스터에 로딩하는 것을 제어 논리 회로(62, 64)를 통하여 초기화한다.

색채 레지스터로부터의 로딩될 것이라는 것을 표시한다. 그리고 색채 데이터는 VRAM의 DQ 입력에 제공되고 색채 레지스터의 색채 데이터 입력핀에 수신된다. 어드레스 신호가 저차수 비트인 CA0, CA1, CA2에 제공되는데, 이들은 디코딩되어서 해당하는 레지스터 어드레스 신호 CZ0, CZ1, …, CZ7을 발생시킨다. 이 신호가 색채 데이터를 적절한 레지스터에 로딩하는 것을 제어 논리 회로(62, 64)를 통하여 초기화한다.

색채 레지스터로부터의 데이터 출력은 색채 레지스터 로딩 신호를 로우(low)로 하는것에 의하여 초기화된다. 어드레스 신호는 제공되어, 레지스터가 선택되어 이로부터 데이터를 판독할 수 있도록 디코딩된다. 선택된 색채 레지스터는 판독되는데, 각 색채 레지스터의 하나인 비트만이 제6도에 도시되어 있다. 일단 판독되면, 이 데이터는 메인 메모리 배열에 대하여 블록 또는 플래시 기입을 하기 이하여 색채 데이터 터미날에서 출력된다. (도시되지 않은) 다른 제어 논리 회로는 색채 데이터를 메모리 배열에 기입하도록 하기 위하여 VRAM이 색채 데이터 터미날을 주시하도록 지시한다.

본 기술 분야에서 지식을 갖춘 자는 전술한 바로부터 컴퓨터 그래픽 디스플레이 시스템을 위한 진보된 프레임 버퍼 구성 및 데이터 저장 기술이 본 명세서에 제시되었고, 복수의 온-칩 색채 레지스터가 프레임 버퍼 비디오 메모리에 다중 색채 정보를 블록 기입하는 기능을 제공하는 것을 알 수 있다. 다중 온-칩 레지스터의 로딩과 메인 DRAM 배열에 레지스터 내용을 기입하는 양자에 대하여 페이지 모드 방식으로 단일 CAS 사이클 시간 동안 복수의 레지스터에 대한 번지 지정이 이루어짐으로써 대단히 향상된 VRAM 성능을 얻을 수 있다. 제시된 특정 실시예에서, 모든 여덟 개의 색채 레지스터가 단일의 RAS 사이클에서 로딩될 수 있고, 메인 배열은 단일의 RAS 사이클에서 상기 다중 레지스터로부터 선택된 데이터로 기입될 수 있다. 따라서, 다중 색채의 표현이 요구되는 경우에 진보된 성능을 얻을 수 있다. 또한, 표현될 특정 색채에 따라 어떤 경우에는 메인 메모리 배열에 데이터를 기입하기 전에 다중 온-칩 색채 레지스터에 대한 로딩이 불필요할 수 있다.

비록 본 발명의 특정 실시예가 도면에 도시되고 전술한 발명의 상세한 설명에서 설명되었지만, 본 발명은 명세서의 특정 실시예에 한정되는 것이 아니라 본 발명의 범위를 벗어나지 않고 다양한 재구성, 변경 및 치환을 행할 수 있다. 예를 들어, 비록 본 명세서에 설명된 사항이 메모리 배열에 색채 데이터를 기입함에 대하여 임에도 불구하고, 다중 레지스터와 번지 지정 기술이 메인 메모리 배열에 다른 유형의 데이터를 블록 또는 플래시 기입함에 대하여 사용될 수 있다. 또한, 메인 메모리 배열에 대한 기입은 하나의 레지스터로부터 배열 내의 단일 메모리 위치로의 데이터 기입을 포함한다. 다음의 특허 청구의 범위는 모든 그러한 변경을 포함하도록 구성되었다.

Claims

데이타를 저장하기 위하여 번지 지정 가능한 메모리 셀(addressable memory cells)의 제1 배열을 갖는 제1 메모리 수단; 데이터를 저장하기 위하여 상기 번지 지정 가능한 메모리 셀의 제1 배열과는 독립하여 번지 지정 가능한 번지 지정 가능한 메모리 셀의 제2 배열을 갖는 제2 메모리 수단; 단일 열 어드레스 스트로브(CAS) 사이클 동안 x개의 어드레스 비트 신호 중 y개의 어드레스 비트를 사용하여 상기 번지 지정 가능한 메모리 셀의 제1 배열의 복수의 번지 지정 가능한 메모리 셀을 열 번지 지정(column addressimg)하고, 상기 x는 y보다 커서 상기 x개의 어드레스 비트 신호중에 사용되지 않는 어드레스 비트가 존재하는 제1 번지 지정 수단(first address means); 및 상기 단일 열 어드레스 스트로브(CAS) 사이클 동안 x개의 어드레스 비트 신호 중에서 사용되지 않은 어드레스 비트를 사용하여 상기 번지 지정 가능한 메모리 셀의 제2 배열의 하나의 번지 지정 가능한 메모리 셀을 열 번지 지정하여, 상기 번지 지정 가능한 메모리 셀의 제2 배열의 상기 하나의 번지 지정 가능한 메모리 셀로부터 상기 번지 지정 가능한 메모리 셀의 제1 배열의 상기 복수의 지정 가능한 메모리 셀로 데이터를 직접 전송하는 제2 번지 지정 수단을 포함하고, 상기 번지 지정 가능한 메모리 셀의 제2 배열은, 상기 번지 지정 가능한 메모리 셀의 제2 배열로부터 상기 번지 지정 가능한 메모리 셀의 제1 배열로 데이터를 직접 전송하도록 상기 번지 지정 가능한 메모리 셀의 제1 배열에 접속되어 있는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 제2 메모리 상기 번지 지정 가능한 메모리 셀의 제2 배열이 다중-비트 레지스터의 배열을 포함하여 상기 번지 지정 가능한 메모리 셀의 제2 배열의 상기 하나의 번지 지정 가능한 메모리 셀이 하나의 다중-비트 레지스터(multi-bit register)를 포함하는 것을 특징으로 하는 메모리 시스템.
제2항에 있어서, 상기 다중-비트 색채 레지스터의 배열이 다중-비트 레지스터(multi-bit register)를 포함함으로써 상기 하나의 다중-비트 레지스터가 상기 번지 지정 가능한 메모리 셀의 제1 배열의 상기 복수의 번지 지정 가능한 메모리 셀로 전송하도록 색채 데이터를 저장하는 것을 특징으로 하는 메모리 시스템.
제3항에 있어서, 상기 메모리 시스템이 비디오 랜덤 액세스 메모리 칩을 포함하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 번지 지정 가능한 메모리 셀의 제2 배열의 상기 하나의 번지 지정 가능한 메모리 셀로부터 상기 번지 지정 가능한 메모리 셀의 제1 배열의 상기 복수의 번지 지정 가능한 메모리 셀로 데이터를 직접 블록 기입(block writing)하는 기입 수단(writing means)을 더 포함하는 것을 특징으로 하는 메모리 시스템.
제5항에 있어서, 상기 번지 지정 가능한 메모리 셀의 제2 배열이 색채 데이터를 저장하여 상기 기입 수단이 상기 번지 지정 가능한 메모리 셀의 제2 배열의 상기 하나의 번지 지정 가능한 메모리 셀로부터 상기 번지 지정 가능한 메모리 셀의 제1 배열의 상기 복수의 번지 지정 가능한 메모리 셀로 색채 데이터(color data)를 블록 기입하는 특징으로 하는 메모리 시스템.
제6항에 있어서, 상기 번지 지정 가능한 메모리 셀의 제2 배열이 여덟 개의 색채 레지스터의 배열을 포함하고, 상기 제2 어드레스 수단이 상기 단일의 CAS 사이클에서 상기 x개의 어드레스 비트 신호 중에서 상기 사용되지 않은 어드레스 비트를 사용하여 상기 여덟 개의 색채 레지스터의 배열 중에서 하나의 색채 레지스터를 번지 지정하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제7항에 있어서, 상기 기입 수단이 페이지 모드 방식(page mode fashipn)으로 상기 여덟 개의 색채 레지스터의 배열로부터 상기 번지 지정 가능한 메모리 셀의 제1배열로 색채 데이터를 블록 기입하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제5항에 있어서, 상기 기입 수단이 페이지 모드 방식으로 상기 번지 지정 가능한 메모리 셀의 제2 배열의 다중 어드레스 메모리 셀로부터 상기 번지 지정 가능한 메모리 셀의 제1 배열로 데이터를 직접 블록 기입하는 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 번지 지정 가능한 메모리 셀의 제1 배열이 다이나믹 랜덤 액세스 메모리 배열을 포함하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 페이지 모드 방식으로 데이터를 상기 번지 지정 가능한 메모리 셀의 제2 배열로 로딩(loading)하는 수단을 더 포함하는 것을 특징으로 하는 메모리 시스템.
복수의 번지 지정 가능한 메모리 위치를 갖는 메모리 배열; 각각이 개별적으로 번지 지정 가능한, 데이터를 저장하기 위한 복수의 다중-비트 레지스터; 및 상기 복수의 다중-비트 레지스터 중에서 하나의 다중-비트 레지스터를 선택하고, 상기 메모리 배열의 상기 복수의 번지 지정 가능한 메모리 위치 중에서 하나의 번지 지정 가능한 메모리 위치를 선택하여, 단일의 다중-비트 어드레스 신호에 응답하여 상기 하나의 번지 지정 가능한 메모리 위치로 데이터를 전송하는 번지 지정 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 단일의 다중 -비트 어드레스 신호에 응답하여 단일의 CAS 사이클 내에서 상기 하나의 다중-비트 레지스터로부터 상기 번지 지정 가능한 메모리 위치로 데이터를 전송하는 수단을 더 포함하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 복수의 다중-비트 레지스터는 색채 데이터를 저장하기 위한 복수의 다중-비트 색채 레지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 메모리 시스템은 비디오 랜덤 액세스 메모리 칩을 포함하는 것을 특징으로 하는 메모리 시스템.
제15항에 있어서, 상기 메모리 배열이 다이나믹 랜덤 액세스 메모리 배열을 포함하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 페이지 모드 방식으로 데이터를 상기 복수의 다중-비트 레지스터로 로딩하는 수단을 더 포함하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 단일의 다중-비트 어드레스 신호에 응답하여 상기 복수의 다중-비트 레지스터 중의 상기 하나의 다중-비트 레지스터로부터 상기 복수의 번지 지정 가능한 메모리 위치의 다중 번지 지정 가능한 메모리 위치로 데이터를 블록 기입하는 수단을 더 포함하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 단일의 다중-비트 어드레스 신호에 응답하여 상기 복수의 다중-비트 레지스터 중의 상기 하나의 다중-비트 레지스터로부터 상기 복수의 번지 지정 가능한 메모리 위치의 다중 번지 지정 가능한 메모리 위치로 데이터를 플래시 기입(flash writing)하는 수단을 더 포함하는 것을 특징으로 하는 메모리 시스템.
사물이 표현될 픽셀(pixels)의 배열을 갖는 디스플레이 장치; 표현된 사물의 각 픽셀에 대한 색채 및 좌표 데이터를 발생시키는 그래픽 프로세서(graphic processor); 상기 디스플레이 장치 및 상기 그래픽 프로세서에 접속되어 있고 다중 메모리 시스템을 갖는 래스터 프로세서(raster processor); 및 상기 사물을 표현하기 위하여 상기 래스터 프로세서의 상기 메모리 시스템에 저장되어 있는 데이터를 상기 디스플레이 장치의 상기 픽셀 배열로 전송하는 수단을 포함하고, 상기 다중 메모리 시스템의 각 메모리 시스템은 복수의 번지 지정 가능한 메모리 위치를 갖는 메인 메모리 배열; 각각이 개별적으로 번지 지정 가능한, 색채 데이터를 저장하기 위한 수단의 다중-비트 레지스터; 및 상기 복수의 다중-비트 레지스터 중에서 하나의 다중-비트 레지스터를 선택하고 상기 메인 메모리 배열의 상기 복수의 번지 지정 가능한 메모리 위치 중에서 다중 번지 지정 가능한 메모리 위치를 선택하여, 단일의 다중-비트 어드레스 신호에 응답하여 상기 하나의 다중-비트 레지스터로부터 상기 다중의 번지 지정 가능한 메모리 위치로 데이터를 전송하는 번지 지정 수단을 포함하는 것을 특징으로 하는 그래픽 시스템.
제20항에 있어서, 상기 다중 메모리 시스템의 각 메모리 시스템이 다이나믹 랜덤 액세스 메모리(DRAM) 또는 비디오 랜덤 액세스 메모리(VRAM)를 포함하는 것을 특징으로 하는 그래픽 시스템.
제20항에 있어서, 각 메모리 시스템이 페이지 모드 방식으로 상기 복수의 다중-비트 레지스터로부터 상기 메모리 배열로 데이터를 블록 기입하는 수단을 포함하는 것을 특징으로 하는 그래픽 시스템.
제20항에 있어서, 상기 다중 메모리 시스템의 각 메모리 시스템이 페이지 모드 방식으로 데이터를 상기 복수의 다중-비트 레지스터로 로딩하는 수단을 포함하는 것을 특징으로 하는 그래픽 시스템.
제20항에 있어서, 상기 복수의 다중-비트 레지스터가 여덟 개의 다중-비트 레지스터를 포함하고, 상기 여덟 개의 다중-비트 레지스터의 각각의 다중-비트 레지스터는 상이한 색채 데이터를 저장할수 있는 것을 특징으로 하는 그래픽 시스템.
각각이 개별적으로 번지 지정 가능하고 적어도 일부는 상이한 색채 데이터를 저장하고 있는 복수의 관련된 색채 레지스터를 사용하여, 단일의 행 어드레스 스트로브(RAS) 사이클 동안 상이한 색채 데이터를 메인 메모리 배열의 메모리 셀의 상이한 블록으로 블록 기입하기 위한 방법에 있어서, (a) RAS 사이클을 개시하는(initiaing) 단계; (b) 제1 열 어드레스 신호(column address signal)를 디코딩하여 상기 복수의 관련된 색체 레지스터 중에서 하나의 색채 레지스터를 선택하고 상기 메인 메모리 배열 중에서 다중 메모리 셀을 선택하는 단계; (c) 상기 하나의 색채 레지스터로부터 상기 메인 메모리 배열의 상기 다중 메모리 셀로 색채 데이터를 블록 기입하는 단계; (d) 상기 (b) 및 (c) 단계를 단일의 제1 CAS 사이클 내에서 수행하는 단계; 및 (e) 제2 열 어드레스 신호에 대하여 단일의 제2 CAS 사이클 동안 상기 (b) 및 (c) 단계를 반복하여 상기 RAS 사이클 내에서 상이한 색채 데이터가 상기 메인 메모리 배열의 상이한 다중 메모리 셀로 기입되는 단계를 포함하는 것을 특징으로 하는 방법.
제25항에 있어서, 추가의 어드레스 신호에 대한 추가의 단일 CAS 사이클 동안 상기 (b) 및 (c) 단계를 연속적으로 반복하여, 상기 RAS 사이클 내에서 다중의 상이한 색채 데이터가 상기 메인 메모리 배열의 상이한 다중 메모리 셀로 기입되는 단계; 및 상기 RAS 사이클을 종료시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
번지 지정 가능한 메모리 셀의 메인 메모리 배열 및 이에 접속되어 있고 개별적으로 번지 지정 가능한 다중 레지스터를 갖는 비디오 메모리 시스템의 다중 레지스터로 색채 데이터를 로딩하기 위한 방법에 있어서, (a) 언제 색채 레지스터 로딩 신호가 액티브(active)로 변화하는지를 모니터링 하는 단계; (b) 상기 비디오 메모리 시스템에 대한 데이터 입력에서 색채 데이터를 수신하는 단계; (c) 하나의 CAS 사이클 동안 입력 열 어드레스 신호의 소정의 어드레스 비트를 수신하고 디코딩하여 상기 (b) 단계의 상기 색채 데이터를 저장하기 위하여 상기 다중 레지스터의 하나의 레지스터를 지정하는 단계; 및 (d) 상기 CAS 사이클 동안, 상기 (c) 단계에서 지정된 상기 하나의 레지스터로 상기 색채 데이터를 로딩하는 단계를 포함하는 것을 특징으로 하는 방법.
제27항에 있어서, 순차적 CAS 사이클에서 상기 (b) 내지 (d) 단계를 반복하여 색채 데이터가 페이지 모드 방식으로 상기 다중 레지스터로 로딩되는 단계를 더 포함하는 것을 특징으로 하는 방법.
제27항에 있어서, 상기 다중 레지스터가 여덟 개의 다중-비트 색채 레지스터를 포함하고, 상기 수신 단계(c)가 상기 입력 열 어드레스 신호의 3개의 소정의 어드레스 비트를 디코딩하여 상기 여덟 개의 다중-비트 색채 레지스터 중에서 상기 색채 데이터를 저장하기 위하여 하나의 레지스터를 정하는 단계를 포함하는 것을 특징으로 방법.
번지 지정 가능한 메모리 셀의 메인 메모리 배열 및 상기 메인 메모리 배열과는 독립하여 번지 지정 가능하고 상기 메인 메모리 배열로 데이터를 전송하기 위하여 상기 메인 메모리 배열에 접속된 다중 데이터 레지스터를 갖는 메모리 시스템에서, 상기 다중 데이터 레지스터의 하나의 레지스터로부터 상기 메인 메모리 배열의 복수의 번지 지정 가능한 메모리 셀로 데이터를 블록 기입하기 위한 방법에 있어서, (a) 상기 다중 데이터 레지스터 중의 하나의 데이터 레지스터 및 상기 메인 메모리 배열의 복수의 번지 지정 가능한 메모리 위치의 일부 어드레스(partial address)를 지정하는 단일의 다중-비트 어드레스 신호를 수신하고 디코딩하는 단계; 및 (b) 상기 다중 데이터 레지스터의 상기 하나의 데이터 레지스터로부터 상기 메인 메모리 배열의 상기 복수의 번지 지정 가능한 메모리 위치로 데이터를 블록 기입하는 단계를 포함하는 것을 특징으로 하는 방법.
제30항에 있어서, 다중의 다중-비트 어드레스 신호에 대하여 상기 (a) 및 (b) 단계를 반복하여 상기 다중 데이터 레지스터로부터의 데이터가 페이지 모드 방식으로 상기 메인 메모리 배열로 블록 기입되는 단계를 더 포함하는 것을 특징으로 하는 방법.