JPS63204595A - マルチプレ−ンビデオｒａｍ構成方式 - Google Patents
マルチプレ−ンビデオｒａｍ構成方式Info
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- JPS63204595A JPS63204595A JP62035663A JP3566387A JPS63204595A JP S63204595 A JPS63204595 A JP S63204595A JP 62035663 A JP62035663 A JP 62035663A JP 3566387 A JP3566387 A JP 3566387A JP S63204595 A JPS63204595 A JP S63204595A
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- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims 1
- 238000003491 array Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000009566 Mao-to Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/022—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using memory planes
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- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Theoretical Computer Science (AREA)
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、描画装置に使用するビデオＲＡＭが２次元
配列であって、カラー画像を描画などするために３次元
構成する際に独立した態様で並列にビデオＲＡＭを配列
することによって構成が煩雑となってしまう問題を解決
するために、メモリアレイを３次元的に配列して３次元
的アクセスを可能にしかつマルチプレーンビット演算部
を内蔵させて描画処理を内部で行わせることにより、少
ない入力端子数かつ簡単な構成で高機能を実現するよう
にしている。
配列であって、カラー画像を描画などするために３次元
構成する際に独立した態様で並列にビデオＲＡＭを配列
することによって構成が煩雑となってしまう問題を解決
するために、メモリアレイを３次元的に配列して３次元
的アクセスを可能にしかつマルチプレーンビット演算部
を内蔵させて描画処理を内部で行わせることにより、少
ない入力端子数かつ簡単な構成で高機能を実現するよう
にしている。
本発明は、メモリアレーを３次元的に配列して３次元的
アクセスを可能にすると共にマルチプレーンビット演算
部を内蔵させて描画処理を内部で行い得るよう構成した
マルチプレーンビデオＲＡＭ構成方式に関するものであ
る。
アクセスを可能にすると共にマルチプレーンビット演算
部を内蔵させて描画処理を内部で行い得るよう構成した
マルチプレーンビデオＲＡＭ構成方式に関するものであ
る。
従来、一般のメモリ素子と同様に、ビデオＲＡＭも集積
度が高まり、メモリ容量が増大する一方で、ビデオＲＡ
Ｍを使用した描画装置は、高速、高機能、多数色の表示
と共に、低価格化が求められている。以下第５図および
第６図を用いて従来方式の構成および動作を簡単に説明
する。
度が高まり、メモリ容量が増大する一方で、ビデオＲＡ
Ｍを使用した描画装置は、高速、高機能、多数色の表示
と共に、低価格化が求められている。以下第５図および
第６図を用いて従来方式の構成および動作を簡単に説明
する。
従来は、第５図に示すように、例えばビデオＲＡＭ素子
を４分割し、４ビット構成でＭＡｏ （メモリアレイ
）ないしＭ Ａ ｓを設け、これらＭ Ａ ａないしＭ
Ａ３は夫々独立して別個に配置されかつ並列アクセス用
入出力端子（ＭＤえ／Ｄｏ、 端子、Ｘ−Ｏないし３、
以下同様）と、直列アクセス用人出力端子（ＳＤＩ端子
）とを持っている。並列措画時は、ＲＡ Ｓ 、 ＣＡ
Ｓ 、 Ａ Ｘ ＳＭ Ｅ ／ Ｗ Ｅ 。
を４分割し、４ビット構成でＭＡｏ （メモリアレイ
）ないしＭ Ａ ｓを設け、これらＭ Ａ ａないしＭ
Ａ３は夫々独立して別個に配置されかつ並列アクセス用
入出力端子（ＭＤえ／Ｄｏ、 端子、Ｘ−Ｏないし３、
以下同様）と、直列アクセス用人出力端子（ＳＤＩ端子
）とを持っている。並列措画時は、ＲＡ Ｓ 、 ＣＡ
Ｓ 、 Ａ Ｘ ＳＭ Ｅ ／ Ｗ Ｅ 。
ＴｒｉｌｏＥの各制御信号によって並列アクセス用入出
力端子（ＭＤ、／ＤＯＸ端子）から入力したマスクデー
タを夫々取り込み、必要なビット単位に書き込みの可否
を決め、次に同じ並列アクセス用人出、刃端子（ＭＤ、
／ＤＯＸ端子）から書き込みデータを入力し、ＭＡ、に
書き込むことにより、所望の描画を行っていた。
力端子（ＭＤ、／ＤＯＸ端子）から入力したマスクデー
タを夫々取り込み、必要なビット単位に書き込みの可否
を決め、次に同じ並列アクセス用人出、刃端子（ＭＤ、
／ＤＯＸ端子）から書き込みデータを入力し、ＭＡ、に
書き込むことにより、所望の描画を行っていた。
また、表示装置に表示するための直列アクセスは、上記
各制御信号によってＭＡ、ｌから並列にデータをＲＰ、
（レジスタポインタ部）に読み出し、ＳＡＳ （シリア
ルアクセスメモリストローブ信号）の制御によって直列
アクセス用入出力端子（ＳＤ＊端子）に順次シリアルに
データを出力することによって行っていた。
各制御信号によってＭＡ、ｌから並列にデータをＲＰ、
（レジスタポインタ部）に読み出し、ＳＡＳ （シリア
ルアクセスメモリストローブ信号）の制御によって直列
アクセス用入出力端子（ＳＤ＊端子）に順次シリアルに
データを出力することによって行っていた。
第６図は、ＢＯ（ビット演算部）を設け、アドレス端子
（ＡＩ端子）から予め入力したデータＡ、によって演算
内容を決め、次に続いて並列アクセス用入出力端子（Ｍ
Ｄ ｘ ／ Ｄ Ｉ端子）から入力したデータに対し
て該当する論理演算を行った結果をＭＡ、に書き込むよ
うに構成したものである。
（ＡＩ端子）から予め入力したデータＡ、によって演算
内容を決め、次に続いて並列アクセス用入出力端子（Ｍ
Ｄ ｘ ／ Ｄ Ｉ端子）から入力したデータに対し
て該当する論理演算を行った結果をＭＡ、に書き込むよ
うに構成したものである。
尚、第５図および第６図に示す略号は下記の如くである
。
。
ＣＧ：クロックジェネレータ部
ＲＣ：リフレッシュコントロール部
ＡＢニアドレスバッファ部
１０Ｂ：Ｉ１０パンフ１部
ＢＯ：ビット演算部
ＣＤＡｘ ｎ列デコーダアンプ部
ＲＡＤｎ行アドレスデコーダ部
ＭＡ、：メモリアレイ部
ＲＰ、ニレジスタボインタ部
ＷＣＣニライトクロックジェネレータ部ＴＣ：）ランス
ファコントロール部 ＲＡＳ ：ローアドレスストローブ信号ＣＡＳ ｒカラ
ムアドレスストローブ信号Ａ８ ニアドレス信号 ＳＡＳニジリアルアクセスメモリストローブ信号 ＭＤＩＩ／Ｄ、ｌ ’マスクデータ／並列人出データｆ
言号 ＳＤｘ ：直列入出力データ信号 ＭＥ／ＷＥ：マスクイネーブル／ライトイネーブル信号 ＴＲ１０Ｒ：）ランスファイネーブル／アウトプットイ
ネーブル信号 ＳＥニジリアルイネーブル信号 〔発明が解決しようとする問題点〕 第５図および第６図に示すような従来のビデオＲＡＭの
構成は、ＭＡＸ （メモリアレイ）が２次元的に配列
されているため、ＩＣ微細加工技術の向上に伴いメモリ
容量を増大させてアドレス端子数を増大させると、これ
に伴いパフケージから取り出し得る端子数の制限によっ
てデータを書き込むデータ端子数が削減される等、端子
数が一定ならばメモリ容量当りのデータ端子数が逆比例
して低下し、描画しようとするデータ入力を迅速に行え
ず、描画性能を低下させてしまうという問題点があった
。一方、データ端子数を増加させて描画性能を低下させ
ないためにパッケージから取り出す端子数を増加させた
のでは、このパッケージの大きさが大きくなってしまい
、コンパクトに構成し得す、しかも外部の接続配線数が
増大してしまうと共に出力データの変化時の雑音が大き
くなり、実現が困難となってしまうという問題点があっ
た。
ファコントロール部 ＲＡＳ ：ローアドレスストローブ信号ＣＡＳ ｒカラ
ムアドレスストローブ信号Ａ８ ニアドレス信号 ＳＡＳニジリアルアクセスメモリストローブ信号 ＭＤＩＩ／Ｄ、ｌ ’マスクデータ／並列人出データｆ
言号 ＳＤｘ ：直列入出力データ信号 ＭＥ／ＷＥ：マスクイネーブル／ライトイネーブル信号 ＴＲ１０Ｒ：）ランスファイネーブル／アウトプットイ
ネーブル信号 ＳＥニジリアルイネーブル信号 〔発明が解決しようとする問題点〕 第５図および第６図に示すような従来のビデオＲＡＭの
構成は、ＭＡＸ （メモリアレイ）が２次元的に配列
されているため、ＩＣ微細加工技術の向上に伴いメモリ
容量を増大させてアドレス端子数を増大させると、これ
に伴いパフケージから取り出し得る端子数の制限によっ
てデータを書き込むデータ端子数が削減される等、端子
数が一定ならばメモリ容量当りのデータ端子数が逆比例
して低下し、描画しようとするデータ入力を迅速に行え
ず、描画性能を低下させてしまうという問題点があった
。一方、データ端子数を増加させて描画性能を低下させ
ないためにパッケージから取り出す端子数を増加させた
のでは、このパッケージの大きさが大きくなってしまい
、コンパクトに構成し得す、しかも外部の接続配線数が
増大してしまうと共に出力データの変化時の雑音が大き
くなり、実現が困難となってしまうという問題点があっ
た。
本発明は、前記問題点を解決するために、外部から与え
た情報に対応する所定の規則に基づいて、外部から入力
した入力データに該当する演算処理を行うマルチプレー
ンビット演算部１と、このマルチプレーンビット演算部
１によって演算処理された結果を書き込むために、ｍ行
ｎ列からなるメモリプレーンを３次元的にに組配列し、
これらに組のメモリプレーンの同一位置を同時にアクセ
スし得るよう構成したメモリアレイ２とを設け、外部か
ら入力した入力データに対して、予め外部から与えた入
力情報によって指定される所定の規則に対応する演算処
理を実行し、その結果をメモリアレイ２中のに組の同一
位置に書き込むようにしている。
た情報に対応する所定の規則に基づいて、外部から入力
した入力データに該当する演算処理を行うマルチプレー
ンビット演算部１と、このマルチプレーンビット演算部
１によって演算処理された結果を書き込むために、ｍ行
ｎ列からなるメモリプレーンを３次元的にに組配列し、
これらに組のメモリプレーンの同一位置を同時にアクセ
スし得るよう構成したメモリアレイ２とを設け、外部か
ら入力した入力データに対して、予め外部から与えた入
力情報によって指定される所定の規則に対応する演算処
理を実行し、その結果をメモリアレイ２中のに組の同一
位置に書き込むようにしている。
第１図は本発明の原理構成図を示す０図中ＭＢＯ（メモ
リプレーンビット演算部）ｌは、外部がら与えた入力情
報に対応した所定の規則に基づいて、外部から入力した
入力データに該当する演算処理を行うものである。
リプレーンビット演算部）ｌは、外部がら与えた入力情
報に対応した所定の規則に基づいて、外部から入力した
入力データに該当する演算処理を行うものである。
ＭＡｏ（メモリアレイ） ２−０ないし２−３は、ｍ行
ｎ列からなる１ビットで構成された４個のメモリプレー
ンからなるものである０本発明では、図示Ｍ Ａ ｏな
いしＭＡ３をに組配置して深さ方向の情報例えば奥行き
値、色情報を格納し得るようにし、これらの同じビット
位置を同時にアクセスし得るように構成しである。
ｎ列からなる１ビットで構成された４個のメモリプレー
ンからなるものである０本発明では、図示Ｍ Ａ ｏな
いしＭＡ３をに組配置して深さ方向の情報例えば奥行き
値、色情報を格納し得るようにし、これらの同じビット
位置を同時にアクセスし得るように構成しである。
ＣＤＡｅ （列デコーダアンプ部）３−０ないし３−
３は、列アドレスをデコードすると共にＭＡ。２−０な
いし２−３をアクセスするものである。
３は、列アドレスをデコードすると共にＭＡ。２−０な
いし２−３をアクセスするものである。
Ｒｐｏ（レジスタポインタ部）４−０ないし４−３は、
ＭＡ、２−０ないし２−３から読み出した並列データを
直列に変換してＩＯＢ （Ｉ１０バッファ部）７からシ
リアルのデータを出力させるものである。
ＭＡ、２−０ないし２−３から読み出した並列データを
直列に変換してＩＯＢ （Ｉ１０バッファ部）７からシ
リアルのデータを出力させるものである。
次に、動作を説明する。
並列アクセス用入出力端子（以下Ｍ Ｄ ａ ／ Ｄ
ｘ端子という）からマスクデータＭＤＩをｌ０Ｂ６を介
してＭＢＯＩに入力して保持させ、続いてＭＤ＠／Ｄ１
）端子から描画しようとするデータＤ。
ｘ端子という）からマスクデータＭＤＩをｌ０Ｂ６を介
してＭＢＯＩに入力して保持させ、続いてＭＤ＠／Ｄ１
）端子から描画しようとするデータＤ。
をｌ０Ｂ６を介してＭＢＯＩに入力する。これにより、
ＭＢＯＩは、人力されたマスクデークＭＤ舅に対応する
規則を、入力されたデータＤ９に対して演算処理し、そ
の結果をに組（ｋ＝３）からなるＭＡｏ２−０ないし２
−３の所定の同一アドレスに一度に書き込む。
ＭＢＯＩは、人力されたマスクデークＭＤ舅に対応する
規則を、入力されたデータＤ９に対して演算処理し、そ
の結果をに組（ｋ＝３）からなるＭＡｏ２−０ないし２
−３の所定の同一アドレスに一度に書き込む。
以上のように、ＭＡ、２−０ないし２−３からなるメモ
リプレーンをに組、深さ方向に３次元的に配置し、外部
から人力したマスクデータＭＤＩに対応する規則を、外
部から入力したデータＤｘに適用して所定の論理演算処
理を行い、その結果を３次元的に配置したに組（ｋ−３
）のＭＡ＋＋２−〇ないし２−３に夫々書き込むことに
より、少ない並列アクセス用入出力端子数によって高機
能の描画を行うことが可能となる。
リプレーンをに組、深さ方向に３次元的に配置し、外部
から人力したマスクデータＭＤＩに対応する規則を、外
部から入力したデータＤｘに適用して所定の論理演算処
理を行い、その結果を３次元的に配置したに組（ｋ−３
）のＭＡ＋＋２−〇ないし２−３に夫々書き込むことに
より、少ない並列アクセス用入出力端子数によって高機
能の描画を行うことが可能となる。
次に、第１図ないし第４図を用いて本発明の１実施例の
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第２図は、第１図ＭＢＯ（マルチプレーンビット演算部
） １の詳細構成を示す。
） １の詳細構成を示す。
第２図において、ＢＯＵｅ（ビットオペレーシッンユニ
ット）８−０ないし８−３は、ＭＧ（マスクデータ作成
部） 、ＳＩＣ（ＳＭＸ入力データ制御部） 、ＳＭＸ
（ソースデータマルチプレクサ部）、およびＲＯＰ
（ラスクオペレーション部）から構成され、外部から入
力したマクスデータＭＤｗに対応する規則を、外部から
入力したデータＤＸに適用して所定の論理演算処理を行
い、その結果をＣＤＡｅ ３ ０ないし３−３を介して
ＭＡ。２−０ないし２−３に書き込むものである。
ット）８−０ないし８−３は、ＭＧ（マスクデータ作成
部） 、ＳＩＣ（ＳＭＸ入力データ制御部） 、ＳＭＸ
（ソースデータマルチプレクサ部）、およびＲＯＰ
（ラスクオペレーション部）から構成され、外部から入
力したマクスデータＭＤｗに対応する規則を、外部から
入力したデータＤＸに適用して所定の論理演算処理を行
い、その結果をＣＤＡｅ ３ ０ないし３−３を介して
ＭＡ。２−０ないし２−３に書き込むものである。
ＩＲ（第１のレジスタ）ないし４Ｒ（第４のレジスタ）
は、各種情報を保持するものである。
は、各種情報を保持するものである。
ＤＡＤ （データ集合分配部）は、データの集合および
分配を行うものである。
分配を行うものである。
ＢＣＴ（ビット演算コントロール部）は、ビットオペレ
ーションユニット内の動作を制御するタイミング制御信
号Ｔを生成して供給するものである。
ーションユニット内の動作を制御するタイミング制御信
号Ｔを生成して供給するものである。
次に、ｌ０Ｂ６から入力したマスクデータＭＤ□に対応
する規則を、１０Ｂ６から入力したデータＤＸに適用し
て所定の演算処理を行い、その結果をＣＤＡｅ ３−０
ないし３−３を介してＭ Ａ 。
する規則を、１０Ｂ６から入力したデータＤＸに適用し
て所定の演算処理を行い、その結果をＣＤＡｅ ３−０
ないし３−３を介してＭ Ａ 。
２−０ないし２−３に書き込むための動作を詳細に説明
する。
する。
第１に、第１図ＭＯＤ （モード）端子からＲＭ（レジ
スタモード）にしながら、ＲＡＳ、ＣＡＳ。
スタモード）にしながら、ＲＡＳ、ＣＡＳ。
ＡＸ 、Ｄｘ −ＭＥ／ＷＥ、ＴＲ１０Ｅに対して、所
定の制御信号、アドレス信号、およびデータを供給して
、第２図ＭＢＯＬ内のＩＲ（第１のレジスタ）ないし４
Ｒ（第４のレジスタ）に所定のデータを夫々セットする
。これは、各種信号を供給すると共に、データをデータ
入力端子ＭＤπ／Ｄ９から入力し、かつアドレスＡＸを
Ａ、端子から入力し、当該データを該当するＩＲないし
４Ｒに格納することを意味している。尚、ＩＲはＳＭＸ
に供給するデータＦＷを格納するもの、２ＲはＳＭＸに
供給するデータＢＸを格納するもの、３ＲはＭＧに供給
するマスクデータを格納するもの、４ＲはＲＯＰに対し
て演算指示を与える演算情報を格納するレジスタを表す
０例えば破線を描画する場合には、４Ｒに１）０１０”
を格納する（第４図参照）。
定の制御信号、アドレス信号、およびデータを供給して
、第２図ＭＢＯＬ内のＩＲ（第１のレジスタ）ないし４
Ｒ（第４のレジスタ）に所定のデータを夫々セットする
。これは、各種信号を供給すると共に、データをデータ
入力端子ＭＤπ／Ｄ９から入力し、かつアドレスＡＸを
Ａ、端子から入力し、当該データを該当するＩＲないし
４Ｒに格納することを意味している。尚、ＩＲはＳＭＸ
に供給するデータＦＷを格納するもの、２ＲはＳＭＸに
供給するデータＢＸを格納するもの、３ＲはＭＧに供給
するマスクデータを格納するもの、４ＲはＲＯＰに対し
て演算指示を与える演算情報を格納するレジスタを表す
０例えば破線を描画する場合には、４Ｒに１）０１０”
を格納する（第４図参照）。
第２に、ＭＡ、の所望のビットだけに描画する為に、マ
スクデータをＭＤＸ ／Ｄ、端子、ｌ０Ｂ６、およびＤ
ＡＤを介してＭＧに入力すると共に、３Ｒから読み出し
たデータをこのＭＧに入力して、両者の論理和を演算し
てＲＯＰに供給して該当するビットの演算動作を禁止す
る。
スクデータをＭＤＸ ／Ｄ、端子、ｌ０Ｂ６、およびＤ
ＡＤを介してＭＧに入力すると共に、３Ｒから読み出し
たデータをこのＭＧに入力して、両者の論理和を演算し
てＲＯＰに供給して該当するビットの演算動作を禁止す
る。
第３に、４ビット分のデータＤＸ （線分データ）を
ＭＤｘ／Ｄ、端子、ｒＯＢ６、およびＤＡＤを介してＳ
ＩＣに入力する。このＳＩＣは、外部から入力された線
分データをそのまま出力してＳＭＸの選択端子に人力す
る。ＳＭＸは、この選択端子に入力された選択信号に基
づいて、ＩＲから読み出されて人力された１ビットのデ
ータＦ８と、２Ｒから読み出されて入力された１ビット
のデークＢイと、外部から入力された線分データＤ葺と
の３者のうちのいずれかを選択してデータＳを出力し、
ＲＯＰに入力する０例えば外部から線分データＤ８ “
１）０１”が入力された場合、この線分データＤ、″１
）０１”はＳＩＣを介してＳＭＸの選択端子に入力され
、ソースデータＳ＠ＦＸ％ＦＸＳＢｌｌ、ＦＸ”を出力
し、ＲＯＰの端子Ｓに入力する。尚、ソースデータＳ’
Ｆｘ。
ＭＤｘ／Ｄ、端子、ｒＯＢ６、およびＤＡＤを介してＳ
ＩＣに入力する。このＳＩＣは、外部から入力された線
分データをそのまま出力してＳＭＸの選択端子に人力す
る。ＳＭＸは、この選択端子に入力された選択信号に基
づいて、ＩＲから読み出されて人力された１ビットのデ
ータＦ８と、２Ｒから読み出されて入力された１ビット
のデークＢイと、外部から入力された線分データＤ葺と
の３者のうちのいずれかを選択してデータＳを出力し、
ＲＯＰに入力する０例えば外部から線分データＤ８ “
１）０１”が入力された場合、この線分データＤ、″１
）０１”はＳＩＣを介してＳＭＸの選択端子に入力され
、ソースデータＳ＠ＦＸ％ＦＸＳＢｌｌ、ＦＸ”を出力
し、ＲＯＰの端子Ｓに入力する。尚、ソースデータＳ’
Ｆｘ。
Ｆｘ 、Ｂｘ 、、ＦＭ ”をＲＯＰの端子Ｓに入力す
ることは、ＢＯＵｏ（ビットオペレージジンユニット）
ないしＢ ＯＵ ｓの各ＲＯＰに対してソースデータＳ
″Ｆ＠、Ｆ・、Ｂｅ、Ｆｅ”ないしソースデータＳ“Ｆ
３ 、Ｆ、 、Ｂコ、Ｆ、′を夫々入力することを意味
している。
ることは、ＢＯＵｏ（ビットオペレージジンユニット）
ないしＢ ＯＵ ｓの各ＲＯＰに対してソースデータＳ
″Ｆ＠、Ｆ・、Ｂｅ、Ｆｅ”ないしソースデータＳ“Ｆ
３ 、Ｆ、 、Ｂコ、Ｆ、′を夫々入力することを意味
している。
第４に、ＲＯＰは、この端子Ｓに入力されたソースデー
タＳ“Ｆｘ ＳＦｘ 、Ｂｘ ＳＦＸ ”と、ＭＡ＋＋
２−０ないし２−３から読み出されたディスティネーシ
ョンデータＤＸとが入力されており、既述したＭＯから
当該ＲＯＰに入力されたマスクデータＭによって禁止さ
れていないビットに対して、４Ｒに格納されている内容
によって設定される演算処理、ここでは“１０１０”を
第１のステップで格納したので、端子Ｓに入力されたソ
ースデータＳｌを出力する。禁止されているビットに対
しては、端子りに入力されたディスティネーションデー
タＤ、をそのまま出力する。これにより、マスクデータ
Ｍによって禁止されていないビットのみが、ソースデー
タＳｘによって置き換えられ、所望の線分が描画される
こととなる。
タＳ“Ｆｘ ＳＦｘ 、Ｂｘ ＳＦＸ ”と、ＭＡ＋＋
２−０ないし２−３から読み出されたディスティネーシ
ョンデータＤＸとが入力されており、既述したＭＯから
当該ＲＯＰに入力されたマスクデータＭによって禁止さ
れていないビットに対して、４Ｒに格納されている内容
によって設定される演算処理、ここでは“１０１０”を
第１のステップで格納したので、端子Ｓに入力されたソ
ースデータＳｌを出力する。禁止されているビットに対
しては、端子りに入力されたディスティネーションデー
タＤ、をそのまま出力する。これにより、マスクデータ
Ｍによって禁止されていないビットのみが、ソースデー
タＳｘによって置き換えられ、所望の線分が描画される
こととなる。
第５に、ＲＯＰから出力された各データは、ＯＤＡ、を
介してＭＡｘに書き込まれる。
介してＭＡｘに書き込まれる。
以上の手順によって、ＭＡＸから読み出されたディステ
ィネーションデータＤ８に対して、マスクデータＭによ
って禁止されていないビットに対して４Ｒに格納された
内容によって指示される演算処理がＲＯＰによってソー
スデータＳ、Ｉに対して実行され、その結果が対応する
ＭＡ、に書き込まれる。この際、ＢＯＵ、ないしＢ Ｏ
Ｕ ｓからなる４ （Ｊ＝４）つのビットオペレーショ
ンユニットを設けて表示面積を拡大し、かつ各ＢＯＵ、
ないしＢ ＯＵ ｓに対して深さ方向く表示すべき同じ
ビットに対する深さ方向の情報例えば奥行き値、色情報
など）の情報（ここではに−４ビットの情報）を持たせ
る構成を同−ＩＣチ７ブ上に配室することにより、端子
数を少なくして高機能のビデオＲＡＭを構成することが
可能となる。
ィネーションデータＤ８に対して、マスクデータＭによ
って禁止されていないビットに対して４Ｒに格納された
内容によって指示される演算処理がＲＯＰによってソー
スデータＳ、Ｉに対して実行され、その結果が対応する
ＭＡ、に書き込まれる。この際、ＢＯＵ、ないしＢ Ｏ
Ｕ ｓからなる４ （Ｊ＝４）つのビットオペレーショ
ンユニットを設けて表示面積を拡大し、かつ各ＢＯＵ、
ないしＢ ＯＵ ｓに対して深さ方向く表示すべき同じ
ビットに対する深さ方向の情報例えば奥行き値、色情報
など）の情報（ここではに−４ビットの情報）を持たせ
る構成を同−ＩＣチ７ブ上に配室することにより、端子
数を少なくして高機能のビデオＲＡＭを構成することが
可能となる。
第３図は本発明の動作説明タイムチャートを示す。図中
モードＲＭは、第２図を用いて既述した第１のステップ
に対応する処理を示す、これは、外部から入力した並列
データＩＧＤないし４ＧＤを、ｌ０Ｂ６およびＤＡＤを
介して、アドレスＩＯＡないし４ＧＡによってアクセス
されるＩＲないし４Ｒに書き込む（Ｗ）状態を表してい
る。この書き込みによって、ＩＲないし４Ｒに夫々のデ
ータ、マスクデータ、あるいは演算内容がセットされる
０図中モードＭＭは、第２図を用いて記述した第２ない
し第５のステップに対応する処理を表す、これは、ＭＡ
ｘから読み出した（Ｒ）ディスティネーションデータＤ
ｘに対して、４Ｒに格納されている内容で指定される所
定の演算処理を、外部から入力されたソースデータＳＸ
などに対して実行し、その結果を該当するＭＡ、に書き
込む（Ｗ）一連の処理状態を表している。
モードＲＭは、第２図を用いて既述した第１のステップ
に対応する処理を示す、これは、外部から入力した並列
データＩＧＤないし４ＧＤを、ｌ０Ｂ６およびＤＡＤを
介して、アドレスＩＯＡないし４ＧＡによってアクセス
されるＩＲないし４Ｒに書き込む（Ｗ）状態を表してい
る。この書き込みによって、ＩＲないし４Ｒに夫々のデ
ータ、マスクデータ、あるいは演算内容がセットされる
０図中モードＭＭは、第２図を用いて記述した第２ない
し第５のステップに対応する処理を表す、これは、ＭＡ
ｘから読み出した（Ｒ）ディスティネーションデータＤ
ｘに対して、４Ｒに格納されている内容で指定される所
定の演算処理を、外部から入力されたソースデータＳＸ
などに対して実行し、その結果を該当するＭＡ、に書き
込む（Ｗ）一連の処理状態を表している。
第４図は４Ｒ（第４のレジスタ）の内容例を示す０図中
左欄の４ビットからなるデータを、第２図を用いて説明
した第１のステップでセントすることにより、右欄に示
す演算処理が、第２図ＲＯＰによって実行される０図中
″Ｓ”はソースデータを表し、“ＤｏはＭＡ、から読み
出したディスティネーションデータを表す。
左欄の４ビットからなるデータを、第２図を用いて説明
した第１のステップでセントすることにより、右欄に示
す演算処理が、第２図ＲＯＰによって実行される０図中
″Ｓ”はソースデータを表し、“ＤｏはＭＡ、から読み
出したディスティネーションデータを表す。
尚、本発明は、第１図構成を１つのパッケージに内蔵さ
せてもよいし、更に、１つのＩＣチップ上に搭載するよ
うにしてもよい。
せてもよいし、更に、１つのＩＣチップ上に搭載するよ
うにしてもよい。
また、第１図ないし第４図に示す略号は下記の如くであ
る。
る。
ＣＧ：クロックジェネレータ部
ＲＣ：リフレッシュコントロール部
ＡＢニアドレスバッファ部
１０Ｂ：ｒ１０バッファ部
ＭＢＯ：マルチプレーンビット演算部
ＣＤ Ａ ＊ ：列デコーダアンプ部ＲＡＤ ｎ行ア
ドレスデコーダ部 ＭＡ、：メモリアレイ部 ＲＰ、；レジスタポインタ部 ＷＣＧニライトクロックジェネレータ部ＴＣ：）ランス
ファコントロール部 ＤＡＤ：データ集合分配部 ＢＣＴ：ビット演算コントロール部 ＩＲ：第１のレジスタ ２Ｒ：第２のレジスタ ３Ｒ：第３のレジスタ ４Ｒ，第４のレジスタ ＳＩＣ：ＳＭＸ入カデカデータ制 御部：マスクデータ作成部 ＳＭＸ ：ソースデータマルチプレクサ部ＲＯＰ ：ラ
スタオペレーション部 ＭＯＤ：モード指定信号 ＲＡＳ ：ローアドレスストローフ信号ＣＡＳ Ｓカラ
ムアドレスストローブ信号Ａ、ニアドレス信号 ＳＡＳ ニジリアルアクセスメモリストローブ信号 ＭＤＸ ／Ｄ、：マスクデータ／並列人出データ信号 ｓＤｇ：直列入出力データ信号 ＭＥ／Ｗ［：マスクイネーブル／ライトイネーブル信号 ＴＲ１０Ｅ ： ）ランスファイネーブル／アウトプン
トイネーブル信号 ＳＥニジリアルイネーブル信号 ＢＴ：マルチプレーンビット演算部制御タイミング信号 ＢＡ：マルチプレーンビット演算部アドレス信号 ＢＷ：マルチプレーンビット演算部書き込みタイミング
信号 Ｂ Ｃ： ７／ｌｚチア” Ｌ／ −７ヒテｔ ＲＡＭ
ＡＩ′ｍ信号〔発明の効果〕 以上説明したように、本発明によれば、メモリアレイを
３次元的に配列して３次元的アクセスを可能にしかつマ
ルチプレーンビット演算部を内蔵させて描画処理を内部
で行わせる構成を採用しているため、ビデオＲＡＭに設
ける入力端子数を少なくし、かつ本発明に係わるビデオ
ＲＡＭを少ない個数を用いて奥行き値、色情報などの深
さ方向の情報を簡単な構成で実現することができる。
ドレスデコーダ部 ＭＡ、：メモリアレイ部 ＲＰ、；レジスタポインタ部 ＷＣＧニライトクロックジェネレータ部ＴＣ：）ランス
ファコントロール部 ＤＡＤ：データ集合分配部 ＢＣＴ：ビット演算コントロール部 ＩＲ：第１のレジスタ ２Ｒ：第２のレジスタ ３Ｒ：第３のレジスタ ４Ｒ，第４のレジスタ ＳＩＣ：ＳＭＸ入カデカデータ制 御部：マスクデータ作成部 ＳＭＸ ：ソースデータマルチプレクサ部ＲＯＰ ：ラ
スタオペレーション部 ＭＯＤ：モード指定信号 ＲＡＳ ：ローアドレスストローフ信号ＣＡＳ Ｓカラ
ムアドレスストローブ信号Ａ、ニアドレス信号 ＳＡＳ ニジリアルアクセスメモリストローブ信号 ＭＤＸ ／Ｄ、：マスクデータ／並列人出データ信号 ｓＤｇ：直列入出力データ信号 ＭＥ／Ｗ［：マスクイネーブル／ライトイネーブル信号 ＴＲ１０Ｅ ： ）ランスファイネーブル／アウトプン
トイネーブル信号 ＳＥニジリアルイネーブル信号 ＢＴ：マルチプレーンビット演算部制御タイミング信号 ＢＡ：マルチプレーンビット演算部アドレス信号 ＢＷ：マルチプレーンビット演算部書き込みタイミング
信号 Ｂ Ｃ： ７／ｌｚチア” Ｌ／ −７ヒテｔ ＲＡＭ
ＡＩ′ｍ信号〔発明の効果〕 以上説明したように、本発明によれば、メモリアレイを
３次元的に配列して３次元的アクセスを可能にしかつマ
ルチプレーンビット演算部を内蔵させて描画処理を内部
で行わせる構成を採用しているため、ビデオＲＡＭに設
ける入力端子数を少なくし、かつ本発明に係わるビデオ
ＲＡＭを少ない個数を用いて奥行き値、色情報などの深
さ方向の情報を簡単な構成で実現することができる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例要部構成図、第３図は本発明の動作説明タイムチャー
ト、第４図は第４のレジスタの内容例、第５図および第
６図は従来方式の構成図を示す。 図中、１はＭＢＯ（マルチプレーンビット演算部）、２
−０ないし２−３はＭＡ、（メモリアレイ）、３−０な
いし３−３はＣＤＡｌ＋ （列レコーダアンプ部）、
４−０ないし４−３はＲＰｘ（レジスタポインタ部）、
５はＲＡＤ （行アドレスデコーダ部）、６．７はｌ０
Ｂ（Ｉ１０バフファ）、８−０ないし８−３はＢＯＵＸ
（ビットオペレーションユニット’） 、ＭＧはマ
スクデータ作成部、ＳＩＣはＳＭＸ入カデカデータ制御
部ＭＸはソースデータマルチプレクサ部、ＲＯＰはラス
クオペレーシッン部を表す。
例要部構成図、第３図は本発明の動作説明タイムチャー
ト、第４図は第４のレジスタの内容例、第５図および第
６図は従来方式の構成図を示す。 図中、１はＭＢＯ（マルチプレーンビット演算部）、２
−０ないし２−３はＭＡ、（メモリアレイ）、３−０な
いし３−３はＣＤＡｌ＋ （列レコーダアンプ部）、
４−０ないし４−３はＲＰｘ（レジスタポインタ部）、
５はＲＡＤ （行アドレスデコーダ部）、６．７はｌ０
Ｂ（Ｉ１０バフファ）、８−０ないし８−３はＢＯＵＸ
（ビットオペレーションユニット’） 、ＭＧはマ
スクデータ作成部、ＳＩＣはＳＭＸ入カデカデータ制御
部ＭＸはソースデータマルチプレクサ部、ＲＯＰはラス
クオペレーシッン部を表す。
Claims (7)
- （１）外部から入力した入力データに対して所定の処理
を行ってその結果をメモリアレイに書き込むよう構成し
たマルチプレーンビデオＲＡＭ構成方式において、 外部から与えた情報に対応する所定の規則に基づいて、
外部から入力した入力データに該当する演算処理を行う
マルチプレーンビット演算部（１）と、このマルチプレ
ーンビット演算部（１）によって演算処理された結果を
書き込むために、ｍ行ｎ列からなるメモリプレーンを３
次元的にｋ組配列し、これらにｋ組のメモリプレーンの
同一位置を同時にアクセスし得るよう構成したメモリア
レイ（２）とを備え、 外部から入力した入力データに対して、予め外部から与
えた入力情報によって指定される所定の規則に対応する
演算処理を実行し、その結果をメモリアレイ（２）中の
ｋ組の同一位置に書き込み得るよう構成したことを特徴
とするマルチプレーンビデオＲＡＭ構成方式。 - （２）ｍ行ｎ列からなるメモリプレーンをｋ組、３次元
的に配置する場合に、ｋおよびｎを２のべき乗にするよ
う構成したことを特徴とする特許請求の範囲第（１）項
記載のマルチプレーンビデオＲＡＭ構成方式。 - （３）第１および第２のｋビット長のレジスタを設けて
これに予め所定のデータを格納し、外部から入力された
１ビット長のデータ入力に対応していずれかに格納され
ているデータをｋ組のメモリプレーンに書き込むよう構
成したことを特徴とする特許請求の範囲第（１）項記載
のマルチプレーンビデオＲＡＭ構成方式。 - （４）上記第１および第２のｋビット長のレジスタに加
えて更に第３のｋビット長のレジスタを設け、選択され
たメモリプレーンのｋビットのうち、この第３のｋビッ
ト長のレジスタに記憶されている状態によって書き込み
可能となっているビットに対してのみ、第１あるいは第
２のｋビット長のレジスタのいずれかに格納されている
データを書き込み、それ以外のビットは以前の状態を保
持するよう構成したことを特徴とする特許請求の範囲第
（１）項記載のマルチプレーンビデオＲＡＭ構成方式。 - （５）メモリプレーンから読み出したｋビットのディス
ティネーションデータと、外部から入力された１ビット
の入力データによって選択された上記第１あるいは第２
のｋビット長のレジスタに格納されている内容とをビッ
ト対応に所定の論理演算を行い、その結果をメモリプレ
ーンの該当する位置に書き込むよう構成したことを特徴
とする特許請求の範囲第（１）項記載のマルチプレーン
ビデオＲＡＭ構成方式。 - （６）上記第１および第２のｋビット長のレジスタに加
え更に第３のｋビット長のレジスタを設け、特許請求の
範囲第（５）項に記載した論理演算結果を、更にこの第
３のレジスタに記憶されている状態によって書き込み可
能となっているビットに対してのみ、書き込みを行い、
それ以外のビットは以前の状態を保持するよう構成した
ことを特徴とする特許請求の範囲第（１）項記載のマル
チプレーンビデオＲＡＭ構成方式。 - （７）上記３次元的に配置したｍ行ｎ列のメモリプレー
ンのｋ組に対して、行方向のアドレスによっアクセスさ
れるｋ組のｊビットについて、第１、第２および第３の
ｋビット長のレジスタを１組共通に設け、その値によっ
て並列に特許請求の範囲第（２）項ないし第（６）項に
記載した処理を行い、外部から入力されたｊビット並列
の入力データに対し、ｊビット並列に処理を行うように
したことを特徴とする特許請求の範囲第（１）項記載の
マルチプレーンビデオＲＡＭ構成方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035663A JPS63204595A (ja) | 1987-02-20 | 1987-02-20 | マルチプレ−ンビデオｒａｍ構成方式 |
| US07/157,231 US4933879A (en) | 1987-02-20 | 1988-02-18 | Multi-plane video RAM |
| DE8888301432T DE3880343T2 (de) | 1987-02-20 | 1988-02-19 | Video-ram mit vielfachen ebenen. |
| EP88301432A EP0279693B1 (en) | 1987-02-20 | 1988-02-19 | Multi-plane video ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035663A JPS63204595A (ja) | 1987-02-20 | 1987-02-20 | マルチプレ−ンビデオｒａｍ構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204595A true JPS63204595A (ja) | 1988-08-24 |
Family
ID=12448109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035663A Pending JPS63204595A (ja) | 1987-02-20 | 1987-02-20 | マルチプレ−ンビデオｒａｍ構成方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4933879A (ja) |
| EP (1) | EP0279693B1 (ja) |
| JP (1) | JPS63204595A (ja) |
| DE (1) | DE3880343T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146813A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | 論理演算機能付画像メモリ |
| US6281950B1 (en) | 1997-06-16 | 2001-08-28 | Display Laboratories, Inc. | High speed digital zone control |
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1987
- 1987-02-20 JP JP62035663A patent/JPS63204595A/ja active Pending
-
1988
- 1988-02-18 US US07/157,231 patent/US4933879A/en not_active Expired - Lifetime
- 1988-02-19 DE DE8888301432T patent/DE3880343T2/de not_active Expired - Fee Related
- 1988-02-19 EP EP88301432A patent/EP0279693B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0279693B1 (en) | 1993-04-21 |
| DE3880343D1 (de) | 1993-05-27 |
| DE3880343T2 (de) | 1993-07-29 |
| EP0279693A2 (en) | 1988-08-24 |
| US4933879A (en) | 1990-06-12 |
| EP0279693A3 (en) | 1990-01-10 |
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