JPH09508745A

JPH09508745A - 連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法

Info

Publication number: JPH09508745A
Application number: JP8531884A
Authority: JP
Inventors: ジー．アール．モハンラオ，
Original assignee: シーラスロジック，インコーポレイテッド
Priority date: 1995-04-19
Filing date: 1996-04-19
Publication date: 1997-09-02
Anticipated expiration: 2016-04-19
Also published as: WO1996033497A1; EP0766866B1; JP2931412B2; US5581513A; EP0766866A1; KR100295031B1

Abstract

(57)【要約】入出力回路部205と、複数のロウと複数のカラムに配置されているランダムアクセスメモリセル201のアレイ202とを含むランダムアクセスメモリ200が提供される。ロウデコーダ回路部206は、ロウアドレスに応答してアクセスのためのアレイ202内のセルのロウを選択するために設けられている。カラム制御回路部207、208はその選択されたロウに沿った位置に対するアクセスを制御するために含まれており、その各位置は少なくとも１つのメモリセル201を含んでいる。カラム制御回路部207、208は、入出力回路205を通じて、その選択されたロウに沿った第１の複数の位置を逐次アクセスし、その選択されたロウに沿った第２の複数の位置を同時にアクセスするように動作可能である。補助メモリ回路部209は、第２の複数の位置と入出力回路部205との間のデータ交換をインターフェイスするために含まれており、補助メモリ回路部209は、アレイ202内の第２の複数の位置の中の対応する位置とパラレルにワードを交換し、入出力回路205とシリアルにワードを交換する。

Description

【発明の詳細な説明】連続ページランダムアクセスメモリと、連続ページランダムアクセスメモリを使用するシステムおよび方法発明の技術分野本発明は一般的にはランダムアクセスメモリデバイス、特に連続ページランダムアクセスメモリ、連続ページランダムアクセスメモリを使用するシステムおよび方法に関する。発明の背景現在利用可能なダイナミックランダムアクセスメモリーデバイス(DRAM)とビデオRAM(VRAM)やキャッシュDRAMとウインドウRAM等の派生物は、十分に確立されたアーキテクチャに近い設計が典型的になされている。基本アーキテクチャとしては、メモリーセルがm個のロウとn個のカラムの矩形アレイとして配置されており、その各ロウは導電性ロウライン(ワードライン)と関連づけられており、各カラムは導電性カラムライン(ビットライン)と関連づけられている。ロウアドレスデコーダを含むロウデコーダ回路部はワードラインに結合されており、そのロウのセルへのアクセスができるように、アドレスされたロウのワードラインを充電する。センスアンプはアドレスされたロウに沿ったセル内データのリード、ライトおよびリフレッシュをするために各ビットラインに結合されている。その後、カラムデコーダ回路部はセンスアンプに結合され、カラムアドレスに応答してアドレスされたロウに沿った特定のセルあるいは複数のセル(「位置」)に対してデータの読み出しや書き込みを許容する。伝統的なDRAMは、多くの従来の制御信号によって制御される。典型的なDRAMは、電源およびグラウンド入力に加え、選択されたビット幅のランダムデータポートと、アレイのサイズに応じたビット幅のマルチプレクスされたアドレスポートと、ロウアドレスおよびカラムアドレスストローブ(RASおよびCAS)を受け取る入力と、リード/ライト(R/W)を受け取る入力と、出力イネーブル(OE)制御信号とを含んでいる。通常は、アレイ内のある位置をアクセス(読み出したりあるいは書き込んだり)するために、まずロウアドレスがアドレスポートに現れRASでラッチされる。一旦ロウアドレスがラッチされると、カラムアドレスがデータポートに現れCA Sでラッチされる。カラムアドレスを受け取った後の所定の時間、データポート経由でアドレスされた位置に対してアクセスが行われる。リード/ライト制御信号は、データがアドレスされた位置から読み出されているのかあるいは書き込まれているのかを決定する。出力イネーブル制御信号は、読み出し中のデータポートを出力バッファが駆動することを可能にする。全ての要求されたアドレス、制御信号ならびにデータ入出力を提供するために、DRAMパッケージに対して対応する数のピンが要求される。例えば、典型的な１メガビット×１６のDRAM(すなわち各位置がカラムアドレスごとにアクセスされる１６個のセルを有している)は、１６本の入力ポートピン、１２本のアドレスポートピン、１本あるいは２本のグラウンドピン、１本あるいは２本の電源ピン、そしてRAS、CAS、R/W、OEのそれぞれに対して1本の合計３４本あるいは３６本のピンを必要とする。上位バイトと下位バイトに分かれたCASを持っているようなDRAMデバイスには同じサイズ(１メガビット×16)によるメモリで38本までのピンを含むものもある。ほとんどのDRAMパッケージは規格化されており、40、42、 44、48、あるいは64本のピンのいずれかを有している。このように使用されていない「ノーコネクト」(NC)ピンがパッケージ化されたDRAM上に見られる。これらの使用されていないピンは与えられたDRAMデバイスに付加機能を供給するために利用可能であるが、この特徴は典型的には利用されていない。以上で手短に述べてきたように、DRAM中のデータは典型的にワード単位でアクセスされる。これらのワードは、例えば、1,4,8,16,32あるいは64ビット長であり得る。アクセスそれ自体はランダム、ページ、シリアル、あるいはニブルであり得る。ページモードは、一度にデータのブロックがよく要求される表示データ生成のようなアプリケーションには特に有効である。ページモードでは、ロウアドレスがアドレスポートに現れ、アレイ内の与えられたロウを選択するためにRA Sでラッチされる。次にカラムアドレスがアドレスポートに現れ、最初のカラムあるいはカラムのグループを選択するためにCASでラッチされ、選択された行上の最初のワードにアクセスできるようにする。その後、カラムデコーダ(スタティックあるいはダイナミック)回路部は、一連のカラムアドレスを生成するため受け取ったカラムアドレスから隣接したカラムあるいはカラムのグループまでインクリメントし、選択された同じロウに沿ったワードの「ページ」をアクセスできるようにする。ページモードを用いる利点は、現在ほとんどのデータ処理システムが扱っている方法において顕著である。メモリ内でのデータの空間的ローカリィティおよび /または時間的ローカリィティが効率的に維持されていることがよくある。例えば、中央処理ユニット(CPU)は、大部分は、メモリ上で隣接したデータのブロックを操作する命令シーケンスを実行する。いくつかの場合には、このような「空間的に隣接した」ブロックへの、あるいはそのブロックからのアクセスが実行時間の90%の間に起こる。CPUは、メモリ中の同じデータのブロックを繰り返し処理する命令やサブ命令のループをも実行する。この場合「時間的ローカリィティ」は維持されている。多くのワードが単一のRASランダムサイクルの間に(すなわち、ロウアドレスごとに)、アクセスされているので、これらの場合にはページモードが好ましい。現在、ページモードでのDRAMのパフォーマンスはページ長により制限されている。ページ長は、周辺回路の能力とセルアレイのロウの長さにより最初に決定される。例えば、１６メガビットメモリは「k ロウ k カラム」(実際の実施においてはアレイは４０９６ロウ×４０９６カラムである)。よって、この場合の最大ページ長はk(４０９６)ビットであり、カラムアドレス(「CASサイクル」)毎にアクセスされるワードあたりのビット数には無関係である。結果として、全ロウに対してデータがアクセスされるたびに、次のロウをアドレスするために全く新しいRASサイクルが実行されなければならない。言い換えれば、一度に一つのロウだけが他の「ランダム」サイクル(RASサイクル)によって中断されずに呼び出されることができるのである。重要なことに、各RASサイクルに要求される時間は、ページにアクセスするために必要な時間よりも実質的に長く、例えば最初のページに対しては、40ナノ秒に対して130ナノ秒を要する。言い換えれば、RASの後、最初のページがアクティブになるのに典型的には70〜80ナノ秒を要し、そのロウに沿ってそれに続くページ(CASサイクル)はふつう約40ナノ秒を要する。このように現在利用可能なDRAMにおいては、複数のロウにまたがるセルのブロックや特にアレイの全てのセルにアクセスするためには多くの時間が必要とされている。このように、DRAMやその派生物においてページモードアクセスを改良するための回路、システムおよび方法に対する需要が高まってきている。このような回路、システムおよび方法は、複数のロウにまたがるセルのブロックに対するページモードアクセスを許容するか、さらにはセルアレイ中の全てのセルに対するページモードアクセスを提供するべきである。付加的な機能をインプリメントするにあたっては、チップの外部(off-chip)で生成されるあらゆる必要な制御信号は、標準DRAMパッケージで既に利用されている有効な「NC」コネクションを有効に利用するべきである。発明の要約本発明の原理は、一般的にはランダムアクセスメモリデバイスにおける連続ページアクセスの実施を提供する。特に、本発明に関するメモリ、システムおよび方法は、ロウの切り替えの間にRASサイクルを実行するのに要求される時間にかかわらず、ランダムアクセスメモリ内の複数のロウの記憶位置が中断なしにアクセスされることを許容している。本発明の原理に従ったメモリは、各RASサイクルが実行されている間にメモリ装置と外部装置との間のデータフローを維持するメモリセルアレイに関連した補助メモリシステムをー般的に含んでいる。本発明の最初の実施形態では、入出力回路部と、複数のロウと複数のカラムに配置されたメモリセルのアレイと、アクセスするアレイ内の与えられたセルのロウをロウアドレスに応答して選択するロウ制御回路部とを含むランダムアクセスメモリが提供されている。ランダムアクセスメモリは、選択されたロウに沿った位置へのアクセスを制御するカラム制御回路部をも備えており、その各位置は少なくとも１つのメモリセルを備えている。カラム制御回路部は、入出力回路部を通じて選択されたロウに沿った第１の複数の位置を逐次アクセスし、それと同時に、選択されたロウに沿った第２の複数の位置をアクセスさせることが可能である。補助メモリ回路部は、第２の複数の位置と入出力回路部との間のデータ交換をインターフェイスするために提供されており、補助メモリ回路部は、アレイ内の第２の複数の位置の中の対応する位置とはパラレルにデータワードを交換し、入出力回路部とはシリアルにデータワードを交換する。本発明原理の別の実施形態では、入出力回路部と、複数のロウと複数のカラムのランダムアクセスメモリセルのアレイと、ロウアクセス制御回路部と、補助メモリと、位置アクセス制御回路部とを含む連続ページメモリが提供されている。ロウアクセス制御回路部は、所定の時間間隔のロウアクセスサイクルの間、ロウアドレスストローブで受け取ったロウアドレスをラッチし、それに応答してアレイ内の対応するロウを選択するように動作可能である。補助メモリは、ロウアクセスサイクルの間に一連のデータワードを入出力回路部と交換するために設けられている。一連のデータワードのワードの数は、ロウアクセスサイクル時間間隔の関数として選択されている。位置アクセス制御回路部は選択されたロウに沿った記憶位置へのアクセスを供給するものとして含まれ、各記憶位置は少なくとも一つのメモリセルを含む。位置アクセス制御回路部は、データアクセスサイクルの第１の選択された期間の間、選択されたロウに沿った第１の複数位置と入出力回路部との間でページアクセスを許容するように動作させることが可能である。位置アクセス制御回路部は、データアクセスサイクルの第２の選択された期間の間、補助メモリと選択されたロウに沿った第２の複数の位置に対応するメモリとの間のデータのワードの同時交換を許容して動作させることが可能である。本発明原理のさらに別の実施形態では、複数のロウと複数のカラムのランダムアクセスメモリセルのアレイを備えた連続ページランダムアクセスメモリが提供されている。所定の時間間隔の複数のロウアクセスサイクルのそれぞれの間に、ロウアドレスストローブで受け取ったロウアドレスをラッチし、それに応答してアレイ内の対応するロウを選択するように動作可能であるロウアクセス制御回路部が設けられている。また、補助メモリも設けられている。読み出し/書き込み回路部は、ロウアクセスサイクル間に生じる複数のデータアクセスサイクルのそれぞれの間に、アレイ内の選択された位置へデータを読みだしたり書き込んだりするために含まれており、各位置は少なくとも一つ以上のメモリセルを含んでいる。読み出し/書き込み回路部は、各データアクセスサイクルの第１の選択された期間の間は、入出力回路を通じて、選択されたロウに沿った最初の複数の位置に対するページアクセスを許容するように動作可能である。さらに、読み出し/ 書き込み回路部は、各データアクセスサイクルの第２の選択された期間の間は、補助メモリと選択されたロウに沿った第２の複数の位置の中の対応する位置との間のデータのワードのパラレルな交換を許容するように動作可能である。本発明の原理はまた、複数のロウと複数のカラムのメモリセルのアレイを有し、記憶セル位置がデータアクセスサイクルとロウアクセスサイクルの間に発生するロウ選択との間にアクセスが可能な与えられたロウの上にある少なくとも一つのメモリセルを備えているメモリシステムにおいて、連続ページモードアクセスを実行する方法において具体化されている。各データアクセスサイクルの第１の選択された期間の間、ロウの中で選択されたひとつのロウに沿った第１の複数の位置がメモリシステム入出力を通じてアクセスされる。各データアクセスサイクルの第２の選択された期間の間に、補助メモリと選択されたロウに沿った第２の複数の記憶位置中の対応する位置との間で、データのワードがパラレルに交換される。最後に、各ロウアクセスサイクルの間に、メモリ入出力と補助メモリとの間で、データが交換される。本発明の原理は、DRAMやその派生物におけるページモードアクセスを実現するにあたって、現在入手可能な回路やシステムや方法に対して多大な優位性を提供する。特に、本発明の原理は複数のロウにまたがるセルのブロックに対するページモードアクセスを許容しており、究極的には、中断されないページとしてのセルアレイ内のすべてのセルへのページモードアクセスを許容している。この付加的な機能を実現するにあたっては、チップの外部(off-chip)で生成されるあらゆる必要な制御信号は、標準DRAMパッケージで既に利用されている有効な「ノーコネクト」ピンを有効に利用するべきである。以上で、以下に続く発明の詳細な説明がより十分に理解できるように、本発明の特徴や技術的長所をかなり大まかに述べてきた。本発明の請求の範囲の主題を形成する、本発明の付加的な特徴および長所を、以下で述べていく。当業者にとって、開示された着想および具体的な実施形態が、本発明と同一の目的を果たすために他の構造物を改変または設計する際の基礎として容易に利用可能であることは、理解されるべきである。また、このような同等な構成物は、添付の請求の範囲に記載される本発明の精神および範囲を逸脱しないことも、当業者にとって認識されるべきである。図面の簡単な説明本発明およびその利点をさらに完全に理解するため、添付図面に関連して以下の記載への参照がなされる。図１は、ディスプレイコントロールシステムの機能ブロック図であり、図２は、本発明の原理を具体化しているメモリ装置のさらに詳細な機能ブロック図である。図２のメモリ装置は、図１のシステムのフレームバッファの構成に対する一つのアプリケーションとして適当である。発明の詳細な説明本発明の原理とその利点は、図１と図２の図面に描かれている図示された実施形態を参照することによって最もよく理解され、その図面では同一番号が同一部品を示している。図示のため、本発明の原理はDRAMを用いて構築したフレームバッファのディスプレイシステムに応用したものとして描かれるであろう。しかし、以下の議論で明らかとなるように、これらの原理は多くの異なったメモリ装置やデータ処理システムに適用されうることに注意されたい。図１は、グラフィックデータおよび/またはビデオデータを制御する処理システム100の一部をあらわす高レベル機能ブロック図である。システム100は、中央処理ユニット101、システムバス102、ディスプレイコントローラ103、フレームバッファ104、デジタル/アナログ変換器(DAC)105およびディスプレイ装置106を含む。ディスプレイコントローラ103、フレームバッファ104およびDAC105は単一のICチップ107上に製造されることもあるし、別のチップ上に製造されることもある。ＣＰＵ101はシステム(「マスタ」)100の全動作を制御し、ユーザコマンドの下でディスプレイユニット106に表示されるべきグラフィックデータの内容を決定し、様々なデータ処理機能を実行する。例えば、ＣＰＵ101は市販のパーソナルコンピュータに使われている汎用マイコンであり得る。ＣＰＵ101はシステム100 の残りの部分とシステムバス102を通じて通信し、このシステムバスは、例えばI AバスあるいはPCIバスといったローカルバスであり得る。DAC105はコントローラ 103からデジタルデータを受け取り、これに応答してアナログデータを出力し、ディスプレイ106を駆動する。システム100の特定の実施形態によっては、DAC105 は、いくつかのオプションを挙げれば、カラーパレット、YUVからRGBへのフォーマット変換回路、Ｘ−およびＹ−ズーム回路を備えていてもよい。ディスプレイ106は、例えば、ＣＲＴユニットや液晶ディスプレイ、電界発光ディスプレイ(ELD)、あるいはプラズマディスプレイ(PLD)、あるいは複数の画素として画像を画面上に表示するその他のタイプの装置であることもある。なお、別の実施形態では、「ディスプレイ」106はレーザプリンタ、あるいはそれに類似した文書表示/印刷装置などのその他のタイプの出力装置でもあり得ることに注意すべきである。図２は、本発明原理を具体化したダイナミックランダムアクセスメモリ(DRAM) 200の機能ブロック図である。図１に示されているシステムにおいては、DRAM200 はフレームバッファ104を構成するために利用されている。しかし、DRAM200は広範囲の応用に適しており、特にページモードアクセスを要求する応用例に適しているということが認識されるべきである。 DRAM200は、202aと202bの２つのアレイに配置された複数の記憶位置201を含んでいる。各アレイ202はM/2個のロウとN個のカラムのダイナミックメモリセル201 を含んでおり、それぞれのセル201はロウとカラムの交点に配置されている。各ロウは少なくとも一つの導電性のロウライン(ワードライン)203と関連づけられており、各カラムは少なくとも一つの導電性カラムライン(ビットライン)204と関連づけられている。選択されたセル201、ロウライン203とカラムライン204は参照のため図２に描かれている。現実の実施形態では、DRAM200は数千あるいはそれ以上のロウと、数千あるいはそれ以上のカラムを有していてもよい。例えば、２メガバイト(１６メガビット)デバイスは４０９６ロウと４０９６カラムとして配置されてもよい。制御回路部205はアドレス入力、入出力データ、電源入力、およびRAS、CAS、リードライトセレクトといった制御信号を制御する。ロウデコーダは受け取ったロウアドレスに応じてロウデコーダ206により制御される。図示の実施形態では、ロウデコーダ206は一つのロウライン203をアレイ202aあるいは202bのいずれかから選択する。カラムデコーダ/センスアンプ回路部207は、各アレイ202a-202bのビットライン204に結合されている。図示の実施形態では、回路部207はＬ個のセンスアンプと一つのカラムデコーダを含んでいる。好ましくは、一つのセンスアンプがアレイ202aおよび202b内のＮ個のカラムのそれぞれに含まれている。センスアンプは別の実施形態ではマルチプレクスされ得ることに注意するべきである。例えば、センスアンプが２つのビットライン204の間で切り替え可能であるような場合には、ＬはN/2と等しくなり得るのである。本発明の原理に基づくカラムデコードは、２つのモードのうちの一つで実行される。第１のモードでは、センスアンプ/カラムデコーダ回路部207は、カラムアドレスに対して選択されたワードライン203に沿って、Ｐ個のビットライン204に対応したP個のセルへのアクセスを提供する。(すなわち、メモリ200は各位置がＰのビット幅を有している「×Ｐ」メモリである。ここで、Ｐは1,4,8,16,64などであり得る。)この第１のモードは、ランダムかつ従来のページモードアクセスに主として適している。第２のモードでは、センスアンプ/カラムデコーダ回路部207は、Ｐビットの位置のうちのＸ個へのアクセスを同時に提供することが可能である。以下でわかるように、このモードは「連続ページモードアクセス」を実現するのに特に有効である。ランダムアクセスは、システムの単一のロウアドレスと単一のカラムアドレスに応答して、ロウデコーダ206やカラムデコーダ回路部207を通じ、選択されたＰビットの位置に対して行われる。選択されたロウに沿った隣接したＰビットの位置への従来のページモードアクセスは、ロウデコーダ206やカラムデコーダや制御回路部205に含まれる従来のページモードアドレッシング回路部を用いて実行される。ページモード動作の間、上述のランダムアクセスで従来の「RASサイクル」は実行される。ただし、そのアクセスの間に、ロウアドレスと初期のカラムアドレスがI/Oのアドレスポートや制御回路部205に現れ、データアクセスサイクルの間にアクセスされたロウに沿った最初の位置をアクセスすることができるようにRASやCASでラッチされるのである。その後、I/Oでの同一アクセスサイクルカラムインクリメント（スタティックあるいはダイナミック）回路部および制御回路部205は、一連のカラムアドレスを生成するために、受け取ったカラムアドレスからインクリメントし、選択されたロウに沿ったワードの「ページ」にアクセスができるようにする。選択されたロウの終端まできたら、別の「RASサイクル」が実行され、そのサイクルの間には、新しいロウアドレスと新しい初期カラムアドレスがRASとCASでラッチされる。従来のページモードでの不都合は、新しいRASサイクルが実行されなければならない前に単一のロウのデータしか「ページ」アウトされないことである。既に述べたように、各RASサイクルは120〜160ナノ秒を要する。本発明の原理に従えば、アレイ202の複数ロウからのＰビットの位置の「ページ」が、唯一のRASサイクルの遅れを条件にアクセスされる連続ページアクセスが達成される。究極の場合には、202aや202bのアレイの全て(つまり全てのロウ) が、連続ページとしてアクセスされ得る。好ましい実施形態においては、カラムアドレスカウンタ/トリガ回路部208や補助メモリシステム209やマルチプレクサ2 10を用いて、連続ページアクセスが実現される。以下で詳述するカウンタ/トリガ回路部208は、制御回路部205の入力で受け取った「連続ページ」制御信号を用いて、有効にされたり、無効にされたりする。この制御信号は従来のメモリパッケージで典型的に利用可能である使用されていない(「nc」)ピンを通じて入力されることが望ましい。例えば、補助メモリ209は、従来技術として知られているように、必須のI/Oとアドレッシング回路に加えて、スタティックRAM(SRAM)やレジスタセットやファーストインファーストアウト(fifo)メモリを含み得る。ランダムアクセスあるいは従来のページモードアクセスの間に、Ｐビットワードが、マルチプレクサ210を通じて、制御回路部205とセンスアンプ/カラムデコーダ部207の間で直接転送される。この場合は、図２に示される回路においてマルチプレクサ210の「Ａ」ポートと「Ｃ」ポートの間が結合される。一般的に、連続ページ読み出し中は、各ロウのＰビットワードの最初のＹ個は、従来のページ動作のように、直接センスアンプ/デコーダ回路部207から制御回路部205へと逐次転送される。Ｐビットワードのうち最後のＸ個は、センスアンプ/ カラムデコーダ207から補助メモリ209へと同時に転送される。これらの最後のＸワードは、その全部あるいは一部が、補助メモリ209からページアウトされる。この場合には、マルチプレクサ210の「Ｂ」ポートが「Ｃ」ポートと結合される。リード時に、ＰビットワードのうちのＸ個がセンスアンプ/デコーダ207から補助メモリ209へと転送される一方で、Ｑ個のビットが補助メモリ210から制御回路部205へと転送され得るというこのポイントに注意されたい。ただし、変数Ｑは変数Ｘ以下である。言い換えると、アレイ202からの各Ｐビットワード出力の１つ以上のビットは、補助メモリ209から制御回路部205へのデータの転送に先立って捨てられるかまたはマスクされ得る。望ましい実施形態においては、ワードの数Ｘは、RASやCASサイクルを実行するのに必要な時間の関数として決定される。例えば、それぞれのフルRAS/CASサイクル(すなわち上述の「RAS」)が１５０ナノ秒を要求すると仮定しよう。また、さらにそれに続くそれぞれの「CASサイクル」(すなわち、ページモードにおいてロウに沿った新しいそれぞれのＰビットの位置をアドレスし、アクセスするのに必要とされる時間)が２５ナノ秒を要求するものと仮定しよう。議論のため、それぞれのRASサイクルとCASサイクルが５ナノ秒の任意の時間ユニットに分割されていると仮定しよう。すると、この例では、各RASサイクルが30ユニットを要求し、それぞれの各CASサイクルが５ユニットを要求していることになる。その結果、各RASサイクルは６CASサイクルに等しくなる。故にワードの数Ｘも６に等しくなる。読み出し動作の間、カラムアドレスカウンタ/トリガ回路部208は、アクセスされている現在ロウの現在位置をトラックする。このことは、例えば、制御回路部 205のカラムアドレスインクリメント回路部によって、現出したカラムアドレスを単純にカウントするなどの方法により、複数の異なった方法のうちのいずれの一つにおいてても成されていることである。つまり、カウンタが新しい各CASサイクルでインクリメントするということである。上述したように、Ｙ個のワードは検出されて、センスアンプ/デコーダ207と制御回路部205の間で直接転送される。これからＸ個の位置が現在のロウに沿って読まれるべき場合に、カラムアドレスカウンタ/トリガ回路部208は、センスアンプ/デコーダ部207が同時にこれらの位置を補助メモリ209と結びつけるきっかけとなる。その後、現在のロウに沿った最後のＸ個の位置から補助メモリ209へと同時にデータが読み出される。この交換の後て、新しいRASサイクルが開始されることが出来る。新しいRASサイクルが実行されると、そのとき補助メモリ209に保持されているＸ個のワードが補助メモリ209からページアウトされる。上述したように、各ワードは要求されるように切り取られ得る。これらの最初の部分は、逐次、現在ロウのページリードの「従来の」部分のＹ番目のワードでページアウトされる。このように、補助メモリ209はページアウトされたデータストリームを、新しいRAS サイクルが完了し、次のロウへのアクセスが可能になるまで保持しており、その時点では、データストリームは、中断することなく新しいロウから連続している。このように、本発明の原理によれば、外側のユーザに対してトランスペアラント(transparent)なマルチプルロウページリードが達成され得る。本発明に基づいて、連続ページモードライトについてもまた実行することが出来る。アレイ202への書き込み中に、RAS/CASサイクルが実行され、与えられたロウの位置へのページモードアクセスを初期化する。RAS/CASサイクルが起こっている間に、Ｘ個の位置に対するＸ個のＰビットワードが補助メモリ209に書き込まれる。RASサイクルが完了したとき、補助メモリ209のワードが、選択されたロウに沿った最初のＸ個の位置に同時に書き込まれる。その後、センスアンプ/カラムデコーダ回路部207およびマルチプレクサ210が切り替わり、カラムアドレスがカラムアドレスインクリメンテーション回路部によって生成されるにつれて、Ｙ個のＰビットワードは選択されたアレイ202に直接逐次書き込まれる。カウンタ/トリガ回路部208が決定したロウの最後まで一旦終了したら、処理が繰り返され、新しいRASサイクルの間に次のロウの最初のＸ個の位置に対するデータが補助メモリ209に書き込まれる。つまり、本発明の原理によれば、複数のロウからの長いページアクセスがRAS サイクルの間に中断なく達成できるのである。事実、アレイにおける全てのロウの全ての位置が単一の割込みページ(interrupted page)としてアクセスされることが出来るのである。このようなアクセスはデータのブロックが典型的に処理されるディスプレイコントローラのようなアプリケーションには特に有効である。さらに、本発明によるDRAMが疑似色(パレットカラー)あるいはトゥルーカラーのいずれかを扱うディスプレイシステムにおけるフレームバッファを構築するために使用され得るが、本DRAMはトゥルーカラーシステムにおいて特に有用である。具体的に、トゥルーカラーシステムでは、ピクセルカラーデータは２４ビットのＲＧＢワードとしてフレームバッファと交換される。しかし、従来のDRAMのロウは、典型的には、２４の倍数ではなく、８あるいは１６の倍数個の位置で構成されている。そのために、２４ビットワードが２つのロウに分割されること(およびその結果として、間に入ったRASサイクルによって遅延した分割ワードをアクセスすること)を避けるために、フルワードだけがロウの終端に記憶される。結果として、各ロウにおいて、いくつかの位置あるいはセルが利用されないままに残ることになる。本発明を用いれば、データが「ロウの境界」を超えた単一のページとしてアクセスされるので、この問題は解消される。最後に、必要とされるピン出力(pin-outs)は既に規格化されたDRAMパッケージにおいて利用可能であることを注記しておく。本発明およびその長所について詳細に述べてきたが、添付の請求の範囲によって規定される本発明の精神および範囲を逸脱することなく、様々な変更、置換や改変を加えることが可能であることを理解されたい。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩＧ１１Ｃ 7/00 ３１２ 9459−5ＬＧ１１Ｃ 7/00 ３１２Ｃ

Claims

【特許請求の範囲】１．入出力回路部と、複数のロウと複数のカラムとに配置されたランダムアクセスメモリのアレイと、ロウアドレスに応答して、アクセスのためのセルのロウを選択するロウ制御回路部と、該選択されたロウに沿った位置に対してアクセスを制御するカラム制御回路部であって、該位置のそれぞれが少なくとも１つのメモリセルを備えており、該カラム制御回路部は、該選択されたロウに沿った第１の複数の該位置を逐次アクセスし、該選択されたロウに沿った第２の複数の該位置を同時にアクセスするように動作可能であるカラム制御回路部と、該第２の複数の位置と該入出力回路部との間のデータ交換をインターフェイスする補助メモリ回路部であって、該アレイ内の該第２の複数の位置の中の対応する位置とはパラレルにデータワードを交換し、該入出力回路部とはシリアルにデータワードを交換する補助メモリ回路部と、を備えている、ランダムアクセスメモリ。２．前記ロウ制御回路部が前記アレイ内の新しいロウを選択する準備をしている間に、前記補助メモリ回路部が前記入出力回路部と前記補助メモリとの間のデータを交換するように動作可能である、請求項１のメモリ。３．前記アレイからの読み出し中に、前記第２の複数の位置が同時にアクセスされるのに先立って、前記第１の複数の位置が逐次アクセスされる、請求項１のメモリ。４．前記アレイからの書き込み中に、前記第１の複数の位置が逐次アクセスされるのに先立って、前記第２の複数の位置が同時にアクセスされる、請求項１のメモリ。５．前記ロウ制御回路部は、ロウアドレスストローブに応答して、前記ロウアドレスを受け取りラッチするロウアドレス入力回路部と、該受け取ったアドレスに対応する前記アレイ内の前記選択されたロウに関連づけられたワードラインをアクティブにするロウデコーダと、を備えている、請求項１のメモリ。６．前記カラム制御回路部は、前記選択されたロウに沿った各前記位置の各セルに関連づけられたビットラインをアクティブにするカラムデコーダ/センスアンプ回路部と、該カラムデコーダ/センスアンプ回路部に前記第１の複数位置の前記セルに関連づけられている該ビットラインを逐次アクティブにさせることによって、該第１の複数の位置への逐次アクセスを提供するページモード回路部と、前記カラムデコーダに前記第２の複数の位置の前記セルに関連づけられている該ビットラインを同時にアクティブにさせるトリガ回路部と、を備えている、請求項１のメモリ。７．前記ページモード回路部は、前記ビットラインを逐次アクティブにすることに対応して、ー連のアドレスを生成するアドレスインクリメント回路部を含む、請求項６のメモリ。８．前記メモリセルは、ダイナミックランダムアクセスメモリセルを含む、請求項１のメモリ。９．入出力回路部と、複数のロウと複数のカラムのランダムアクセスメモリセルのアレイと、所定の時間間隔のロウアクセスサイクルの間に、ロウアドレスストローブで受け取ったロウアドレスをラッチし、それに応答して該アレイ内の対応する該ロウを選択するように動作可能なロウアクセス制御回路部と、該ロウアクセスサイクルの間に、一連のデータワードを該入出力回路部と交換する補助メモリであって、該一連のデータワードの数は該時間間隔の関数として選択される補助メモリと、該選択されたロウに沿った前記記憶位置へのアクセスを提供する位置アクセス制御回路部であって、該記憶位置のそれぞれは少なくとも一つの該メモリセルを備えており、該位置アクセス制御回路部が、該ロウアクセスサイクルに続くデータアクセスサイクルの間に、該データアクセスサイクルのうち第１の選択された期間の間に、該選択されたロウに沿った第１の複数の該位置と該入出力回路部との間のページアクセスを許容し、該データアクセスサイクルのうち第２の選択された期間の間に、該補助メモリと該選択されたロウに沿った第２の複数の位置の中の対応する位置との間でデータのワードの同時交換を許容するように動作可能である位置アクセス制御回路部と、を備えている、連続ページメモリ。１０．前記アレイからの読み出しの間、前記第１の選択された時間間隔が前記第２の時間間隔に先行する、請求項９のメモリ。１１．前記アレイへの書き込みの間、前記第２の選択された時間間隔が前記第１の選択された時間間隔に先行する、請求項９のメモリ。１２．前記位置アクセス制御回路部は、前記読み出しの間、カラムアドレスストローブに応答して、前記第１の複数の位置のうち初期の位置に対応する初期カラムアドレスをラッチし、該初期カラムアドレスからインクリメントすることによって、該第１の複数の位置に続く位置に対する複数のカラムアドレスを生成し、該第１の複数の位置のうち該最後の位置が読み出された後で、前記第２の複数の位置を同時にアドレスするように動作可能である、請求項１０のメモリ。１３．前記位置アクセス制御回路部は、前記書き込みの間、前記第２の複数の位置のうち少なくとも１つに対するアドレスをラッチし、それに応じて前記補助メモリからのデータで該第２の複数の位置への該書き込みを許容し、前記第１の複数の位置のうちの最初の位置に対応する第１のカラムアドレスからインクリメントすることによって、該第１の複数の位置に続く位置に対する逐次アクセスを許容するアドレスを生成するように動作可能である、請求項１１のメモリ。１４．前記位置アクセス制御回路は、前記選択されたロウに沿った各前記位置の各セルに関連づけられたビットラインをアクティブにするカラムデコーダ/センスアンプ回路部と、該カラムデコーダ/センスアンプ回路部に前記複数の第１の複数の位置の前記セルに関連づけられている該ビットラインを逐次アクティブにさせることによって、該第１の複数の位置への逐次アクセスを提供するページモード回路部と、前記カラムデコーダに前記第２の複数の位置の前記セルに関連づけられている該ビットラインを同時にアクティブにさせるトリガ回路部と、を備えている、請求項９のメモリ。１５．前記第１の複数の位置と前記第２の複数の位置とが、前記選択されたロウ上に隣接して配置されている、請求項９のメモリ。１６．複数のロウと複数のカラムのランダムアクセスメモリセルのアレイと、所定の時間間隔の複数のロウアクセスサイクルのそれぞれの間、ロウアドレスストローブで受け取ったロウアドレスをラッチし、それに応答して該アレイ内の対応する該ロウを選択するように動作可能なロウアクセス制御回路部と、補助メモリと、該ロウアクセスサイクルの間に発生する複数のデータアクセスサイクルのそれぞれの間、該アレイ内の選択された位置にデータを読み出したり書き込んだりする読み出し/書き込み制御回路部であって、該位置のそれぞれは少なくとも一つの該メモリセルを備えており、該読み出し/書き込み制御回路部は、該データアクセスサイクルのそれぞれのうち第１の選択された期間の間、該入出力回路部を通じて該選択されたロウに沿った第１の複数の該位置に対するページアクセスを許容し、該データアクセスサイクルのそれぞれのうち第２の選択された期間の間、該補助メモリと該選択されたロウに沿った第２の複数の位置の中の対応する位置との間でデータのワードのパラレル交換を許容するように動作可能な読み出し/書き込み制御回路部と、を備えている、連続ページランダムアクセスメモリ。１７．読み出し動作中において、前記第１の選択された期間前記アクティブサイクルにおける前記第２の選択された期間に先行する請求項１６のメモリ。１８．書き込み動作中において、前記第２の選択された期間前記アクティブサイクルにおける前記第１の選択された期間に先行する請求項１６のメモリ。１９．前記補助メモリ制御回路部は、前記補助メモリと前記入出力回路部との間のデータのシリアル交換を実行し、前記ロウアクセスサイクルのそれぞれの間連続ページアクセスを維持する請求項１６のメモリ。２０．複数のロウと複数のカラムのメモリセルのアレイを有し、記憶位置がデータアクセスサイクルとロウアクセスサイクルの間に発生するロウ選択との間にアクセス可能な与えられたロウの上にある少なくとも一つのメモリセルを備えているメモリシステムにおいて、連続ページアクセスを実行する方法であって、各データアクセスサイクルのうち第１の選択された期間の間に、メモリシステムの入出力を通じて、該ロウのうち選択されたものに沿った第１の複数の位置にアクセスするステップと、各データアクセスサイクルのうち第２の選択された期間の間に、補助メモリと該選択されたロウに沿った第２の複数の記憶位置中の対応する位置との間でパラレルにデータのワードを交換するステップと、各ロウアクセスサイクルの間、該メモリ入出力と該補助メモリとの間でデータを交換するステップと、を包含する方法。２１．前記メモリ入出力と前記補助メモリとの間でデータを交換する前記ステップがデータのシリアルなワードを交換するステップを包含する、請求項２０の方法。