JP3253668B2 - メモリ装置とこれを用いたデータ処理システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ページモード動作のメ
モリ装置と、複数のデータ処理装置が共通のメモリ装置
をアクセスする構成を備えたデータ処理システムとに関
する。

【０００２】

【従来の技術】従来の半導体メモリ装置の一例として、
ＬＳＩ化されたＤＲＡＭ（ダイナミック・ランダムアク
セスメモリ）の構成を図８に示す。

【０００３】このＬＳＩは、Ｎ個のアドレス入力端子
Ａ、Ｍ個のデータ入出力端子Ｄ、４個の制御入力端子Ｃ
等を有するものである。アドレス入力端子Ａには、１組
のアドレス線を通してロウ（行）アドレスＲＡとカラム
（列）アドレスＣＡとがマルチプレックス形式で与えら
れる。例えば１Ｍ×１構成のＤＲＡＭ（記憶容量１メガ
ビット）の場合には、１０個のアドレス入力端子Ａと１
個のデータ入出力端子Ｄとを有する。そして、２０ビッ
トのアドレスのうちの上位１０ビットがロウアドレスＲ
Ａとして、下位１０ビットがカラムアドレスとして各々
１０個のアドレス入力端子Ａを通して与えられる。１メ
ガビットの記憶容量を有しかつ４ビットのデータを取り
扱うＤＲＡＭ（１Ｍ×４構成）の場合には、９個のアド
レス入力端子Ａと４個のデータ入出力端子Ｄとを有する
こととなる。４個の制御入力端子Ｃの各々は、ロウアド
レスストローブ（ＲＡＳ）信号、カラムアドレスストロ
ーブ（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号及
び出力イネーブル（ＯＥ）信号の入力端子である。制御
入力端子Ｃに与えられる信号のうち、ＲＡＳ信号はロウ
アドレスＲＡのラッチタイミングを示す信号であり、Ｃ
ＡＳ信号はカラムアドレスＣＡのラッチタイミングを示
す信号である。また、ＷＥ信号は読み出し動作と書き込
み動作とを切り換えるための信号、ＯＥ信号は出力をイ
ネーブルにするための信号である。

【０００４】次に、本メモリ装置の内部構成を説明する
と、１は複数のロウと複数のカラムとの交点に各々配置
された複数の単位メモリセルを有するメモリセルアレイ
である。２はアドレス入力端子Ａを通して受け取ったロ
ウアドレスＲＡを保持するためのロウアドレスバッフ
ァ、３はロウアドレスバッファ２の出力をデコードして
メモリセルアレイ１のロウを選択するためのロウデコー
ダである。４は、メモリセルアレイ１からロウデコーダ
３によって選択されたロウに属する全てのカラムのデー
タを１ページ分のロウデータとして、センスアンプで増
幅しながら一度に読み出しかつ保持し、或いは選択され
たロウにデータを書き込むためのセンスラッチ回路であ
る。５は、センスラッチ回路４に保持されている１ペー
ジ分のロウデータの中から、指定された１つのカラムに
対応したデータを選択するためのカラムデコーダであ
る。６は、アドレス入力端子Ａを通して受け取ったカラ
ムアドレスＣＡを保持するためのカラムアドレスバッフ
ァであって、カラムアドレスＣＡをカラムデコーダ５に
与えるものである。７は、ＷＥ信号とＯＥ信号とによる
制御下で、センスラッチ回路４からのカラムデコーダ５
によって選択された１つのデータを増幅し、かつこれを
読み出しデータとしてデータ入出力端子Ｄへ出力し、或
いはデータ入出力端子Ｄを通して書き込みデータとして
与えられた１つのデータをセンスラッチ回路４へ与える
ためのデータ入出力回路である。８は、ＲＡＳ信号、Ｃ
ＡＳ信号及びＷＥ信号から読み出し及び書き込み動作に
必要な種々のタイミング信号を生成して、前記ロウアド
レスバッファ２、ロウデコーダ３、センスラッチ回路
４、カラムデコーダ５及びカラムアドレスバッファ６を
各々駆動するためのクロック回路である。

【０００５】以上の構成を有する図８のメモリ装置によ
れば、ＲＡＳ信号が与えられたとき、アドレス入力端子
Ａ上のアドレスがロウアドレスＲＡとしてロウアドレス
バッファ２にラッチされ、メモリセルアレイ１の中から
ロウデコーダ３によって選択された１ページ分のロウデ
ータが一度に読み出され、かつ該読み出されたロウデー
タがセンスラッチ回路４にラッチされる。この動作をＲ
ＡＳアクセスという。続いてＣＡＳ信号が与えられたと
き、アドレス入力端子Ａ上のアドレスがカラムアドレス
ＣＡとしてカラムアドレスバッファ６にラッチされ、セ
ンスラッチ回路４にラッチされている１ページ分のロウ
データの中からカラムデコーダ５によって選択された１
つのデータが読み出され、かつ該読み出されたデータが
データ入出力回路７を通して出力される。これをＣＡＳ
アクセスという。

【０００６】センスラッチ回路４には１ページ分のロウ
データが常に用意されているので、ロウアドレスＲＡが
同一である場合には該ロウアドレスＲＡの付与を省略し
たＣＡＳアクセスのみで所望のデータが読み出される。
つまり、１ページのアドレス範囲を越える場合にはロウ
アドレスＲＡとカラムアドレスＣＡとを順次与えるロン
グサイクル動作が必要であるが、ロウアドレスＲＡが変
らない１ページのアドレス範囲内ではカラムアドレスＣ
Ａのみを与えるショートサイクル動作で連続的かつ高速
にデータを読み出すことができる。実際に、主たるデー
タ処理装置としてのプロセッサや、周辺データ処理装置
（例えばＤＭＡコントローラ）は、各々同一ページのア
クセスを続ける可能性が強いのである。なお、メモリ装
置にロウアドレスＲＡとカラムアドレスＣＡとをマルチ
プレックス形式で与えるメモリコントローラとして、イ
ンテル社製のＤＲＡＭコントローラ８２Ｃ０８等が知ら
れている。

【０００７】

【発明が解決しようとする課題】従来のメモリ装置は、
上記のとおりメモリセルアレイ１からの１ページ分のロ
ウデータのみをセンスラッチ回路４に保持する構成であ
ったため、該メモリ装置の異なるページが例えば２つの
データ処理装置によって交互にアクセスされる場合に
は、アクセスのつど、ロウアドレスＲＡとカラムアドレ
スＣＡとを与えるロングサイクル動作が必要であった。
このようにしてロングサイクル動作の頻度が高くなる
と、ページモード動作の利点である高速性が発揮できな
くなる。つまり、平均アクセス時間が長くなり、また該
メモリ装置を用いたデータ処理システムの処理効率が低
下する。更に、センスラッチ回路４中のセンスアンプの
動作頻度が高くなるので、メモリ装置の消費電力が増大
する問題もあった。

【０００８】本発明の目的は、複数のデータ処理装置に
よって異なるページが交互にアクセスされる場合でもシ
ョートサイクル動作が可能なメモリ装置を提供すること
にある。本発明の他の目的は、複数のデータ処理装置が
共通のメモリ装置をアクセスする構成を備えたデータ処
理システムの処理効率を向上させることにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、外部接続される複数のデータ処理装置
から共通にアクセスされ、各々複数のロウと複数のカラ
ムとの交点に配置された複数の単位メモリセルを有する
メモリセルアレイを備え、かつ該メモリセルアレイのロ
ウとカラムとの指定のためにロウアドレスとカラムアド
レスとがマルチプレックス形式で与えられるメモリ装置
において、各々メモリセルアレイからの１ページ分のロ
ウデータを保持するための複数のデータラッチ回路を設
け、各データラッチ回路を複数のデータ処理装置の各々
に割り当てた構成を採用したものである。

【００１０】具体的に説明すると、請求項１の発明は、
前記メモリセルアレイに加えて、次のようなロウデータ
読み出し手段と、複数のデータラッチ回路と、制御手段
とを備えたメモリ装置の構成を採用したものである。す
なわち、ロウデータ読み出し手段は、メモリセルアレイ
からロウアドレスで指定される１つのロウに属する全て
のカラムのデータを１ページ分のロウデータとして一度
に読み出すためのものである。複数のデータラッチ回路
は、各々メモリセルアレイから読み出された１ページ分
のロウデータを保持するように、複数のデータ処理装置
の各々に対応して設けられたものである。また、制御手
段は、複数のデータ処理装置のうちのいずれかのアクセ
ス要求に応じて複数のデータラッチ回路のうちの対応す
るデータラッチ回路を指定するラッチ選択信号とともに
ロウアドレスとカラムアドレスとによってデータの読み
出しが要求された場合には、メモリセルアレイからロウ
アドレスに従って読み出された１ページ分のロウデータ
を、指定されたデータラッチ回路に保持させ、更に該指
定されたデータラッチ回路に保持されている１ページ分
のロウデータの中からカラムアドレスに従って選択され
た１つのデータを出力する。この制御手段は、複数のデ
ータ処理装置のうちのいずれかのアクセス要求に応じて
複数のデータラッチ回路のうちの対応するデータラッチ
回路を指定するラッチ選択信号とともにカラムアドレス
のみによってデータの読み出しが要求された場合には、
指定されたデータラッチ回路に保持されている１ページ
分のロウデータの中からカラムアドレスに従って選択さ
れた１つのデータを出力する機能を更に有するものであ
る。

【００１１】請求項２の発明では、請求項１の発明に係
るメモリ装置において、各々１ビットの情報をフラグと
して記憶するために複数のデータラッチ回路の各々に対
応して設けられた複数のフリップフロップ回路を更に備
えることとし、前記制御手段に次の機能を更に備えさせ
た。すなわち、前記制御手段は、複数のデータ処理装置
のうちのいずれかのアクセス要求に応じて複数のデータ
ラッチ回路のうちの対応するデータラッチ回路を指定す
るラッチ選択信号とともにロウアドレスとカラムアドレ
スとによってデータの読み出しが要求された場合には、
指定されたデータラッチ回路に対応したフリップフロッ
プ回路のフラグをリセットし、複数のデ ータ処理装置の
うちのいずれかのアクセス要求に応じてデータの書き込
みが要求された場合には、複数のフリップフロップ回路
のフラグを全てセットし、複数のデータ処理装置のうち
のいずれかのアクセス要求に応じて複数のデータラッチ
回路のうちの対応するデータラッチ回路を指定するラッ
チ選択信号とともにカラムアドレスのみによってデータ
の読み出しが要求された場合には、指定されたデータラ
ッチ回路に対応したフリップフロップ回路のフラグを選
択的に出力させることとした。

【００１２】請求項３の発明は、前記メモリセルアレイ
に加えて、次のようなロウアドレスバッファと、ロウデ
コーダと、センスラッチ回路と、複数のデータラッチ回
路と、カラムアドレスバッファと、カラムデコーダと、
クロック回路とを備えたメモリ装置の構成を採用したも
のである。すなわち、ロウアドレスバッファは、与えら
れたロウアドレスを保持するためのものである。ロウデ
コーダは、メモリセルアレイの複数のロウの中から、ロ
ウアドレスバッファが保持しているロウアドレスで指定
された１つのロウを選択するためのものである。センス
ラッチ回路は、メモリセルアレイからロウデコーダによ
って選択されたロウに属する全てのカラムのデータを１
ページ分のロウデータとして一度に読み出し、かつ該読
み出した１ページ分のロウデータを保持するためのもの
である。これらのロウアドレスバッファ、ロウデコーダ
及びセンスラッチ回路は、前記ロウデータ読み出し手段
に相当するものである。複数のデータラッチ回路は、各
々メモリセルアレイからセンスラッチ回路によって読み
出された１ページ分のロウデータを保持するように、複
数のデータ処理装置の各々に対応して設けられたもので
ある。カラムアドレスバッファは、与えられたカラムア
ドレスを保持するためのものである。カラムデコーダ
は、センスラッチ回路及び複数のデータラッチ回路に各
々保持されている１ページ分のロウデータの中から、カ
ラムアドレスバッファが保持しているカラムアドレスで
指定された１つのカラムに対応したデータを選択するた
めのものである。また、クロック回路は、センスラッチ
回路及び複数のデータラッチ回路のうちのいずれかを選
択的に指定するためのラッチ選択信号と、メモリセルア
レイからのデータの読み出しとセンスラッチ回路を経由
した該メモリセルアレイへのデータの書き込みとを選択
的に要求するためのライトイネーブル信号と、ロウアド
レスとともに与えられるロウアドレスストローブ信号
と、カラムアドレスとともに与えられるカラムアドレス
ストローブ信号とを各々受け取り、かつ前記ロウアドレ
スバッファ、ロウデコーダ、センスラッチ回路、複数の
データラッチ回路、カラムアドレスバッファ及びカラム
デコーダを各々駆動するためのものである。

【００１３】しかも、該クロック回路は、複数のデータ
処理装置のうちのいずれかのアクセス要求に応じて複数
のデータラッチ回路のうちの対応するデータラッチ回路
を指定するラッチ選択信号とともにロウアドレスとカラ
ムアドレスとによってデータの読み出しが要求された場
合には、メモリセルアレイからロウアドレスに従って読
み出された１ページ分のロウデータがセンスラッチ回路
及び指定されたデータラッチ回路に保持されるように、
前記ロウアドレスバッファ、ロウデコーダ、センスラッ
チ回路及び指定されたデータラッチ回路を各々駆動し、
更に指定されたデータラッチ回路に保持されている１ペ
ージ分のロウデータの中からカラムアドレスに従って選
択された１つのデータが出力されるように、前記カラム
アドレスバッファ及びカラムデコーダを各々駆動する。
また、該クロック回路は、複数のデータ処理装置のうち
のいずれかのアクセス要求に応じて複数のデータラッチ
回路のうちの対応するデータラッチ回路を指定するラッ
チ選択信号とともにカラムアドレスのみによってデータ
の読み出しが要求された場合には、指定されたデータラ
ッチ回路に保持されている１ページ分のロウデータの中
からカラムアドレスに従って選択された１つのデータが
出力されるように、前記指定されたデータラッチ回路、
カラムアドレスバッファ及びカラムデコーダを各々駆動
する機能を有する機能を有するものである。なお、カラ
ムアドレスバッファ、カラムデコーダ及びクロック回路
は、前記制御手段に対応するものである。

【００１４】請求項４の発明では、請求項３の発明に係
るメモリ装置において、各々１ビットの情報をフラグと
して記憶するために複数のデータラッチ回路の各々に対
応して設けられた複数のフリップフロップ回路を更に備
えることとし、前記クロック回路に次の機能を更に備え
させた。すなわち、該クロック回路は、複数のデータ処
理装置のうちのいずれかのアクセス要求に応じて複数の
データラッチ回路のうちの対応するデータラッチ回路を
指定するラッチ選択信号とともにロウアドレスとカラム
アドレスとによってデータの読み出しが要求された場合
には、指定されたデータラッチ回路に対応したフリップ
フロップ回路のフラグをリセットする。また、該クロッ
ク回路は、複数のデータ処理装置のうちのいずれかのア
クセス要求に応じてデータの書き込みが要求された場合
には、複数のフリップフロップ回路のフラグを全てセッ
トする。更に、該クロック回路は、複数のデータ処理装
置のうちのいずれかのアクセス要求に応じて複数のデー
タラッチ回路のうちの対応するデータラッチ回路を指定
するラッチ選択信号とともにカラムアドレスのみによっ
てデータの読み出しが要求された場合には、指定された
データラッチ回路に対応したフリップフロップ回路のフ
ラグを選択的に出力させることとした。

【００１５】請求項５の発明は、１組のデータ線を互い
に共有した複数のデータ処理装置と、該１組のデータ線
へデータを出力するためのメモリ装置と、前記複数のデ
ータ処理装置の各々に対応して設けられた複数のメモリ
コントローラとを備えたデータ処理システムの構成を採
用したものである。しかも、メモリ装置は、請求項１又
は３の発明に係る構成を備え、かつ前記複数のデータラ
ッチ回路が複数のデータ処理装置の各々に対応して設け
られたものである。また、複数のメモリコントローラ
は、１組のアドレス線を互いにかつメモリ装置とともに
共有し、かつ各々複数のデータ処理装置のうちの対応す
るデータ処理装置から与えられるアドレスに基づいたロ
ウアドレスとカラムアドレスとを前記１組のアドレス線
を通してマルチプレックス形式でメモリ装置へ与えるも
のである。そして、該複数のメモリコントローラの各々
は、メモリ装置へ最後に与えたロウアドレスを最終アド
レスとして記憶しており、かつ前記ラッチ選択信号を出
力することによりメモリ装置内の対応するデータラッチ
回路を指定し、メモリ装置へ次に与えるべきロウアドレ
スが前記最終アドレスと異なる場合には該メモリ装置に
データの読み出しを要求しながらロウアドレスに続いて
カラムアドレスを該メモリ装置へ与えるロングサイクル
動作を選択し、メモリ装置へ次に与えるべきロウアドレ
スが前記最終アドレスと一致する場合には該メモリ装置
にデータの読み出しを要求しながら該メモリ装置へカラ
ムアドレスを連続して与えるショートサイクル動作を選
択する機能を有することとした。

【００１６】請求項６の発明は、複数のデータ処理装置
と、請求項２又は４の発明に係る構成のメモリ装置と、
複数のメモリコントローラとを備えたデータ処理システ
ムの構成を採用したものである。しかも、該メモリ装置
は、前記複数のデータラッチ回路及び複数のフリップフ
ロップ回路が複数のデータ処理装置の各々に対応して設
けられたものである。また、複数のメモリコントローラ
の各々は、メモリ装置へ最後に与えたロウアドレスを最
終アドレスとして記憶しており、かつ前記ラッチ選択信
号を出力することによりメモリ装置内の対応するデータ
ラッチ回路及びフリップフロップ回路を指定し、メモリ
装置内の指定されたフリップフロップ回路から選択的に
出力されたフラグがセットされている場合又は該メモリ
装置へ次に与えるべきロウアドレスが前記最終アドレス
と異なる場合には、該メモリ装置にデータの読み出しを
要求しながらロウアドレスに続いてカラムアドレスを該
メモリ装置へ与えるロングサイクル動作を選択する機能
を有することとした。また、該複数のメモリコントロー
ラの各々は、メモリ装置内の指定されたフリップフロッ
プ回路から選択的に出力されたフラグがリセットされて
おりかつ該メモリ装置へ次に与えるべきロウアドレスが
前記最終アドレスと一致する場合には、該メモリ装置に
データの読み出しを要求しながら該メモリ装置へカラム
アドレスを連続して与えるショートサイクル動作を選択
することとした。

【００１７】請求項７の発明は、１組のデータ線を互い
に共有した複数のデータ処理装置と、複数のロウと複数
のカラムとの交点に各々配置された複数の単位メモリセ
ルを有しかつロウアドレスで指定される１つのロウに属
する全てのカラムのデータが１ページ分のロウデータと
して一度に読み出されるメモリ装置と、前記複数のデー
タ処理装置の各々に対応して設けられた複数のデータラ
ッチと、同じく前記複数のデータ処理装置の各々に対応
して設けられた複数のメモリコントローラとを備えたデ
ータ処理システムの構成を採用したものである。しか
も、複数のデータラッチは、前記１組のデータ線を互い
にかつ前記複数のデータ処理装置とともに共有し、各々
メモリ装置から読み出された１ページ分のロウデータを
保持し、かつ各々該保持している１ページ分のロウデー
タの中からカラムアドレスで指定される１つのカラムに
対応したデータを前記１組のデータ線へ選択的に出力す
るものである。また、複数のメモリコントローラは、１
組のアドレス線を互いにかつ前記メモリ装置及び複数の
データラッチとともに共有し、かつ各々前記複数のデー
タ処理装置のうちの対応するデータ処理装置から与えら
れるアドレスに基づいたロウアドレスとカラムアドレス
とを前記１組のアドレス線を通してマルチプレックス形
式でメモリ装置及び複数のデータラッチへそれぞれ与え
るものである。そして、該複数のメモリコントローラの
各々は、メモリ装置へ最後に与えたロウアドレスを最終
アドレスとして記憶しており、かつ複数のデータラッチ
のうちの対応するデータラッチを指定し、メモリ装置へ
次に与えるべきロウアドレスが前記最終アドレスと異な
る場合には、該メモリ装置中の１つのデータが前記指定
されたデータラッチを経由して前記１組のデータ線へ選
択的に出力されるように、該メモリ装置へロウアドレス
を与えたうえ前記指定されたデータラッチへカラムアド
レスを与えるロングサイクル動作を選択する機能を有す
ることとした。また、該複数のメモリコントローラの各
々は、メモリ装置へ次に与えるべきロウアドレスが前記
最終アドレスと一致する場合には、前記指定されたデー
タラッチに保持されている１ページ分のロウデータの中
から１つのデータが前記１組のデータ線へ選択的に出力
されるように、前記指定されたデータラッチへカラムア
ドレスを連続して与えるショートサイクル動作を選択す
る機能を有することとした。

【００１８】

【作用】請求項１の発明によれば、マルチプレックスさ
れたアドレス（ロウアドレス及びカラムアドレス）に加
えてラッチ選択信号によって、メモリ装置へのアクセス
が行われる。しかも、複数のデータ処理装置のうちのい
ずれかのアクセス要求に応じて、あるデータラッチ回路
（第１のデータラッチ回路）を指定するラッチ選択信号
とともにロウアドレスとカラムアドレスとによってデー
タの読み出しが要求された場合には、ロングサイクル動
作で１つのデータが読み出される。この際、第１のデー
タラッチ回路に１ページ分のロウデータが格納される。
この第１のデータラッチ回路の中の１ページ分のロウデ
ータは、他のデータ処理装置のアクセス要求に応じて他
のデータラッチ回路（第２のデータラッチ回路）を用い
たロングサイクル動作が実行されても変更されない。し
たがって、次に第１のデータラッチ回路を指定する際に
は、ロウアドレスの付与を省略したショートサイクル動
作が可能となる。

【００１９】請求項２の発明によれば、メモリセルアレ
イから新たに読み出された１ページ分のロウデータがあ
るデータラッチ回路（第１のデータラッチ回路）へ転送
された場合には、該第１のデータラッチ回路に対応した
フリップフロップ回路のフラグがリセットされる。つま
り、該フラグのリセット状態は、第１のデータラッチ回
路中のロウデータと、これに対応するメモリセルアレイ
中のデータとの一致を表わしている。該第１のデータラ
ッチ回路を用いたショートサイクル動作が実行されて
も、リセットされたフラグが読み出されるだけである。
ところが、データの書き込みが要求された場合には、メ
モリセルアレイ中のデータの書き換えに起因してメモリ
セルアレイと全てのデータラッチ回路との間でデータ不
一致の可能性が生じるので、複数のフリップフロップ回
路のフラグが全てセットされる。以上のことから、ある
データラッチ回路を指定するラッチ選択信号とともにカ
ラムアドレスのみによってデータの読み出しが要求され
た場合に複数のフリップフロップ回路から選択的に出力
されるフラグは、各データラッチ回路に保持されている
１ページ分のロウデータの利用可能性、つまりショート
サイクル動作の適否を表示することとなる。

【００２０】請求項３の発明によれば、請求項１の発明
の場合と同様に、マルチプレックスされたアドレス（ロ
ウアドレス及びカラムアドレス）に加えてラッチ選択信
号によって、メモリ装置へのアクセスが行われる。しか
も、複数のデータ処理装置のうちのいずれかのアクセス
要求に応じて、あるデータラッチ回路（第１のデータラ
ッチ回路）を指定するラッチ選択信号とともにロウアド
レス（及びロウアドレスストローブ信号）とカラムアド
レス（及びカラムアドレスストローブ信号）と によって
データの読み出しが要求された場合には、ロングサイク
ル動作で１つのデータがセンスラッチ回路を経由して読
み出される。この際、第１のデータラッチ回路に１ペー
ジ分のロウデータが格納される。この第１のデータラッ
チ回路の中の１ページ分のロウデータは、他のデータ処
理装置のアクセス要求に応じて他のデータラッチ回路
（第２のデータラッチ回路）を用いたロングサイクル動
作が実行されても変更されない。したがって、次に第１
のデータラッチ回路を指定する際には、ロウアドレスの
付与を省略したショートサイクル動作が可能となる。

【００２１】請求項４の発明によれば、複数のフリップ
フロップ回路から選択的に出力されるフラグは、請求項
２の発明の場合と同様に、各データラッチ回路に保持さ
れている１ページ分のロウデータの利用可能性、つまり
ショートサイクル動作の適否を表示する。

【００２２】請求項５の発明によれば、あるデータ処理
装置（第１のデータ処理装置）がこれに対応するメモリ
コントローラ（第１のメモリコントローラ）にアドレス
を与えると、該第１のメモリコントローラは、メモリ装
置への自己のアクセスの履歴に基づいて、ロングサイク
ル動作とショートサイクル動作とのいずれかを選択す
る。該第１のメモリコントローラがロングサイクルの読
み出し動作を選択した場合には、メモリ装置内において
前記第１のデータ処理装置に割り当てられたデータラッ
チ回路（第１のデータラッチ回路）へ１ページ分のロウ
データがメモリセルアレイから転送されたうえ、該ロウ
データの中から１つのデータが読み出される。この第１
のデータラッチ回路の中の１ページ分のロウデータは、
他のデータ処理回路（第２のデータ処理回路）に対応す
る他のメモリコントローラ（第２のメモリコントロー
ラ）が該メモリ装置内の他のデータラッチ回路（第２の
データラッチ回路）を用いたロングサイクル動作を選択
しても変更されない。したがって、次に第１のデータ処
理装置がメモリ装置へのアクセスを実行する際には、第
１のメモリコントローラは、ロウアドレスの付与を省略
したショートサイクル動作を選択することができる。

【００２３】請求項６の発明によれば、各メモリコント
ローラは、メモリ装置へのアクセスの履歴と、対応する
フリップフロップ回路のフラグとの双方に応じて、ロン
グサイクルの読み出し動作とショートサイクルの読み出
し動作とを切り換える。フラグがデータ不一致の可能性
を表わしている場合（セットされている場合）には、メ
モリ装置へ次に与えるべきロウアドレスが該メモリ装置
へ最後に与えたロウアドレス（最終アドレス）と一致し
てもロングサイクル動作を選択することにより、ショー
トサイクル動作による不正データの読み出しを回避する
のである。

【００２４】請求項７の発明によれば、あるデータ処理
装置（第１のデータ処理装置）がこれに対応するメモリ
コントローラ（第１のメモリコントローラ）にアドレス
を与えると、該第１のメモリコントローラは、メモリ装
置への自己のアクセスの履歴に基づいて、ロングサイク
ル動作とショートサイクル動作とのいずれかを選択す
る。該第１のメモリコントローラがロングサイクルの読
み出し動作を選択した場合には、メモリ装置から前記第
１のデータ処理装置に割り当てられたデータラッチ（第
１のデータラッチ）へ１ページ分のロウデータが転送さ
れたうえ、該ロウデータの中から１つのデータが読み出
される。この第１のデータラッチの中の１ページ分のロ
ウデータは、他のデータ処理回路（第２のデータ処理回
路）に対応する他のメモリコントローラ（第２のメモリ
コントローラ）が他のデータラッチ（第２のデータラッ
チ）を用いたロングサイクル動作を選択しても変更され
ない。したがって、次に第１のデータ処理装置がメモリ
装置へのアクセスを実行する際には、第１のメモリコン
トローラは、ロウアドレスの付与を省略したショートサ
イクル動作を選択することができる。

【００２５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００２６】図１は、本発明の実施例に係るメモリ装置
の構成を示すブロック図である。このメモリ装置は、図
８のメモリ装置と同様のアドレス入力端子Ａ、データ入
出力端子Ｄ及び制御入力端子Ｃに加えて、３個のラッチ
選択信号入力端子Ｓ（Ｓ０〜Ｓ２）を有するものであ
る。メモリセルアレイ２１、ロウアドレスバッファ２
２、ロウデコーダ２３、センスラッチ回路２４、カラム
デコーダ２５及びカラムアドレスバッファ２６は、各々
図８において符号１〜６で示したものと同じ機能を有す
るものである。２７，２８は、各々メモリセルアレイ２
１からセンスラッチ回路２４へ読み出された１ページ分
のロウデータを保持するように該センスラッチ回路２４
に対して互いに並列に接続された第１及び第２のデータ
ラッチ回路である。センスラッチ回路２４の場合と同様
に、第１及び第２のデータラッチ回路の各々の中の１ペ
ージ分のロウデータの中から、カラムデコーダ２５によ
って１つのデータが選択される。２９は、ＷＥ信号とＯ
Ｅ信号と第１〜第３のラッチ選択信号Ｓ０〜Ｓ２による
制御下で、センスラッチ回路２４並びに第１及び第２の
データラッチ回路２７，２８のうちのいずれかからのカ
ラムデコーダ２５によって選択された１つのデータを増
幅し、かつこれを読み出しデータとしてデータ入出力端
子Ｄへ出力し、或いはデータ入出力端子Ｄを通して書き
込みデータとして与えられた１つのデータをセンスラッ
チ回路２４へ与えるためのデータ選択回路である。３０
は、ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号及び第１〜第３
のラッチ選択信号Ｓ０〜Ｓ２から読み出し及び書き込み
動作に必要な種々のタイミング信号を生成して、前記ロ
ウアドレスバッファ２２、ロウデコーダ２３、センスラ
ッチ回路２４、カラムデコーダ２５、カラムアドレスバ
ッファ２６並びに第１及び第２のデータラッチ回路２
７，２８を各々駆動するためのクロック回路である。

【００２７】以上の構成を有する本実施例に係るメモリ
装置において、第１〜第３のラッチ選択信号Ｓ０〜Ｓ２
は、本メモリ装置からのデータの読み出し時（“Ｈ”レ
ベルのＷＥ信号が与えられる。）に、センスラッチ回路
２４並びに第１及び第２のデータラッチ回路２７，２８
のうちのいずれを使用すべきかを指定するための信号で
ある。すなわち、第１のラッチ選択信号Ｓ０はセンスラ
ッチ回路２４を指定し、第２のラッチ選択信号Ｓ１は第
１のデータラッチ回路２７を指定し、第３のラッチ選択
信号Ｓ２は第２のデータラッチ回路２８を指定するもの
である。ただし、本メモリ装置へのデータの書き込み時
（“Ｌ”レベルのＷＥ信号が与えられる。）には、第１
〜第３のラッチ選択信号Ｓ０〜Ｓ２による指定は全て無
効となり、常にセンスラッチ回路２４内のデータがメモ
リセルアレイ２１に戻される。

【００２８】さて、第１のラッチ選択信号Ｓ０によって
センスラッチ回路２４が選択されている状態で“Ｈ”レ
ベルのＷＥ信号によってデータの読み出しが要求される
と、図８のメモリ装置の場合と同様にセンスラッチ回路
２４を用いて、ロングサイクル動作又はショートサイク
ル動作が実行される。

【００２９】これに対して、第２のラッチ選択信号Ｓ１
によって第１のデータラッチ回路２７が選択されかつ
“Ｈ”レベルのＷＥ信号によってデータの読み出しが要
求されている状態で、ロウアドレスＲＡとともにＲＡＳ
信号が与えられたとき、メモリセルアレイ２１からの１
ページ分のロウデータがセンスラッチ回路２４にラッチ
され、かつ同じロウデータが第１のデータラッチ回路２
７にもラッチされる。続いてカラムアドレスＣＡととも
にＣＡＳ信号が与えられたとき、第１のデータラッチ回
路２７にラッチされている１ページ分のロウデータの中
からカラムデコーダ２５によって選択された１つのデー
タが読み出され、かつ該読み出されたデータがデータ選
択回路２９を通して出力される。以上のロングサイクル
動作によって第１のデータラッチ回路２７中に１ページ
分のロウデータが用意されるので、ロウアドレスＲＡが
変らない１ページのアドレス範囲内では、該第１のデー
タラッチ回路２７中のロウデータを利用することによ
り、ロウアドレスＲＡの付与を省略したショートサイク
ル動作で所望のデータが読み出される。

【００３０】また、第３のラッチ選択信号Ｓ２によって
第２のデータラッチ回路２８が選択されている場合に
は、該第２のデータラッチ回路２８を用いることにより
ショートサイクル動作を実現することができる。しか
も、２つのデータラッチ回路２７，２８を各々別個のデ
ータ処理装置に割り当てることにより、両データ処理装
置が本メモリ装置の異なるページを交互にアクセスする
場合でもショートサイクル動作を実現することができ
る。この事情を、図２及び図３を用いて説明する。

【００３１】図２は、図１のメモリ装置を用いた本発明
の実施例に係るデータ処理システムのブロック図であ
る。図２において、プロセッサ４１と、ＤＭＡコントロ
ーラに代表されるような第１及び第２の周辺装置４２，
４３とが各々、図１に示した構成を有するメモリ装置４
４をアクセスする。プロセッサ４１並びに第１及び第２
の周辺装置４２，４３の各々のデータ線は、データバス
４５を通してメモリ装置４４のデータ入出力端子Ｄに直
接接続されている。プロセッサ４１並びに第１及び第２
の周辺装置４２，４３の各々のアドレス線及び制御線
は、それぞれ第１〜第３のメモリコントローラ４６〜４
８の入力側に接続されている。更に、該第１〜第３のメ
モリコントローラ４６〜４８の出力側とメモリ装置４４
との間には、マルチプレックスされたアドレスバス４９
と、制御バス５０とが設けられている。アドレスバス４
９はメモリ装置４４のアドレス入力端子Ａに、制御バス
５０は同メモリ装置４４の制御入力端子Ｃに各々接続さ
れている。

【００３２】３つのメモリコントローラ４６〜４８は各
々、プロセッサ４１並びに第１及び第２の周辺装置４
２，４３から与えられたアドレスをそれぞれロウアドレ
スＲＡとカラムアドレスＣＡとのマルチプレックス形式
のアドレスに変換し、かつ与えられた制御信号の論理及
びタイミングをメモリ装置４４のアクセスに適するよう
に変換する機能を備えたものである。第１のメモリコン
トローラ４６のメモリアクセス中は該第１のメモリコン
トローラ４６から第１のラッチ選択信号Ｓ０が、第２の
メモリコントローラ４７のメモリアクセス中は該第２の
メモリコントローラ４７から第２のラッチ選択信号Ｓ１
が、第３のメモリコントローラ４８のメモリアクセス中
は該第３のメモリコントローラ４８から第３のラッチ選
択信号Ｓ２が各々出力される。これら３つのラッチ選択
信号Ｓ０〜Ｓ２を伝達するためのラッチ選択信号線５１
は、メモリ装置４４のラッチ選択信号入力端子Ｓに接続
されている。また、各メモリコントローラ４６〜４８
は、アドレスバス４９を通してメモリ装置４４へ最後に
与えたロウアドレスＲＡを最終アドレスとして記憶して
おり、メモリ装置４４へ次に与えるべきロウアドレスＲ
Ａが前記最終アドレスと異なる場合にはロウアドレスＲ
Ａに続いてカラムアドレスＣＡを該メモリ装置４４へ与
えるロングサイクル動作を選択し、メモリ装置４４へ次
に与えるべきロウアドレスＲＡが前記最終アドレスと一
致する場合には該メモリ装置４４へカラムアドレスＣＡ
を連続して与えるショートサイクル動作を選択する機能
を更に有するものである。しかも、これらの動作モード
の選択は、他の二者によるモード選択の如何にかかわり
なく、自己のアクセス履歴のみに基づいて実行される。
なお、プロセッサ４１並びに第１及び第２の周辺装置４
２，４３の三者が共有しているデータバス４５、アドレ
スバス４９及び制御バス５０のバス占有権を管理するた
めのバスアービタが必要であるが、ここでは説明を簡単
にするために省略してある。

【００３３】図３は、図２のデータ処理システムの動作
を示す波形図であって、メモリ装置４４の入出力信号の
波形を表わしたものである。アドレス入力端子Ａに印加
される波形中のＲｎ及びＣｎは、それぞれロウアドレス
ＲＡ及びカラムアドレスＣＡを意味するものである。メ
モリ装置４４に対して、期間１ではプロセッサ４１によ
る書き込み、期間２では同プロセッサ４１による読み出
し、期間３では第１の周辺装置４２による読み出し、期
間４では第２の周辺装置４３による読み出し、期間５で
は第１の周辺装置４２による読み出し、期間６では第２
の周辺装置４３による読み出しが各々実行されるものと
する。また、期間１と期間２、期間３と期間５、期間４
と期間６は、各々同一ページ内のアクセスであるものと
する。

【００３４】期間１ではセンスラッチ回路２４へのデー
タの書き込みが実行され、期間２では第１のメモリコン
トローラ４６からの第１のラッチ選択信号Ｓ０により該
センスラッチ回路２４が選択されてショートサイクルの
読み出し動作が実行される。期間３では、第２のメモリ
コントローラ４７からの第２のラッチ選択信号Ｓ１によ
り第１のデータラッチ回路２７が選択され、ＲＡＳ信号
の立ち下がりの際にメモリセルアレイ２１から読み出さ
れたロウアドレスＲ３のロウデータが該第１のデータラ
ッチ回路２７に転送された後、ＣＡＳ信号の立ち下がり
に呼応してカラムアドレスＣ３のデータＤ３が第１の周
辺装置４２に与えられる。この際、第２のメモリコント
ローラ４７は、ロウアドレスＲ３を最終アドレスとして
記憶する。続いて期間４では、第３のメモリコントロー
ラ４８からの第３のラッチ選択信号Ｓ２により第２のデ
ータラッチ回路２８が選択され、ＲＡＳ信号の立ち下が
りの際にメモリセルアレイ２１から読み出されたロウア
ドレスＲ４のロウデータが該第２のデータラッチ回路２
８に転送された後、ＣＡＳ信号の立ち下がりに呼応して
カラムアドレスＣ４のデータＤ４が第２の周辺装置４３
に与えられる。この際、第３のメモリコントローラ４８
は、ロウアドレスＲ４を最終アドレスとして記憶する。

【００３５】期間５では、第２のメモリコントローラ４
７は、第１の周辺装置４２から与えられたアドレスのう
ちの上位アドレスと自己が記憶している最終アドレス
（この例ではＲ３）とを比較し、同一ページのアクセス
であると判定したうえ、ロウアドレスＲ３の付与を省略
してカラムアドレスＣ５を与える。一方、メモリ装置４
４内では第２のメモリコントローラ４７からの第２のラ
ッチ選択信号Ｓ１により第１のデータラッチ回路２７が
選択されており、ＣＡＳ信号の立ち下がりに呼応してカ
ラムアドレスＣ５のデータＤ５が第１のデータラッチ回
路２７から第１の周辺装置４２に与えられる。この際、
メモリ装置４４に与えられるＲＡＳ信号は“Ｌ”レベル
に保持されたままである。

【００３６】期間６では、第３のメモリコントローラ４
８は、第２の周辺装置４３から与えられたアドレスのう
ちの上位アドレスと自己が記憶している最終アドレス
（この例ではＲ４）とを比較し、同一ページのアクセス
であると判定したうえ、ロウアドレスＲ４の付与を省略
してカラムアドレスＣ６を与える。一方、メモリ装置４
４内では第３のメモリコントローラ４８からの第３のラ
ッチ選択信号Ｓ２により第２のデータラッチ回路２８が
選択されており、ＣＡＳ信号の立ち下がりに呼応してカ
ラムアドレスＣ６のデータＤ６が第２のデータラッチ回
路２８から第２の周辺装置４３に与えられる。この際に
も、メモリ装置４４に与えられるＲＡＳ信号は“Ｌ”レ
ベルに保持されたままである。

【００３７】以上のとおり本実施例によれば、第１及び
第２の周辺装置４２，４３がメモリ装置４４の異なるペ
ージを交互にアクセスする場合でも、期間５及び期間６
に例示されるようにショートサイクル動作が可能であ
る。これにより、ロングサイクル動作の頻度が従来に比
べて低減されるので、メモリ装置４４の平均アクセス時
間の短縮と、その消費電力の低減が実現可能になる。ま
た、バス４５，４９，５０の占有時間が短縮され、バス
トラフィックが軽減される。前記のとおり各データ処理
装置（プロセッサ４１並びに第１及び第２の周辺装置４
２，４３）によるメモリアクセスは一般にそれぞれ非常
に強い局所性を有しているので、以上の効果は絶大なも
のとなる。

【００３８】図４は、本発明の他の実施例に係るメモリ
装置のブロック図である。このメモリ装置は、図１のメ
モリ装置と同様のアドレス入力端子Ａ、データ入出力端
子Ｄ、制御入力端子Ｃ及びラッチ選択信号入力端子Ｓに
加えて、１個のフラグ出力端子Ｆを有するものである。
メモリセルアレイ６１、ロウアドレスバッファ６２、ロ
ウデコーダ６３、センスラッチ回路６４、カラムデコー
ダ６５、カラムアドレスバッファ６６、第１及び第２の
データラッチ回路６７，６８並びにデータ選択回路６９
は、各々図１において符号２１〜２９で示したものと同
じ機能を有するものである。７０，７１は、各々１ビッ
トの情報をフラグとして記憶するために第１及び第２の
データラッチ回路６７，６８の各々に対応して設けられ
た第１及び第２のフリップフロップ回路である。７２
は、データ選択回路６９と同様に、ＷＥ信号とＯＥ信号
と第１〜第３のラッチ選択信号Ｓ０〜Ｓ２による制御下
で、第１及び第２のフリップフロップ回路７０，７１の
うちのいずれかのフラグをフラグ出力端子Ｆへ選択的に
出力するためのフラグ選択回路である。７３は、ＲＡＳ
信号、ＣＡＳ信号、ＷＥ信号及び第１〜第３のラッチ選
択信号Ｓ０〜Ｓ２から読み出し及び書き込み動作に必要
な種々のタイミング信号を生成して、前記ロウアドレス
バッファ６２、ロウデコーダ６３、センスラッチ回路６
４、カラムデコーダ６５、カラムアドレスバッファ６
６、第１及び第２のデータラッチ回路６７，６８並びに
第１及び第２のフリップフロップ回路７０，７１を各々
駆動するためのクロック回路である。

【００３９】第１及び第２のフリップフロップ回路７
０，７１は、メモリ装置に対するデータの書き込み時に
両者がセットされ、メモリセルアレイ６１から対応する
データラッチ回路６７又は６８へのデータ転送時すなわ
ちロングサイクルの読み出し動作時に一方がリセットさ
れる。両フリップフロップ回路７０，７１のフラグは、
対応するデータラッチ回路６７又は６８からのデータ出
力と同様に、フラグ選択回路７２によって選択されて外
部に出力される。セットされたフラグは、対応するデー
タラッチ回路６７又は６８の内容がメモリセルアレイ６
１中のデータと一致していない可能性を示している。し
たがって、本メモリ装置をアクセスするデータ処理装置
は、フラグ出力端子Ｆを通して出力されるフラグを参照
し、最新のデータを読み出したい場合には同一ページ内
のアクセスであってもロングサイクルの読み出し動作を
選択する。このロングサイクルの読み出し動作を実行す
れば、メモリセルアレイ６１内のデータとデータラッチ
回路６７，６８内のデータとを再度一致させることがで
きる。なお、本実施例においても、平均アクセス時間の
低減、バストラフィックの軽減、消費電力の低減等が実
現可能である。

【００４０】図５は、本発明の更に他の実施例に係るメ
モリ装置のブロック図である。このメモリ装置は、図４
のメモリ装置と同様のアドレス入力端子Ａ、データ入出
力端子Ｄ、制御入力端子Ｃ、ラッチ選択信号入力端子Ｓ
及びフラグ出力端子Ｆを有するものである。メモリセル
アレイ８１、ロウアドレスバッファ８２、ロウデコーダ
８３、カラムデコーダ８４及びカラムアドレスバッファ
８５は、各々図４において符号６１〜６３及び６５〜６
６で示したものと同じ機能を有するものである。本実施
例では、図４中のセンスラッチ回路６４の機能は、セン
ス回路８６と第１のデータラッチ回路８７とに分割され
ている。本実施例では更に２つのデータラッチ回路（第
２及び第３のデータラッチ回路８８，８９）が設けられ
ており、３つのデータラッチ回路８７〜８９の各々にフ
リップフロップ回路９０〜９２が設けられている。図５
中のデータ選択回路９３、フラグ選択回路９４及びクロ
ック回路９５は、図４において符号６９，７２及び７３
で示したものに対応するものである。

【００４１】本実施例によれば、第２のデータラッチ回
路８８又は第３のデータラッチ回路８９が指定された状
態でロングサイクルの読み出し動作が実行される場合、
センス回路８６によってメモリセルアレイ８１から読み
出された１ページ分のロウデータは、第１のデータラッ
チ回路８７を経由せずに直接第２又は第３のデータラチ
回路８８，８９へ転送される。したがって、３つのデー
タラッチ回路８７〜８９の各々に割り当てられた３つの
データ処理装置が本メモリ装置の異なるページを交互に
アクセスする場合でも、ショートサイクル動作が可能と
なる。

【００４２】図６は、図５のメモリ装置を用いた本発明
の他の実施例に係るマルチプロセッサ構成のデータ処理
システムのブロック図である。図６において、３つのプ
ロセッサ１０１〜１０３が各々、図５に示した構成を有
するメモリ装置１０４をアクセスする。３つのプロセッ
サ１０１〜１０３とメモリ装置１０４との間には、図２
の場合と同様に、各々メモリコントローラ１０６〜１０
８が介在している。データバス１０５、マルチプレック
スされたアドレスバス１０９、制御バス１１０及びラッ
チ選択信号線１１１は、各々図２において符号４５及び
４９〜５１で示したものと同じ機能を有するものであ
る。本実施例では、メモリ装置１０４のフラグ出力端子
Ｆにフラグ線１１２が接続されており、該フラグ線１１
２は、フラグ出力端子Ｆから選択的に出力されるフラグ
を３つのメモリコントローラ１０６〜１０８の各々に与
える機能を司る。

【００４３】各メモリコントローラ１０６〜１０８は、
アドレスバス１０９を通してメモリ装置１０４へ最後に
与えたロウアドレスＲＡを最終アドレスとして記憶して
おり、対応するフラグがセットされている場合又は次に
与えるべきロウアドレスＲＡが最終アドレスと異なる場
合には、ロングサイクルの読み出し動作を選択する。ま
た、各メモリコントローラ１０６〜１０８は、対応する
フラグがリセットされておりかつ次に与えるべきロウア
ドレスＲＡが最終アドレスと一致する場合には、ショー
トサイクルの読み出し動作を選択する。この際、３つの
プロセッサ１０１〜１０３がメモリ装置１０４の異なる
ページを交互にアクセスする場合や、３つのプロセッサ
１０１〜１０３のうちの任意の二者がメモリ装置１０４
の異なるページを交互にアクセスする場合でも、ショー
トサイクル動作が可能である。

【００４４】図７は、本発明の更に他の実施例に係るマ
ルチプロセッサ構成のデータ処理システムのブロック図
である。図７において、３つのプロセッサ１２１〜１２
３が各々、ロウデータの一括読み出しが可能な従来構成
のメモリ装置１２４をアクセスする。１２５〜１２７
は、メモリ装置１２４の外部に設けられた３つのデータ
ラッチである。３つのプロセッサ１２１〜１２３とこれ
に対応する３つのデータラッチ１２５〜１２７との間に
は、各々メモリコントローラ１２８〜１３０が介在して
いる。プロセッサ１２１〜１２３とデータラッチ１２５
〜１２７とは、データバス１３１を共有する。また、３
つのプロセッサ１２１〜１２３の各々のアドレス線及び
制御線は、それぞれ第１〜第３のメモリコントローラ１
２８〜１３０の入力側に接続されている。更に、第１〜
第３のメモリコントローラ１２８〜１３０の出力側とメ
モリ装置１２４と第１〜第３のデータラッチ１２５〜１
２７との間には、マルチプレックスされたアドレスバス
１３２と、制御バス１３３とが設けられている。メモリ
装置１２４から読み出される１ページ分のロウデータ
は、ローカルデータバス１３４を通して第１〜第３のデ
ータラッチ１２５〜１２７のうちのいずれかに書き込ま
れる。

【００４５】３つのメモリコントローラ１２８〜１３０
は各々、対応するプロセッサ１２１〜１２３から与えら
れたアドレスのうちの上位アドレスをロウアドレスＲＡ
とし、かつ下位アドレスをカラムアドレスＣＡとするよ
うに、アドレス変換を実行する機能を備えたものであ
る。しかも、ロウアドレスＲＡとカラムアドレスＣＡと
は、マルチプレックス形式で各々アドレスバス１３２へ
送出される。また、第１のメモリコントローラ１２８の
メモリアクセス中は第１のデータラッチ１２５が、第２
のメモリコントローラ１２９のメモリアクセス中は第２
のデータラッチ１２６が、第３のメモリコントローラ１
３０のメモリアクセス中は第３のデータラッチ１２７が
各々制御バス１３３を通して選択される。

【００４６】また、各メモリコントローラ１２８〜１３
０は、アドレスバス１３２へ最後に送出したロウアドレ
スＲＡを最終アドレスとして記憶しており、次に送出す
べきロウアドレスＲＡが前記最終アドレスと異なる場合
には、メモリ装置１２４へロウアドレスＲＡを与えたう
え、対応するデータラッチ１２５〜１２７へカラムアド
レスＣＡを与える。これにより、メモリ装置１２４中の
１ページ分のロウデータが対応するデータラッチ１２５
〜１２７へ転送されたうえ、該対応するデータラッチ１
２５〜１２７から所望のデータがデータバス１３１へ選
択的に出力される。また、次に送出すべきロウアドレス
ＲＡが前記最終アドレスと一致する場合には、対応する
データラッチ１２５〜１２７に保持されている１ページ
分のロウデータの中から１つのデータがデータバス１３
１へ選択的に出力されるように、該対応するデータラッ
チ１２５〜１２７へカラムアドレスＣＡを連続して与え
るショートサイクル動作を選択する。なお、ロウアドレ
スＲＡのビット数をＮとするとき、データラッチ１２５
〜１２７のデータ幅は各々２^Nワードとする。

【００４７】本実施例によれば、従来構成のメモリ装置
１２４の外部にデータラッチ１２５〜１２７を付加する
ことによって、メモリ装置１２４の動作頻度を著しく低
下させ、結果として平均アクセス時間の短縮と消費電力
の低減を実現することができる。また、アドレスをマル
チプレックスしないでプロセッサとメモリ装置とを接続
した場合と比べると、アドレス線の本数を減じることが
でき、より簡易なハードウェアとなる。

【００４８】

【発明の効果】以上説明してきたように、請求項１又は
３の発明によれば、各々メモリセルアレイからの１ペー
ジ分のロウデータを保持するための複数のデータラッチ
回路をメモリ装置の内部に設け、各データラッチ回路を
複数のデータ処理装置の各々に割り当て可能にした構成
を採用したので、該メモリ装置は、複数のデータ処理装
置によって異なるページが交互にアクセスされる場合で
もショートサイクル動作が可能となる。これに伴ってロ
ングサイクル動作の頻度が低減されるので、メモリ装置
の平均アクセス時間の短縮と、その消費電力の低減が実
現可能になる。

【００４９】請求項２又は４の発明によれば、各々ロン
グサイクルの読み出し動作時にリセットされかつメモリ
セルアレイへのデータの書き込み動作時にセットされる
複数のフリップフロップ回路を複数のデータラッチ回路
の各々に対応して設けた構成を採用したので、各フリッ
プフロップ回路から出力されるフラグにより、対応する
データラッチ回路に保持されているロウデータの利用可
能性、つまりショートサイクル動作の適否を表示するこ
とができる。

【００５０】請求項５の発明によれば、各々１ページ分
のロウデータを保持するための複数のデータラッチ回路
を備えたメモリ装置を採用し、かつ該メモリ装置内の各
データラッチ回路を複数のデータ処理装置の各々に割り
当てたので、複数のデータ処理装置が該メモリ装置の異
なるページを交互にアクセスする場合でも、各データ処
理装置に対応したメモリコントローラは、各々メモリ装
置へのアクセスの履歴に基づいてショートサイクルの読
み出し動作を選択することができる。これにより、該メ
モリ装置のロングサイクル動作の頻度が相対的に低くな
り、メモリアクセスの高速化、ひいてはデータ処理シス
テムの処理効率の向上が図れる。

【００５１】請求項６の発明によれば、各々１ページ分
のロウデータを保持するための複数のデータラッチ回路
と、対応するデータラッチ回路内のロウデータの利用可
能性を表示するためのフリップフロップ回路とを備えた
メモリ装置を採用し、かつ該メモリ装置内の各データラ
ッチ回路及びフリップフロップ回路を複数のデータ処理
装置の各々に割り当てたので、複数のデータ処理装置が
該メモリ装置の異なるページを交互にアクセスする場合
でもショートサイクルの読み出し動作を選択できるだけ
でなく、ショートサイクル動作による不正データの読み
出しを回避することができる。したがって、データ処理
システムの処理効率及び信頼性の向上が図れる。

【００５２】請求項７の発明によれば、各々１ページ分
のロウデータを保持するための複数のデータラッチをメ
モリ装置の外部に設け、各データラッチを複数のデータ
処理装置の各々に割り当てた構成を採用したので、複数
のデータ処理装置がメモリ装置の異なるページを交互に
アクセスする場合でも、各データ処理装置に対応したメ
モリコントローラは、各々メモリ装置へのアクセスの履
歴に基づいてショートサイクルの読み出し動作を選択す
ることができる。これにより、メモリ装置からのロウデ
ータの読み出しを含んだロングサイクル動作の頻度が低
くなり、メモリアクセスの高速化、ひいてはデータ処理
システムの処理効率の向上が図れる。

【図面の簡単な説明】

【図１】本発明の実施例に係るメモリ装置のブロック図
である。

【図２】図１のメモリ装置を用いた本発明の実施例に係
るデータ処理システムのブロック図である。

【図３】図２のデータ処理システムの動作を示す波形図
である。

【図４】本発明の他の実施例に係るメモリ装置のブロッ
ク図である。

【図５】本発明の更に他の実施例に係るメモリ装置のブ
ロック図である。

【図６】図５のメモリ装置を用いた本発明の他の実施例
に係るデータ処理システムのブロック図である。

【図７】本発明の更に他の実施例に係るデータ処理シス
テムのブロック図である。

【図８】従来のメモリ装置のブロック図である。

【符号の説明】

２１，６１，８１ メモリセルアレイ ２２，６２，８２ ロウアドレスバッファ（ロウデータ
読み出し手段） ２３，６３，８３ ロウデコーダ（ロウデータ読み出し
手段） ２４，６４ センスラッチ回路（ロウデータ読み出し手
段） ２５，６５，８４ カラムデコーダ（制御手段） ２６，６６，８５ カラムアドレスバッファ（制御手
段） ２７，２８，６７，６８，８７，８８，８９データラッ
チ回路 ２９，６９，９３ データ選択回路（制御手段） ３０，７３，９５ クロック回路（制御手段） ４１，１０１，１０２，１０３，１２１，１２２，１２
３プロセッサ（データ処理装置） ４２，４３ 周辺装置（データ処理装置） ４４，１０４，１２４ メモリ装置 ４５，１０５，１３１ データバス（１組のデータ線） ４６，４７，４８，１０６，１０７，１０８，１２８，
１２９，１３０メモリコントローラ ４９，１０９，１３２マルチプレックスされたアドレス
バス（１組のアドレス線） ５０，１１０，１３３ 制御バス ７０，７１，９０，９１，９２ フリップフロップ回路 ７２，９４ フラグ選択回路 ８６ センス回路 １２５，１２６，１２７ データラッチ ＲＡ ロウアドレス ＣＡ カラムアドレス ＲＡＳ ロウアドレスストローブ信号 ＣＡＳ カラムアドレスストローブ信号 ＷＥ ライトイネーブル信号 ＯＥ 出力イネーブル信号 Ｓ０〜Ｓ２ ラッチ選択信号

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 外部接続される複数のデータ処理装置か
   ら共通にアクセスされ、各々複数のロウと複数のカラム
   との交点に配置された複数の単位メモリセルを有するメ
   モリセルアレイを備え、かつ該メモリセルアレイのロウ
   とカラムとの指定のためにロウアドレスとカラムアドレ
   スとがマルチプレックス形式で与えられるメモリ装置で
   あって、 前記メモリセルアレイからロウアドレスで指定される１
   つのロウに属する全てのカラムのデータを１ページ分の
   ロウデータとして一度に読み出すためのロウデータ読み
   出し手段と、前記複数のデータ処理装置の各々に対応して設けられ、
   かつ 各々前記メモリセルアレイから読み出された１ペー
   ジ分のロウデータを保持するための複数のデータラッチ
   回路と、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にロウアドレスとカラムアドレスとによってデータの読
   み出しが要求された場合には、前記メモリセルアレイか
   ら前記ロウアドレスに従って読み出された１ページ分の
   ロウデータを前記指定されたデータラッチ回路に保持さ
   せ、更に該指定されたデータラッチ回路に保持されてい
   る１ページ分のロウデータの中から前記カラムアドレス
   に従って選択された１つのデータを出力するための制御
   手段とを備え、 前記制御手段は、前記複数のデータ処理装置のうちのい
   ずれかのアクセス要求に応じて前記複数のデータラッチ
   回路のうちの対応するデータラッチ回路を指定するラッ
   チ選択信号とともにカラムアドレスのみによってデータ
   の読み出しが要求された場合には、前記指定されたデー
   タラッチ回路に保持されている１ページ分のロウデータ
   の中から前記カラムアドレスに従って選択された１つの
   データを出力する機能を更に有する ことを特徴とするメ
   モリ装置。
2. 【請求項２】 請求項１記載のメモリ装置において、 各々１ビットの情報をフラグとして記憶するために前記
   複数のデータラッチ回路の各々に対応して設けられた複
   数のフリップフロップ回路を更に備え、 前記制御手段は、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にロウアドレスとカラムアドレスとによってデータの読
   み出しが要求された場合 には、前記指定されたデータラ
   ッチ回路に対応したフリップフロップ回路のフラグをリ
   セットし、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて データの書き込みが要求された場合には、
   前記複数のフリップフロップ回路のフラグを全てセット
   し、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にカラムアドレスのみによってデータの読み出しが要求
   された場合 には、前記指定されたデータラッチ回路に対
   応したフリップフロップ回路のフラグを選択的に出力さ
   せる機能を更に有することを特徴とするメモリ装置。
3. 【請求項３】 外部接続される複数のデータ処理装置か
   ら共通にアクセスされ、各々複数のロウと複数のカラム
   との交点に配置された複数の単位メモリセルを有するメ
   モリセルアレイを備え、かつ該メモリセルアレイのロウ
   とカラムとの指定のためにロウアドレスとカラムアドレ
   スとがマルチプレックス形式で与えられるメモリ装置で
   あって、 与えられたロウアドレスを保持するためのロウアドレス
   バッファと、 前記メモリセルアレイの複数のロウの中から、前記ロウ
   アドレスバッファが保持しているロウアドレスで指定さ
   れた１つのロウを選択するためのロウデコーダと、 前記メモリセルアレイから前記ロウデコーダによって選
   択されたロウに属する全てのカラムのデータを１ページ
   分のロウデータとして一度に読み出し、かつ該読み出し
   た１ページ分のロウデータを保持するためのセンスラッ
   チ回路と、前記複数のデータ処理装置の各々に対応して設けられ、
   かつ 各々前記メモリセルアレイから前記センスラッチ回
   路によって読み出された１ページ分のロウデータを保持
   するための複数のデータラッチ回路と、 与えられたカラムアドレスを保持するためのカラムアド
   レスバッファと、 前記センスラッチ回路及び複数のデータラッチ回路に各
   々保持されている１ページ分のロウデータの中から、前
   記カラムアドレスバッファが保持しているカラムアドレ
   スで指定された１つのカラムに対応したデータを選択す
   るためのカラムデコーダと、 前記センスラッチ回路及び前記複数のデータラッチ回路
   のうちのいずれかを選択的に指定するためのラッチ選択
   信号と、前記メモリセルアレイからのデータの読み出し
   と前記センスラッチ回路を経由した該メモリセルアレイ
   へのデータの書き込みとを選択的に要求するためのライ
   トイネーブル信号と、ロウアドレスとともに与えられる
   ロウアドレスストローブ信号と、カラムアドレスととも
   に与えられるカラムアドレスストローブ信号とを各々受
   け取り、かつ前記ロウアドレスバッファ、ロウデコー
   ダ、センスラッチ回路、複数のデータラッチ回路、カラ
   ムアドレスバッファ及びカラムデコーダを各々駆動する
   ためのクロック回路とを備え、 前記クロック回路は、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にロウアドレスとカラムアドレスとによってデータの読
   み出しが要求された場合 には、前記メモリセルアレイか
   ら前記ロウアドレスに従って読み出された１ページ分の
   ロウデータが前記センスラッチ回路及び前記指定された
   データラッチ回路に保持されるように、前記ロウアドレ
   スバッファ、ロウデコーダ、センスラッチ回路及び指定
   されたデータラッチ回路を各々駆動し、更に前記指定さ
   れたデータラッチ回路に保持されている１ページ分のロ
   ウデータの中から前記カラムアドレスに従って選択され
   た１つのデータが出力されるように、前記カラムア ドレ
   スバッファ及びカラムデコーダを各々駆動し、 前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にカラムアドレスのみによってデータの読み出しが要求
   された場合 には、前記指定されたデータラッチ回路に保
   持されている１ページ分のロウデータの中から前記カラ
   ムアドレスに従って選択された１つのデータが出力され
   るように、前記指定されたデータラッチ回路、カラムア
   ドレスバッファ及びカラムデコーダを各々駆動する機能
   を有することを特徴とするメモリ装置。
4. 【請求項４】 請求項３記載のメモリ装置において、 各々１ビットの情報をフラグとして記憶するために前記
   複数のデータラッチ回路の各々に対応して設けられた複
   数のフリップフロップ回路を更に備え、 前記クロック回路は、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にロウアドレスとカラムアドレスとによってデータの読
   み出しが要求された場合 には、前記指定されたデータラ
   ッチ回路に対応したフリップフロップ回路のフラグをリ
   セットし、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じてデータの書き込みが要求された場合 には、
   前記複数のフリップフロップ回路のフラグを全てセット
   し、前記複数のデータ処理装置のうちのいずれかのアクセス
   要求に応じて前記複数のデータラッチ回路のうちの対応
   するデータラッチ回路を指定するラッチ選択信号ととも
   にカラムアドレスのみによってデータの読み出しが要求
   された場合 には、前記指定されたデータラッチ回路に対
   応したフリップフロップ回路のフラグを選択的に出力さ
   せる機能を更に有することを特徴とするメモリ装置。
5. 【請求項５】 １組のデータ線を互いに共有した複数の
   データ処理装置と、 前記１組のデータ線へデータを出力するための、請求項
   １又は３に記載の構成を備え、かつ前記複数のデータラ
   ッチ回路が前記複数のデータ処理装置の各々に対応して
   設けられたメモリ装置と、 前記複数のデータ処理装置の各々に対応して設けられ、
   １組のアドレス線を互いにかつ前記メモリ装置とともに
   共有し、かつ各々前記複数のデータ処理装置のうちの対
   応するデータ処理装置から与えられるアドレスに基づい
   たロウアドレスとカラムアドレスとを前記１組のアドレ
   ス線を通してマルチプレックス形式で前記メモリ装置へ
   与えるための複数のメモリコントローラとを備えたデー
   タ処理システムであって、 前記複数のメモリコントローラの各々は、 前記メモリ装置へ最後に与えたロウアドレスを最終アド
   レスとして記憶しており、かつ前記ラッチ選択信号を出
   力することにより前記メモリ装置内の対応するデータラ
   ッチ回路を指定し、 前記メモリ装置へ次に与えるべきロウアドレスが前記最
   終アドレスと異なる場合には、該メモリ装置にデータの
   読み出しを要求しながらロウアドレスに続いてカラムア
   ドレスを該メモリ装置へ与えるロングサイクル動作を選
   択し、 前記メモリ装置へ次に与えるべきロウアドレスが前記最
   終アドレスと一致する場合には、該メモリ装置にデータ
   の読み出しを要求しながら該メモリ装置へカラムアドレ
   スを連続して与えるショートサイクル動作を選択する機
   能を有することを特徴とするデータ処理システム。
6. 【請求項６】 １組のデータ線を互いに共有した複数の
   データ処理装置と、 前記１組のデータ線へデータを出力するための、請求項
   ２又は４に記載の構成を備え、かつ前記複数のデータラ
   ッチ回路及び複数のフリップフロップ回路が前記複数の
   データ処理装置の各々に対応して設けられたメモリ装置
   と、 前記複数のデータ処理装置の各々に対応して設けられ、
   １組のアドレス線を互いにかつ前記メモリ装置とともに
   共有し、かつ各々前記複数のデータ処理装置のうちの対
   応するデータ処理装置から与えられるアドレスに基づい
   たロウアドレスとカラムアドレスとを前記１組のアドレ
   ス線を通してマルチプレックス形式で前記メモリ装置へ
   与えるための複数のメモリコントローラとを備えたデー
   タ処理システムであって、 前記複数のメモリコントローラの各々は、 前記メモリ装置へ最後に与えたロウアドレスを最終アド
   レスとして記憶しており、かつ前記ラッチ選択信号を出
   力することにより前記メモリ装置内の対応するデータラ
   ッチ回路及びフリップフロップ回路を指定し、 前記メモリ装置内の指定されたフリップフロップ回路か
   ら選択的に出力されたフラグがセットされている場合又
   は該メモリ装置へ次に与えるべきロウアドレスが前記最
   終アドレスと異なる場合には、該メモリ装置にデータの
   読み出しを要求しながらロウアドレスに続いてカラムア
   ドレスを該メモリ装置へ与えるロングサイクル動作を選
   択し、 前記メモリ装置内の指定されたフリップフロップ回路か
   ら選択的に出力されたフラグがリセットされておりかつ
   該メモリ装置へ次に与えるべきロウアドレスが前記最終
   アドレスと一致する場合には、該メモリ装置にデータの
   読み出しを要求しながら該メモリ装置へカラムアドレス
   を連続して与えるショートサイクル動作を選択する機能
   を有することを特徴とするデータ処理システム。
7. 【請求項７】 １組のデータ線を互いに共有した複数の
   データ処理装置と、 複数のロウと複数のカラムとの交点に各々配置された複
   数の単位メモリセルを有し、かつロウアドレスで指定さ
   れる１つのロウに属する全てのカラムのデータが１ペー
   ジ分のロウデータとして一度に読み出されるメモリ装置
   と、 前記複数のデータ処理装置の各々に対応して設けられ、
   前記１組のデータ線を互いにかつ前記複数のデータ処理
   装置とともに共有し、各々前記メモリ装置から読み出さ
   れた１ページ分のロウデータを保持し、かつ各々該保持
   している１ページ分のロウデータの中からカラムアドレ
   スで指定される１つのカラムに対応したデータを前記１
   組のデータ線へ選択的に出力するための複数のデータラ
   ッチと、 前記複数のデータ処理装置の各々に対応して設けられ、
   １組のアドレス線を互いにかつ前記メモリ装置及び複数
   のデータラッチとともに共有し、かつ各々前記複数のデ
   ータ処理装置のうちの対応するデータ処理装置から与え
   られるアドレスに基づいたロウアドレスとカラムアドレ
   スとを前記１組のアドレス線を通してマルチプレックス
   形式で前記メモリ装置及び複数のデータラッチへそれぞ
   れ与えるための複数のメモリコントローラとを備えたデ
   ータ処理システムであって、 前記複数のメモリコントローラの各々は、 前記メモリ装置へ最後に与えたロウアドレスを最終アド
   レスとして記憶しており、かつ前記複数のデータラッチ
   のうちの対応するデータラッチを指定し、 前記メモリ装置へ次に与えるべきロウアドレスが前記最
   終アドレスと異なる場合には、該メモリ装置中の１つの
   データが前記指定されたデータラッチを経由して前記１
   組のデータ線へ選択的に出力されるように、該メモリ装
   置へロウアドレスを与えたうえ前記指定されたデータラ
   ッチへカラムアドレスを与えるロングサイクル動作を選
   択し、 該メモリ装置へ次に与えるべきロウアドレスが前記最終
   アドレスと一致する場合には、前記指定されたデータラ
   ッチに保持されている１ページ分のロウデータの中から
   １つのデータが前記１組のデータ線へ選択的に出力され
   るように、前記指定されたデータラッチへカラムアドレ
   スを連続して与えるショートサイクル動作を選択する機
   能を有することを特徴とするデータ処理システム。