JPS6151792B2

JPS6151792B2 -

Info

Publication number: JPS6151792B2
Application number: JP54101844A
Authority: JP
Inventors: Haruhiko Tomono
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1979-08-10
Filing date: 1979-08-10
Publication date: 1986-11-10
Also published as: JPS5625782A

Description

【発明の詳細な説明】本発明は、中央処理装置の性能が十分に発揮で
き、かつ主メモリを効率よくリフレツシユできる
ダイレクトメモリアクセス制御回路を備えた表示
装置に関する。従来、表示装置たとえばラスタスキヤン方式の
CRT表示装置では、メモリ（主メモリ）を中央
処理装置、例えばマイクロプロセツサ（以下
CPUと称する）とCRT制御回路で共用して、交
互にアクセスするようになつていた。このため演
算処理速度の速いCPUの場合、待ち時間が多く
なり、CPUの性能を十分に発揮できなかつた。一方、半導体製造技術の発展に伴い、たとえば
１メモリ素子で８ビツトCPUのアドレス可能範
囲を満足できる大容量メモリ素子たとえば65K×
１ビツトのダイナミツクRAM（ｒandom ａ
ccess ｍemory）が出現している。このような
大容量メモリ素子は、主メモリとして最適である
反面、その殆んどがメモリ・リフレツシユを必要
とするため、リフレツシユ回路が不可欠となる。
したがつて主メモリの構成が複雑となるばかり
か、リフレツシユ動作の間、主メモリに対する読
出し／書込みができなくなる問題があつた。本発明は上記事情に鑑みてなされたものでその
目的は、CPUの負荷を軽減し、CPUの性能を十
分に発揮できる表示装置を提供することにある。
すなわち本発明は、主メモリ内に、CPUによつ
て表示データが書込まれ、かつリフレツシユメモ
リに相当する固有の記憶領域を設けるとともに、
DMA制御回路を備え、DMA制御回路がCPUの動
作とは独立して、上記主メモリ内の固有の記憶領
域を定期的にアクセスし、リフレツシユメモリへ
のデータ転送を行なうことにより、リフレツシユ
メモリの更新を行なうことを特徴としている。本発明の他の目的は、DMA制御回路による主
メモリからリフレツシユメモリへのデータ転送
と、主メモリのリフレツシユとを兼ねることによ
り、リフレツシユ回路を用いずに主メモリの効率
的なリフレツシユを行なうことにある。すなわ
ち、本発明は、DMA制御回路が主メモリ内の固
有の記憶領域を定期的にアクセスする際、主メモ
リを構成するダイナミツクRAMに対する行アド
レスが順次切り替わり、この行アドレスがダイナ
ミツクRAMのリフレツシユ時間内に一巡するよ
うにしたことを特徴とする。以下、本発明の一実施例を図面を参照して説明
する。第１図は本発明の表示装置の構成を示すブロツ
ク図であり、符号１１はCPUである。CPU１１
は装置全体の管理制御を行なうもので、特に、主
メモリ１２に対してアドレスバス１３を通してア
ドレスデータを送出し、データバス１４を介して
表示データの書込み、書替えを行なう。主メモリ１２はRAMたとえば16Kダイナミツ
クRAM（以下16KDRAMと称する）で構成され
る64K（Ｋ＝1024）ワード×８ビツトの容量を有
するメモリである。この主メモリ１２のメモリ領
域は第２図に示したように、16Kバイト構成の４
つのブロツク（ブロツクａ〜ブロツクｄ）から成
つている。そして、図示の如く主メモリ１２の
「16K」番地〜「20K−１」番地に対応する4Kバ
イトのメモリ領域が、CRT表示部１５の１表示
画面分の表示データを格納するCRT表示領域と
して用いられる。また、CRT表示領域を除く主
メモリ１２のメモリ領域は、各種プログラムが格
納されるプログラム領域、および種々のデータが
格納されるデータ領域として使用される。ここ
で、主メモリ１２のアドレスビツトとメモリ素子
入力ピンとの関係について説明する。主メモリ１
２のアドレスビツトは、アドレスビツトAB０
（LSB）、AB１，………，AB５（MSB）の16ビツ
トで構成されている。アドレスビツトAB１４，
AB１５の２ビツトは主メモリ１２のブロツクａ
〜ブロツクｄのいずれかを選択（チツプセレク
ト）するためのもので、アドレスビツトAB１
４，１５が論理値“０”、“０”のときは、ブロツ
クａが選択される。同様に、アドレスビツトAB
１４，１５が論理値“１”、“０”、論理値“０”、
“１”、論理値“１”、“１”のときは、それぞれブ
ロツクｂ、ブロツクｃ、ブロツクｄが選択され
る。また、アドレスビツトAB０〜AB１３は、ブ
ロツクａ〜ｄにおける対応するワードデータをア
クセスするためのもので、16Kバイト構成のメモ
リチツプの入力ピンＡ０〜Ａ６にタイミングをず
らして（行アドレス、列アドレスとして）入力さ
れる。すなわち、主メモリ１２に入力されるアド
レスビツトAB０〜AB１３は図示せぬ制御部によ
つて、まずアドレスビツトAB０〜AB６が行アド
レスとして各メモリチツプの入力ピンＡ０〜Ａ６
に与えられる。そして、次のタイミングで、アド
レスビツトAB７〜AB１３が列アドレスとして各
メモリチツプの入力ピンＡ０〜Ａ６に与えられ
る。これは、従来のアドレスビツトの与えられ方
と異なるもので、後述するように、主メモリ１２
のCRT表示領域アクセスによつて、同時に主メ
モリ１２の全記憶領域をリフレツシユするために
行なわれる。なお、本発明の実施例において、主
メモリ１２を構成する16Kバイトのメモリチツプ
は、２ｍｓの間に128の行アドレスをリフレツシ
ユする必要がある。第１表にメモリチツプの入力
ピンＡ０〜Ａ６とアドレスビツトAB０〜AB１３
との対応を従来例と対比して示す。【表】主メモリ１２には、第３図に示すように行アド
レスストローブ信号（以下信号と称する）
および列アドレスストローブ信号（以下信
号と称する）を発生せしめるストローブ信号発生
回路が付加されている。図において、符号２１
は、タイミング発生回路である。タイミング発生
回路２１は、CPU１１または後述するDMA制御
回路からのメモリ要求（リード要求、ライト要
求）に応答して、所定タイミングで高レベル
（“１”レベル）のRAS信号およびCAS信号を出
力する。このRAS信号はセレクタ２２の入力端
子GATEに入力される。また、セレクタ２２の入
力端子SLには、DMA転送信号が入力される。こ
のDMA転送信号は、後述するDMA制御回路３２
がDMA転送期間中に入力される。セレクタ２２
は４つのゲート部２２ａ〜２２ｄを備えている。
これら各ゲート部２２ａ〜２２ｄの一方の入力端
子には、それぞれ高レベル（“１”レベル）の２
値信号Ｈが入力される。また、各ゲート部２２ａ
〜２２ｄの他方の入力端子には、アドレスビツト
AB１４，AB１５が論理値“０”、“０”、“１”、
“０”、“０”、“１”“１”、“１”のときの各デコ
ー
ド出力Da〜Ddがそれぞれ入力される。そして、セレクタ２２は、DMA転送信号がア
クテイブ（高レベル）である期間中、すなわち
DMA転送期間中に入力されるRAS信号の高レベ
ルに応答して２値信号Ｈを選択し、かつそのレベ
ルを反転して出力する。これにより各ゲート部２
２ａ〜２２ｄから、RAS信号が高レベルである
期間中、アクテイブ（低レベル）となる信
号、信号、信号および信号が
そ
れぞれ出力される。この信号〜信号
はそれぞれ主メモリ１２のブロツクａ〜ブロツク
ｄに対応するメモリチツプに出力される。また、
セレクタ２２は、DMA転送信号がインアクテイ
ブ（低レベル）である期間中、すなわちCPU１
１によるメモリアクセス時に入力されるRAS信
号の高レベルに応答して各デコード出力Da〜Dd
を選択し、かつそのレベルを反転して出力する。
これにより、対応するゲート部２２ａ〜２２ｄか
らそれぞれ信号〜信号が出力され
る。デコード出力Da〜Ddは、いずれか１つだけ
が有意となり高レベルを示す。したがつて
信号〜信号のうち１つだけが、RAS信号が
高レベルである期間中アクテイブ（低レベル）と
なる。一方、符号２３ａ〜２３ｄはナンドゲート回路
である。各ナンドゲート回路２３ａ〜２３ｄの一
方の入力端子には、前記タイミング発生回路２１
から出力されるCAS信号がそれぞれ入力され、
他方の入力端子には、それぞれ前記デコード出力
Da〜Ddが入力される。そして、各ナンドゲート
回路２３ａ〜２３ｄは、CAS信号および対応す
るデコード出力Da〜Ddに応答して、信号
〜信号をそれぞれ出力する。この信
号〜信号、対応するデコード出力Da〜Dd
が有意である場合だけ、CAS信号が高レベルで
ある期間中アクテイブ（低レベル）となる。すな
わち、アドレスビツトAB１４，AB１５で選択さ
れるブロツク（メモリチツプ）に対してのみ、ア
クテイブな信号（〜のいずれか
１つ）が出力される。再び第１図を参照すると、符号３１はリフレツ
シユメモリである。このリフレツシユメモリ３１
は、CRT表示部１５の１表示画面分（4Kバイ
ト）の表示データを格納するもので、そのメモリ
アドレスとCRT表示部１５の表示画面との対応
例を第４図に示す。また、DMA制御回路３２
は、主メモリ１２のCRT表示領域から表示デー
タを直接に読出し、リフレツシユメモリ３１へ書
込むもので、主メモリ１２を定期的にアクセスす
る。更に、DMA制御回路３２は、上記動作期間
いわゆるDMA転送期間中、その旨を示す高レベ
ル（“１”レベル）のDMA転送信号を主メモリ１
２のストローブ信号発生回路（第３図参照）へ出
力する。すなわち、本発明の実施例では、DMA制御回
路３２によつて、CPU１１とは独立に、主メモ
リ１２をメモリアクセスし、CRT表示領域内の
表示データをリフレツシユメモリ３１へ転送する
DMA転送を行なうことを第１の特徴としてい
る。更に本発明の実施例では、上記主メモリ１２
のCRT表示領域をアクセスすると同時に、上記
主メモリ１２の全記憶領域をリフレツシユせしめ
ることを第２の特徴としている。そこで、DMA
制御回路３２は、前記メモリチツプの128の行ア
ドレスを２ｍｓの間にリフレツシユするために、
15.6μｓ（２ｍｓ／128≒15.6μｓ）以内毎に、
１バイトずつ順次主メモリ１２のCRT表示領域
からリフレツシユメモリ３１へ表示データを転送
する。ところで、前述の如くCRT表示領域は主
メモリ１２の「16K」〜「20K−１」番地にあ
り、対応アドレスビツトAB１２，AB１３の論理
値は“０”、“０”に固定されている。一方、アド
レスビツトAB０〜AB１１は順次桁上げされてア
クセスされる。そこで、本発明の実施例では第１
表に示されているように従来例と異なり、主メモ
リ１２の制御部（図示せず）によつて、はじめに
アドレスビツトAB０〜AB６が行アドレスとして
各メモリチツプの入力ピンＡ０〜Ａ６に入力され
る。このため、アドレスビツトAB１２，AB１３
の論理値が“０”、“０”に固定されているにもか
かわらず、128の行アドレスが15.6μｓ以内毎に
順次切り替えられ、２ｍｓ以内に一巡し、ブロツ
クｂは勿論、ブロツクａ，ｃ，ｄがリフレツシユ
されるようになつている。符号３３はCRT制御回路である。このCRT制
御回路３３は、リフレツシユメモリ３１および
CRT表示部１５を制御する。すなわち、CRT制
御回路３３は、DMA制御回路３２へのDMA要求
に対し、DMA制御回路３２から要求を受付ける
旨の信号が与えられると、アドレスマルチプレク
サ３４を介してアドレス情報を順次送出する。こ
のアドレス情報はリフレツシユメモリ３１に入力
され、これにより対応する表示データが順次
CRT制御回路３３へ出力される。CRT制御回路
３３はこの表示データを所定タイミングでCRT
表示部１５へ送出し、その表示画面に表示せしめ
る。次に、第１図乃至第４図に示される本発明一実
施例について動作を説明する。たとえば今、主メモリ１２のCRT表示領域に
は、CPU１１によつて表示データが書込まれて
いるものとする。DMA制御回路３２はあらかじ
め定められた時間毎すなわち２ｍｓ以内毎に主メ
モリ１２に対してメモリ要求を出す。そして、
DMA制御回路３２はアドレスビツトAB０〜AB
１５として、“××××××××××××0010”
を15.6μｓ以内毎に主メモリ１２へ送出する。こ
こでアドレスビツトAB０〜AB１１は順次桁上げ
され切り替えられる。更に、DMA制御回路３２
は高レベルのDMA転送信号を主メモリ１２のス
トローブ信号発生回路へ出力する。一方、上記ストローブ信号発生回路において、
タイミング発生回路２１はDMA制御回路３２の
メモリ要求に応じて、所定タイミングでRAS信
号およびCAS信号を出力する。このRAS信号は
セレクタ２２の入力端子GATEに入力され、前記
DMA転送信号は入力端子SLに入力される。一
方、セレクタ２２内の各ゲート部２２ａ〜２２ｄ
の一方の入力端子には高レベルの２値信号Ｈが入
力されている。そして、セレクタ２２は、高レベ
ルのDMA転送信号に応答して高レベルの２値信
号Ｈを選択し、RAS信号が高レベルである期間
中上記２値信号Ｈのレベルを反転出力する。これ
により、セレクタ２２の各ゲート部２２ａ〜２２
ｄからそれぞれ信号〜信号が主メモ
リ１２の各メモリチツプに対して出力される。ま
た、上記CAS信号は各ナンドゲート回路２３ａ
〜２３ｄの一方の入力端子にそれぞれ入力され
る。一方、ナンドゲート回路２３ｂの他方の入力
端子には、アドレスビツトAB１４，AB１５
（“０”、“１”）のデコード出力Db（論理値
“１”）が入力される。このとき、ナンドゲート回
路２３ａ，２３ｃ，２３ｄの他方の入力端子の入
力信号（デコード出力Da，Dc，Dd）の理論値は
“０”である。したがつて、ナンドゲート回路２
３ｂから、CAS信号が高レベルである期間中低
レベルを示す信号が出力される。なお、ナ
ンドゲート回路２３ａ，２３ｃ，２３ｄから低レ
ベルの（アクテイブな）信号、信
号、信号が出力されないのは勿論である。
上記信号は主メモリ１２のブロツクｂに対
応するメモリチツプに対して出力される。このように、主メモリ１２のブロツクｂにおけ
るCRT表示領域から表示データをDMA転送時、
第５図のタイミングチヤートに示したように、主
メモリ１２の各メモリチツプに対し信号〜
信号が出力される。これにより、主メモリ
１２の全記憶領域（ブロツクａ〜ｄ）のリフレツ
シユが可能となる。また、信号について
は、同じく第５図のタイミングチヤートに示され
るように、主メモリ１２におけるブロツクｂのメ
モリチツプ（CRT表示領域を有するメモリチツ
プ）に対してのみ信号として出力される。
これにより、ブロツクｂ（CRT表示領域）だけ
がデータ読出し可能となる。主メモリ１２の制御部（図示せず）は、アドレ
スビツトAB０〜AB１３に応じ、まずアドレスビ
ツトAB０〜AB６を行アドレスとして、各メモリ
チツプの入力ピンＡ０〜Ａ６に与える。これによ
り、各メモリチツプすなわち主メモリ１２の対応
する行アドレスがリフレツシユされる。更に、次
のタイミングでアドレスビツトAB７〜AB１３が
列アドレスとして、各メモリチツプの入力ピンＡ
０〜Ａ６に与えられる。この時信号は、
信号としてブロツクｂのメモリチツプにの
み与えられており、したがつてブロツクｂ
（CRT表示領域）内に対応する表示データだけが
読出される。この表示データはリフレツシユメモ
リ３１の対応するアドレス位置に格納される。上記した動作は、アドレスビツトAB０〜AB１
１の値が順次桁上げされて繰返し行なわれる。そ
して、本発明の実施例において、アドレスビツト
AB０〜AB６を行アドレスとして与えるようにし
たので、行アドレスが15.6μｓ以内毎に順次切り
替わり、DMA転送と同時に、主メモリ１２のリ
フレツシユが２ｍｓ以内で自動的に効率よく行な
われる。なお、従来例では前述の如くアドレスビ
ツトAB７〜AB１３が列アドレスとして与えられ
ており、アドレスビツトAB１２，AB１３がたと
えば“０”、“０”に固定されている場合、主メモ
リ１２の全記憶領域をリフレツシユすることは不
可能である。上記した動作が、CRT表示領域に対応するア
ドレスビツトAB０〜AB１３に対して繰り返し行
なわれることによつて、4Kバイトの表示データ
がCPU１１の動作とは独立してリフレツシユメ
モリ３１へ転送される。したがつて、CPU１１
はこの間、表示データの転送から解放され、その
負荷が著しく軽減される。すなわち、CPU１１
の性能を十分に発揮することが可能となる。次に、CPU１１によるメモリアクセスについ
て、動作を簡単に説明する。たとえば主メモリ１
２におけるCRT表示領域の表示データを書替え
るために、CPU１１が主メモリのブロツクｂを
アクセスしたものとする。この場合、DMA制御
回路３２からアクテイブ（高レベル）なDMA制
御信号は出力されない。したがつて、セレクタ２
２は各ゲート部２２ａ〜２２ｄの一方の入力端子
に入力されるデコーダ出力Da〜Ddを選択する。
この場合デコーダ出力Dbのみが有意であり、
信号のみが出力される。一方、信号に
ついては、前述したように信号のみが出力
される。これにより、ブロツクｂのみがアクセス
される。以上の動作を第６図のタイミングチヤー
トで示す。なお、前記実施例において、アドレスビツト
AB０〜AB１３の入力ピンＡ０〜Ａ６への与え方
を第１表に示されるように説明したが、たとえば
第２表に示すものであつてもよく、要は、下位ビ
ツトが行アドレスとして与えられるように主メモ
リ１２におけるアドレスビツトの配置を考慮すれ
ばよい。すなわち、DMA制御回路３２が主メモ
リ１２をメモリアクセス時、行アドレス（前記実
施例では128の行アドレス）が順次切り替えら
れ、所定時間（２ｍｓ）以内に一巡するようにな
つていればよい。【表】【表】また、リフレツシユ時間についても前記実施例
に限定されるものでないことは勿論である。更
に、前記実施例では、16KバイトのDRAMで構成
される64Kバイトの主メモリ１２について説明し
たが、これに限るものではない。また、CRT表
示領域についても前記実施例に限定されないこと
は勿論である。また、CRT表示部１５を用いた表示装置につ
いて説明したが、リフレツシユメモリを走査して
読出し、表示画面に表示するもの、たとえば
LED表示装置、プラズマ表示装置などでもよ
い。以上詳述したように本発明によれば、CPUの
負荷を軽減し、その性能を十分に発揮できる表示
装置を提供できる。更に、本発明によれば、リフ
レツシユ回路を用いずに、しかもDMA制御回路
によるデータ転送時に自動的に主メモリのリフレ
ツシユを行なうことができる。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図
は表示装置の構成を示すブロツク図、第２図は主
メモリのメモリ構成を示す図、第３図は本発明に
係わるストローブ信号発生回路の構成を示すブロ
ツク図、第４図はリフレツシユメモリのアドレス
とCRT表示部の表示画面との対応を示す図、第
５図および第６図は動作を説明するためのタイミ
ングチヤートである。１１……マイクロプロセツサ（CPU）、１２…
…主メモリ、１５……CRT表示部、２２……セ
レクタ、２３ａ〜２３ｄ……ナンドゲート回路、
３１……リフレツシユメモリ、３２……DMA制
御回路、３３……CRT制御回路。

Claims

【特許請求の範囲】１表示部と、この表示部１画面分の表示データ
を格納するリフレツシユメモリと、このリフレツ
シユメモリおよび上記表示部を制御して上記表示
データに基づく表示を上記表示部に行なう表示制
御回路と、複数のダイナミツクRAMを有する主
メモリであつて、上記複数のダイナミツクRAM
の１つに上記CPUによつて上記１画面分の表示
データが格納される上記リフレツシユメモリ相当
の固有の記憶領域を有する主メモリと、この主メ
モリを上記CPUの動作とは独立して定期的にア
クセスし、上記固有の記憶領域から上記１画面分
の表示データを上記リフレツシユメモリへ順次転
送するとともに、上記アクセスによつて上記主メ
モリの全領域をリフレツシユするDMA制御回路
と、このDMA制御回路および上記CPUからのメ
モリ要求に応じて行アドレスストローブ信号およ
び列アドレスストローブ信号を生成するタイミン
グ発生回路と、上記DMA制御回路のDMA転送期
間中には、上記タイミング発生回路からの上記行
アドレスストローブ信号を上記複数のダイナミツ
クRAMに共通に伝達し、上記DMA転送期間でな
い場合には、上記行アドレスストローブ信号をダ
イナミツクRAM選択指定用アドレスビツトで指
定された上記ダイナミツクRAMに選択的に伝達
する第１選択手段と、上記タイミング発生回路か
らの上記列アドレスストローブ信号を上記ダイナ
ミツクRAM選択指定用アドレスビツトで指定さ
れた上記ダイナミツクRAMに選択的に伝達する
第２選択手段とを具備したことを特徴とする表示
装置。２上記ダイナミツクRAMにおける列アドレス
ビツトおよび行アドレスビツトの配置を互いに入
れ替えることにより、上記DMA制御回路が上記
主メモリを定期的にアクセスする際、上記ダイナ
ミツクRAMに対する行アドレスが順次切り替わ
り、上記行アドレスが上記ダイナミツクRAMの
リフレツシユ時間内に一巡して、上記主メモリの
全領域をリフレツシユすることを特徴とする特許
請求の範囲第１項記載の表示装置。