JPS62146480A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理や画像処理に用いる半導
体記憶装置に関するものである。

従来の技術 ＲＡＭ　（ランダムアクセスメモリ）のような半導体記
憶装置では、データが入るべきアドレスを与えた後デー
タを書き込む、従っていくつかのデータを書き込む場合
は、アドレスを順次変化させながら個々のデータを書き
込むようになっている。

第５図に従来の半導体記憶装置を用いた画像処理システ
ムのブロック図を示す。第６図において１はＣＰＵ、２
は画像メモリ、３はビットマツプディスプレイ、４はビ
ットマツプディスプレイ３ヘデータを与えるビデオＲＡ
Ｍである。ビットマツプディスプレイ３は常にビデオＲ
ＡＭ４をアクセスして各ビットに対応するアドレスのデ
ータをディスプレイ上に濃淡画像として出力している。

ＣＰＵ１は画像メモリ２のデータをアクセスして所定の
処理を施して再び画像メモリ２に書き込む。

その処理結果をビットマツプディスプレイ３上に表示す
る場合には、画像メモリ２の内容をビデオＲＡＭ４へ転
送する。

第６図は従来の半導体記憶装置（ＲＡＭ　）のブロック
図を示すものであシ、この例では２５６ワード×８ビツ
ト構成のスタティックＲＡＭである。

第６図において１１は行アドレスデコーダ、１２は列ア
ドレスデコーダ、１３は記憶セルであって１ワード８ビ
ツト構成であり行アドレス１６ビツトト列アドレス１６
ビノトで各セルを選択するもの、１４はセンスアンプ、
１５は出力バッファ、１６は入力バノファ、１７ば８ビ
ツトのアドレス入力端子、１８は８ビツトのデータ入出
力端子、１９はチップセレクト端子、２Ｑはライトイネ
ーブル端子、２１と２２はデータの入出力制御を行うゲ
ートである。

行アドレスデコーダ１１はアドレス入力端子１７の下位
アドレノ４ビツトをデコードして記憶セル１３に対して
１６本の行アドレスを出力する、列アドレスデコーダ１
２はアドレス入力端子１７の上位４ビツトをデコードし
て記憶セル１３に対して１６本の列アドレスを出力する
。記憶セル１３では行アドレスと列アドレスで選択され
た１ワード８ビツトのセルをアクセスしてデータのリー
ドライトが行なわれる。読み出された８ビツトデータは
センスアンプ１４及び出カバソファ１５全通してデータ
入出力端子１８より外部バスへ出力される、外部バスよ
りデータ入出力端子１８へ書き込まれたデータは入カバ
ソファ１６全通して記憶セル１３内のアドレシングされ
たセルに書き込まれる。

データを読み出す場合は、チップセレクト端子１９′ｆ
ｒ：ロウレベル、ライトイネーブル端子２０ｉハイレベ
ルとすることによりゲート２１の出力が１となり、出力
バッフ７１５からデータが出力される、書き込む場合は
、チップセレクト端子１９及びライトイネーブル端子２
０を共にロウレベルとすることによりゲート２２の出力
が１となり、入力バッ７ア１６からデータが記憶セル１
３へ出力される。

第７図は第６図における行アドレスデコーダ１１の模式
図である、第７図において３１〜３４はインバータバッ
ファ、３５〜３８はバッファ、３９．４０，４１．４２
はそれぞれアドレス入力端子ＡＯ１人１　　、Ａ２　＋
　Ａ５の値が１のときアクティグとなるアドレスライン
、４３　、４４　、４５　。

４６はそれぞれアドレス入力端子Ａａ　、　Ａ、　　、
　Ａ２゜人５　の値が００ときアクティグとなるアドレ
スライン、４アはデコードライン、４８はデコードライ
ン４７をアクティグとするトランジスタを模式％式％ 各デコードラインは４本のアドレス入力人３〜Ａｏの１
６通りの入力に対応していずれかがアクティグとなりそ
の対応表を第７図に示しである、耐」ち各デコードライ
ンはその上の全てのトランジスタがアクティグとなった
時にのみアクティグとなる。

例えばアドレスラインＡ３：１．Ａ２＝＝Ｏ，人。

：１．Ａ、、：１　と入力された時は、左から５番目の
デコードラインのみがアクティグとなる。

第６図における列アドレスデコーダ１２も同様の構成と
なっている。

発明が解決しようとする問題点 しかしながら従来の半導体記憶装置（ＲＡＭ　）におい
ては、１つのデータを格納するために、そのデータを格
納する一意のアドレスを与えなければならないため、た
とえ全アドレス空間に同一のデータを書き込む場合でも
、全てのアドレスを順にアクセスしてデータを書き込ま
なければならない、例えば第６図の例においてビットマ
ツプディスプレイ３をクリアするためには、ビデオＲＡ
Ｍ４の全アドレスに対して０を書き込まなければならな
いが、従来の半導体記憶装置においてはリセット端子も
ないため、結局全アドレスをアクセスしなければならな
い、このためビットマツプディスプレイ３をクリアする
ためには、全アドレス空間をアクセスするだけの時間を
必要としていた。

本発明はかかる点に鑑み、少量のハードウェアを付加す
るだけで所定の複数のアドレスに対して同一のデータを
書き込むことを１サイクルタイムで実現することを可能
とする半導体記憶装置を提供することを目的とする。

問題点を解決するための手段 本発明は、複数のアドレス入力端子と、記憶セルと、上
記アドレス入力端子がハイレベルの時に有効となる第１
のアドレスライン及びロウレベルの時に有効となる第２
のアドレスラインの組から成るアドレスデコーダと、上
記記憶セルへの書き込み時に上記各アドレス入力端子ご
とに第１のアドレスラインと第２のアドレスラインを共
に有効とする制御回路を備えた半導体記憶装置である。

作用 本発明は前記した構成により、記憶セルへの書き込み時
に予め指定したアドレス入力端子に対しては、その入力
にかかわらず第１のアドレスラインと第２のアドレスラ
インが共に有効となるため、与えたアドレス以外の所定
の複数のアドレスに対しても同一のデータが書き込まれ
る。

実施例 第１図は本発明の実施例における半導体記憶装置（ＲＡ
Ｍ　）のブロック図を示すものであり、２６６ワード×
８ビツト構成のスタティックＲＡＭの例を示している。

第１図において１１′は行アドレスデコーダ、１２′は
列アドレスデコーダ、１３Ｕ　記憶セル、１４はセンス
アンプ、１６は出力バッファ、１６は入力バッファ、１
７は８ビツトのアドレス入力端子、１８は８ビツトのデ
ータ人出力端子、１９はチップセレクト端子、２０はラ
イトイネーブル端子、２１．２２．２６はデータの入出
力制御を行うゲート、２３ば８ビツトのラッチ、２４は
ラッチ２３をアクセスするためのランチセレクト端子、
２５はラッチ２３のライト信号を与えるノアゲートであ
る。

第１図において第６図と同一番号のものは同一の動作を
行う。８ビツトのアドレス入力１７の各々に対してラッ
チ２３の各ビットが対応しており、データ書き込み時に
限りラッチの各ビットの値が１の場合には行アドレスデ
コーダ１１又は列アドレスデコーダ１２内の対応するア
ドレスライン上にあるトランジスタを入力アドレスにか
かわらず全てアクティグとする機能を持つ。ラッチセレ
クト端子２４とライトイネーブル端子２０を共にロウレ
ベルとするとノアゲート２５及びゲート２６の出力が１
となり、入出力端子１８に与えられたデータが入力バッ
ファ１６全通してラッチ２３に書き込まれる。またデー
タをＲＡＭに書き込む場合に限りゲート２２の出力が１
となり、この信号によりラッチ２３の出力はアクティグ
となる。

第２図は第１図における行アドレスデコーダ１１′の模
式図である。第２図において３１〜３４はインバータバ
ッファ、３９，４０，４１゜４２はそれぞれアドレス入
力端千人。、ム１．ム２゜Ａ３　　の値が１のときアク
ティグとなるアドレスライン、４３．４４．４５．４６
はそれぞれアドレス入力端千人。１人４．ム２．ム３の
値が０のときアクティグとなるアドレスライン、４７は
デコードライン、４８はデコードライン４了をアクティ
グとするトランジスタを模式的に描いたもの、４９〜５
６はオアゲート、２３は第１図図示のランチである。

また第６図における列アドレスデコーダ１２′も同様の
構成となっている。

ラッチ２３の各ビットが０の場合、デコーダの動作は第
７図の従来例の動作と同様である。

ラッチ２３の例えば下位１ビツト目が１であるとすると
オアゲート４９及び６０の出力はアドレス入力人。の値
にかかわらず１となり、オアゲート４９と６０の出力（
アドレスライン３９と４３）をスイッチング入力とする
トランジスタは全てアクティグとなる、従ってもしこの
時のアドレス入力がｂ′１１１１０ｏＯｏ′即ちｈ’　
Ｆ　Ｏ’番地であったとするとデータの書き込み動作時
にはｈ′Ｆ　Ｏ’番地とｈ’Ｆ１’番地に同一のデータ
が書き込まれる０ 同様にもしラッチ２３の下位４ピツトが１で上位４ビツ
トが０であるとすると行アドレスデコーダ１１′のデコ
ードラインは１６本全てがアクティグとなり、１６ワー
ドの領域に同一のデータを書き込むことができる。

またラッチ２３の各ビットが全て１であるとすると、行
アドレスデコーダ１１′及び列アドレスデコーダ１２′
の全てのデコードラインがアクティグとなるため、記憶
セル１３内の全てのセルがアクティグとなり、全アドレ
スに同一のデータを１サイクルタイムで書き込むことが
できる。この場合データの値を○としておけば、このＲ
ＡＭのリセットが１サイクルタイムでできることになる
。

本実施例の半導体記″Ｌに装置を１６Ｘ１６のビットマ
ツプディスプレイのビデオＲＡＭとして用いた場合を考
える、第３図はこのときのビットマツプディスプレイと
アドレスの対応図であり、第４図はＲＡＭのアドレスマ
ツプである。第３図、第４図においてアドレスは１ら進
表示されている・第３図において例えば画像の第１行の
みをあるデータで塗りつぶす場合は、アドレスｈ’　ｏ
　ｏ’　からｈ’ｏｆ’　までの連続領域に同一データ
を書き込めばよい。この場合本実施例のＲＡＭを用いて
第１図のラッチ２３には ｂＯＯＯＯＡ１１１１′ なる値を予め書き込んでおくと、ｈ’ｏｏからｈ’ｏｆ
’までの任意のアドレスを指定してデータを書き込むこ
とによりアドレスｈ’　ｏ　ｏ’から≦ｏｆ’までの内
容を１サイクルタイムで同一データで埋めることができ
第３図の第１行が塗りつぶされる。

また第３図の斜線を施したような矩形領域をあるデータ
で塗りつぶす場合は第４図のアドレスマツプ上の斜線で
示したような不連続な領域に同一データを書き込まなけ
ればならない、この場合でも本実施例のＲＡＭ１用いて
第１図のラッチ２３には ｂ’００１１００１１′ ム なる値を予め書き込んでおくと、第４図で斜線を施した
任意のアドレスを指定してデータ全書き込むことにより
斜線を施した全てのアドレスに対して同一データを１サ
イクルタイムで書き込むことができる。

このように本実施例によれば、各ビットの値が１の場合
各ビットに対応するアドレスデコーダのアドレスライン
上にあるトランジスタを全てアクティグとするラッチ２
３を設けることにより、このラッチ２３０ビツトパター
ンで決定される所定の複数のアドレスに対して同一のデ
ータを１サイクルで書き込むことができ、複数のアドレ
スに同一のデータを書き込む場合、大幅なスピードアッ
プを図ることができる、また例で示したように不連続な
複数のアドレスに対しても同一のデータを１サイクルタ
イムで書き込むことも可能である。

発明の詳細 な説明したように本発明によれば、小量のハードウェア
を付加するだけで予め定めた複数のアドレスに対して同
一のデータを１サイクルタイムで書き込むことができ、
その実用的効果は犬なるものがある。

なお本実施例では説明の簡潔のために２５６ワードとい
う小容量のＲＡＭで説明を行ったが、数メガバイトとい
ったような大容量のＲＡＭに対して本発明を適用すれば
その効果は著しく、高速の信号処理や画像処理用メモリ
に適用してその処理速度を高めることができる。

【図面の簡単な説明】

第１図は本発明の実施例における半導体記憶装置のブロ
ック図、第２図は第１図における行アドレスデコーダ１
１′の模式図、第３図及び第４図はそれぞれ本実施例の
半導体記憶装置をビットマツプディスプレイのビデオＲ
ＡＭとして用いた場合のビットマツプディスプレイとア
ドレスの対応図及びアドレスマツプ図、第５図は従来の
半導体記憶装置を用いた画像処理システムのブロック図
、第６図は従来の半導体記憶装置のブロック図、第７図
は第６図における行アドレスデコーダ１１の模式図であ
る。 １１′・・・・・・行アドレスデコーダ、１３・・・・
・・記憶セル、１７・・・・・・アドレス入力端子、２
３・・・・・・ラッチ、３９〜４６・・・・・・アドレ
スライン、４９〜５６・・・・・・オアゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図 第５図 第　７　図

Claims (1)

【特許請求の範囲】
1. 　複数のアドレス入力端子と、記憶セルと、上記アドレ
   ス入力端子がハイレベルの時に有効となる第１のアドレ
   スライン及び上記アドレス入力端子がロウレベルの時に
   有効となる第２のアドレスラインの組から成るアドレス
   デコーダと、上記記憶セルへの書き込み時に上記各アド
   レス入力端子ごとに第１のアドレスラインと第２のアド
   レスラインを共に有効とする制御回路を備えたことを特
   徴とする半導体記憶装置。