JPS59157882A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はメモリ回路、特にアドレス空間が少ないとき実
質的にアドレス空間を拡張して多量のデータ処理を可能
とするメモリ回路に関する。

〔背景技術〕

一般に市販されてい−るマイクロコンピュータ（以下マ
イコンという。）は８ビツートマイコンといわれるもの
であり、８本のデータバスと１６本のアドレス出力をも
って℃・る。このマイコンは、種々のデータ処理のため
に使用されるが、ディスプレイ上に画像形成するために
も、しばしば使われる。

ところで、画像を鮮明にするためには、画素領域を細か
くして、画素数を増やさなければならない。従って、そ
の数に対応した数量の画像データを蓄積するメモリ回路
が必要・となる。しかし、８ビツトマイコンの場合、ア
ドレス出力が１６本であるから、マイコンが扱えるアド
レス空間は２１６に賜定される。このため、従来画像表
示用のアドレス空間は少ないという問題点があった。

〔発明の開示〕

本発明は、上記の点に鑑み提案されたものであり、少な
いアドレス空間が実質的に拡張されて処理可能の蓄積デ
ータ量が増加されたメモリ回路の提供を目的とする。

本発明に係るメモリ回路は、メモリ部の基本メモリ領域
がｎビット構成のデータをｍ列有するものであり、この
基本メモリ領域が通常のアドレス信号により選択される
とともに、基本メモリ領域のｍ個のデータ列のうち１列
のみがデータ列セレクト信号によって選択されることに
より、所定アドレスの所定のデータ列のみデータ処理が
可能とされるものである。

本発明は、アドレス本数が限られ、従ってアドレス空間
が限定されるとき、実質的にアドレス空間を拡張できる
ので、処理可能のデータ量が増加する。このため特にデ
ィスプレイ上に鮮明画像を得たいとき等、有効である。

〔発明を実施するだめの最良の形態〕

第１図は、本発明の実施例に係るメモリ回路の１アドレ
スに対応する基本メモリ領域の構成図である。説明の便
宜のためｍ（列数）＝８　、　ｎ　（ビット数）−４と
する。第２図は本発明の実施例に係るメモリ回路の構成
を示すブロック図である。

１は通常のメモリチップであり、説明の便宜上、アドレ
ス本数を７本（Ａｏ　”−Ａ６・）、１データの構成ビ
ット数を’ｉ　（ＤＩ　”　Ｄ４　）とする。Ｃ８はチ
ップセレクト端子である。図においてメモリチップは８
個（Ｍｌ〜Ｍ８）あるが、それぞれが図１の基本メモリ
領域の各列に対応している。例えば、メモリチップＭ３
には各アドレスの３列目のデータのみが蓄積される。ま
た各メモリチップのデータ入出力端子（ＤＩ〜Ｄ４）は
不図示のＣＰＵのデータ出力端子に接続されている。

３はアドレスコントローラでありアドレスバスライン２
を介して各メモリチップ（Ｍｌ〜Ｍ８）のアＩ・レスを
指定するとともに、データ列セレクトレジスタ４および
バスコントローラ５の動作を・制御する。即ち、ＣＰＵ
のアドレス出力信号（Ａｏ　”　Ａ７）のうち（Ａｏ＝
　１６）の信号をそのままアドレスノくスライン６に出
力して各メモリチップ内のアドレス指定に用いる。デー
タ列セレクトレジスタ４はアドレス出力信号（ＡＯ−Ａ
７）によって制御されん〜Ａ７　”’　ａ−ｅ−ｅ　”
　１　”のときのみＣＰＵのデータ出力（８ピント）か
ら出力されるデータ列セレクト信号を読みこみ、それ以
外は読みこまない。バスコントローラ５はＣＰＵのアド
レス出力信号（Ａ？　）　カ□゛′０“のとき、ゲート
を開いてビット列セレクトレジスタの出力信号を伝送し
、′１′”のときゲートを閉じて伝送しない。結論的に
いえば、ＣＰＵのアドレス（説明の便宜上アドレス本数
を８本としている。）は次のように割り付けられている
。

即ち、（００）〜（７Ｆ）を各メモリチップのアドレス
指定およびバスコントローラ５の動作制御に、（８０）
〜（ＦＥ）を余りとし、（ＦＦ）をデータ列セレクトレ
ジスタ４の動作制御に用いる。

次に、本発明に係るメモリ回路の動作について説明する
。今、メモリ回路の３番目のアドレスの基本メモリ領域
の４列目にデータ（０００１）を書き込むことについて
考える。所定のプログラム順序に従って、まずＣＰＵの
アドレス出力端子（ＡＯ〜Ａ７　）からアドレスデータ
（１１１１，／１１１１　）が、およびデータ出力端子
（ＤＩ〜Ｄ８　）からデータ列セレクト信号（［１００
０１０１００）　　が出力される。Ａｏ−Ａ７＝　ａＱ
Ｉ）　”　］　”であるからデータ列セレクトレジスタ
４はデータ列セレクト信号を読みこむ。次にＣＰＵのア
ドレス出力端子（Ａｏ’％　Ａ７　）からアドレスデー
タ（００００１００１１）が出力される。Ａ７＝”Ｏ”
であるからバスコントローラ５はゲートを開き、データ
列セレクト信号（ｏｏｏｏ、、’ｏｉｏｏ　）を伝送す
るのでメモリチップ鳩はアクティブ状態になる。

従って、アドレスデータ（ｏｏｏｏｌｏｏＩＤ　　はメ
モリチップ油内の３番目のアドレスのみ選択する。

次にＣＰＵ０＆Ｗ出力端子からライト信号、およびデー
タ出力端子（ＤＩ〜Ｄ４）からデータ（０００’ｌ）が
出力されるのでメモリ回路の３番目のアドレスの基本メ
モリ領域の４列目にデータ（０００１）を書きこむこと
ができる。

尚、読み出しについてはＲ／Ｗ出力端子からＩＪ−ド信
号が出力される点を除いて、書きこみ動作と基本的に変
わらない。

以上、説明したように本発明のメモリ回路によれば１ア
ドレスに対して８倍のデータ量を扱うことができるので
、従来のメモリ回路に比較してアドレス空間は実質的に
８倍となる。

尚、実施例では、アドレス指定に使用するアドレスの本
数を７本に、また基本メモリ領域の大きさをｍ＝１３．
ｎ＝４に限ったが、これに限定されるものでないことは
勿論である。

【図面の簡単な説明】

第１図は本発明の実施例に係るメモリ回路のｌアドレス
に対応する基本メモリ領域の構成図、第２図は本発明の
実施例に係るメモリ回路の構成を示すブロック図である
。 １・・・メモリチップ、 ２・・・アドレスバスライン、 ３゛°アドレスコントローラ 代　　理　　人　　若　　　林 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 制御回路によって書き込み、読み出し等のデータ処理が
   行われるメモリ回路において、１アドレスに対応する基
   本メモリ領域がｎビット構成のデータをｍ列有するメモ
   リ部と、前記メモリ部の所定のデータ列を選択するだめ
   の前記制御回路のデータ出力信号を一時記憶するデータ
   列セレクトレジスタと、 前記データ列セレクトレジスタの出力信号の伝送タイミ
   ングを制御するバスコントローラと、前記制御回路のア
   ドレス出力信号を入力することにより前記メモリ部のア
   ドレス指定のだめのアドレス信号を出力するとともに、
   前記データ列セレクトレジスタの記憶動作を制御する信
   号と前記バスコントローラの動作を制御する信号を出力
   するアドレスコントローラとによって構成され、前記制
   御回路の所定のアドレス信号により前記データ列・セレ
   クトレジスタは動作状態となって前記データ列選択信号
   を一時記憶し、その後に出力される前記メモリ部のアド
   レス指定のだめのアドレス信号により前記メモリ部の所
   定のアドレスが指定されるとともに、前記データ列信号
   が前記バスコントローラによって伝送され所定のデータ
   列が選択されて所定のデータ処理が行われることを特徴
   とするメモリ回路。