JPS61195438A

JPS61195438A - 情報処理装置

Info

Publication number: JPS61195438A
Application number: JP3524485A
Authority: JP
Inventors: Shuichi Inose; 修一猪瀬
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1985-02-26
Filing date: 1985-02-26
Publication date: 1986-08-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｅ技術分野ｊ本発明は記憶装置の一度にアクセス可能な領域を変更可
能な情報処理装置に関するものである。

「従来技術」近年、半導体ＩＩ積回路技術の発達により、メモリ素子
ｌチップ当りの記憶容量の増加及び低価格化は目ざまし
いものがある。それに伴ない情報処理装置に備えられる
記憶装置の記憶容量も急速に増大化している。

特に画像処理を行なうことの可能な情報処理装置におい
ては、必要とするメモリの記録容量がさらに増大化する
。この様な装置においては処理を開始する前に、又は処
理の途中において、メモリの内容を初期化しなければな
らない、しかし従来、このメモリ内容の初期化はプログ
ラムによりメモリアドレスを１番Ｊ１！毎に指定し、指
定したメモリに初期値を書き込み、順次メモリアドレス
を更新して行く方法を取っており、このメモリの初期化
に多大な時間を必要としていた。

【目的Ｊ本発明は上述の従来技術の欠点に鑑みなされたもので、
その目的とする所は、記憶手段の一度にアクセス可能な
領域を増加させることにより、記憶手段の初期化等を短
時間で可能とする情報処理装置を提供するにある。

［実施例」以下、本発明に係る一実施例を図面を参照して詳細に説
明する。

８８１図は本発明に係る一実施例の記憶装置のブロック
図であり、情報処理装置のシステムバス１９には情報処
理プロセッサ（以下ＣＰＵと称す）及び、複数のメモリ
ボード等が接続されている。ここでは簡単のため他の各
種Ｉ１０＠器にいては図示を省略している。

ＣＰＵ９０は各種演算処理及び制御を行なものであり、
後述する各メモリボードに対するアクセス制御も行なッ
テいる。１００，２００，３００はメモリボードであり
、各メモリボード内の構成は共通であるのでメモリＡ１
００のみの構成を示し、他のメモリＢ２００、メモリＣ
３００・・・については省略する。

メモリＡ１００において、２０．２２はデータバス、２
１．２３はアドレスバスであり、データバス２０はメモ
リＡ１００内では内部データバス４２となり、アドレス
バス２１は上位アトＬ／スへス２４及び下位アドレスバ
ス４３に分離され。

メモリＡ１００内に取り込まれる。

メモリＡ１００内において、１は上位アドレスバス２４
のアドレスデータに従いメモリブロックＡ−Ｄ（１４〜
１７）の１つを選択するブロックデコータ、２は上位ア
ドレスバス２４のアドレスデータに従い、当該メモリボ
ード（メモリＡ１００）を選択するボードデコーダであ
る。

ボードデコーダ２は本実施例においてはメモリボードＡ
１００内の全てのメモリブロックの一括選択を行なうよ
う構成されているが、メモリボードのメモリ容量の大き
い時はメモリボード内を細分化し、いくつかのメモリブ
ロックに分割（例えばメモリボード内を２分割）し、こ
れを−柄選択するよう制御してもよい、３はＣＰＵ９０
よりの命令実行に伴い出力されるアドレスバス２１のア
ドレスデータをデコードをデコードするコマンドデコー
タであり、メモリボード内のボードデコ−ダ２での選択
メモリブロックを一括してアクセス可能にする一括選択
モードを指定する（セットする）命令である一括アクセ
ス命令又は−柄選択モードをリセットする一括アクセス
リセット命令がＣＰＵ９０より実行されると、この命令
の実行に伴い出力されるアドレスデータをデコードし、
出力信号３０．３１を出力する。４〜８はゲート回路、
９はコマンドデコーダ３のデコード結果に基づく一括ア
クセス命令デコード信号３ｏによりセットされ、一括ア
クセスリセット命令デコード信号３１によりリセットさ
れるコマンドレジスタである。１０〜１３はメモリブロ
ックＡＮＤ（１４〜１７）のメモリアクセス制御を行な
うメモリ制御回路Ａ〜Ｄであり、メモリ制御回路Ａ−Ｄ
（１０〜１３）よりはメモリブロック選択信号、リード
／ライト許可信号等のメモリ制御信畦３８〜４１が出力
される。

なお、メモリ制御回路ＡＮＤ（１０〜１３）は上位アド
レスバス２４のアドレス信号がブロックデコーダ１によ
りデコードされ、各メモリブロックの指定アドレス信号
２５〜２８の論理和ゲート４〜７を通過したメモリ制御
回路指定信号３４〜３７により動作可能に付勢される。

なお、メモリ制御回路指定信号３４〜３７はメモリブロ
ック指定アドレスバス２５〜２８の外にボードデコーダ
２よりのボード選択信号２９及びコマンドレジスタ９よ
りの一括アクセス制御信号３２の付勢により満足するゲ
ート８の出力信号である一括アクセス信号３３によって
も出力される。

メモリブロックＡＮＤ（１４〜１７）はメモリ制御回路
Ａ−Ｄ（１０〜１３）よりのメモリ制御信号３８〜４１
により付勢され、下位アドレスバス４３のアドレス信号
により選択されたメモリ番地に対して内部データバス４
２上のデータ信号を書き込み又は読出しデータの内部デ
ータバスへの送出→システムバス１９への送出処禅を実
行する。

メモリブロックのメモリ容量としては一般的に６４にピ
ッ）／ｌチップのダイナミックＲＡＭメモリ素子を使用
した場合には、６４にバイト又は６４にワードのメモリ
容量が、２５６にビット／ｌチップのメモリ素子を使用
した場合には２５６にバイト又は２５６にワードのメモ
リ容量に分割される。また同様にスタティック型のＲＡ
Ｍ　（メモリ素子）を用いた場合においてもメモリ素子
の１チップ当りの容量に従い決定すればよい。

以上の構成より成る木実施例のメモリアクセス制御を１
Ｆ５２図のフローチャートも参照して以下に説明する。

システムバス１９に接続されたＣＰＵ９Ａよりメモリを
アクセスする場合には、まずステップ３１でメモリの初
期化等の一括選択モードか否かを調べ、メモリ一括選択
信号ドでない場合にはステップＳ２に進み一括アクセス
リセット命令を実行し、コマンドレジスタをリセットす
る。この一括アクセスリセット命令が実行されると該命
令をコマンドデコーダ３がデコードし、一括アクセスリ
セット命令デコード信号３１が出力され、その時のデー
タバスよりの条件データ５２に従いコマンドレジスタ９
がリセットされる。これにより一括選択信号３２は出力
されず論理積ゲート８は満足されない、従って各メモリ
ブロックは単独でいずれが一つのブロックのみ選択され
ることになる０、そしてステップＳ３においてメモリの
１番地毎のアクセスが実行される。

例えば、アドレスバス２１よにメモリアドレス情報とし
て＃１００００〜＄ＩＦＦＦが出力された時にメモリＡ
１００が選択されるとすると、この時ボードデコーダ２
よりボード選択信号２９が出力され、＃１Ｏ０００〜＃
１３ＦＦＦにおいて指定アドレス信号Ａ２５が、＄１４
０００〜５１７ＦＦＦにて指定アドレス信号Ｂ２６が、
＃１８０００〜＃１ＢＦＦＦにて指定アドレス信号Ｃ２
７が、＃１ＣＯＯＯ〜＃１ＦＦＦＦにて指定アドレス信
号Ｄ２８が出力される。

そして下位アドレスバス４号にはアドレス情報のうち下
位１２ビツトの＃０００〜＃ＦＦＦの情報が分離され、
各メモリブロックＡＮＤ（１４〜１７）にアドレス選択
信号４５，４７，４９゜５１として入力される。そして
このアドレス選択信号に指定される番地がアクセ゛スさ
れることになる。

コマンドレジスタ９がリセットされている時にはブロッ
クデコータ１よりの指定アドレス信号Ａ−Ｄ（２５〜２
８）のいずれかが出力され。

この信号がそのままメモリセレクト信号ＡＮＤ（３４〜
３７）としてメモリ制御回路ＡＮＤ（１０〜１３）のい
ずれかを付勢する。

−万ステップ３．１で一括選択モードの場合にはステッ
プＳ４に進み、一括アクセス命令を実行し、これに伴い
コマンドデコーダ３より一括アクセス命令デコーダ信号
３０が出力され、その時のデータバスよりの条件データ
５２に従いコマンドレジスタ９がセットされる。このコ
マンドレジスタ９は一度セットされると、上述のステッ
プＳ２の一括アクセス、リセット命令を実行するまでリ
セットされない、このコマンドレジスタ９がセットされ
ると一括選択信号３２が出力され、ゲート８はボードデ
コーダ２よりのボード選択信号２９の入力により出力が
許可され、メモリブロック−柄選択信号３３が出され、
メモリ制御回路Ａ−ＤＣ１０〜１３）、即ちメモリブロ
ックＡＮＤ（１４〜１７）が−柄選択されることになる
。

そして続くステップＳ５においてボードデコーダ２で選
択した各メモリブロック内の同一番地が同時にアクセス
されることになる。

つまりメモリの初期化等の場合の様に全メモリに同一デ
ータを書き込む場合においては一括アクセス命令により
コマンドレジスタ９を＼セットしておくことにより、メ
モリブロックＡＩ４の全メモリ番地である５ｉｏｏｏｏ
〜＃１３ＦＦＦ番地を選択し、データの書込みを行なう
場合には、ボードデコーダ２のボード選択信号２９は常
に出力されることになり他のメモリブロックＢ１５〜Ｄ
１７の＃０００〜＃ＦＦＦ番地にも同時に同一データが
書き込まれることになる。

メモリＢ２００及びメモリＣ３００においても全く同様
に各メモリブロックに対して同時に書き込みを行なうこ
とはもちろんである。

以上の説明では各メモリボード毎にボードデコーダ（２
）及１／コマンドデコーダ（３）　、コマンドレジスタ
（９）を備え、ボード毎に共通アクセスを行なう例を説
明したが、ボードデコーダ及びコヤンドデコーダ、コマ
ンドレジスタを各メモリボード共通とし、特定のメモリ
ボードに又は他のメモリ制御ボード等に備え、各メモリ
ボードにはボード選択信号及び−柄選択信号のみを与え
る様構成することもできる。この場合には各接続メモリ
ボードのうちの複数のメモリボードに対してボード選択
信号及び一括アクセス信号を出力することにより、さら
に多くのメモリブロックを同時にアクセスすることがで
きる。

！１８１図のメモリボード２枚を同時にアクセスする場
合には各メモリブロック毎に順次アクセスした従来の場
合に比し、１７８の時間で全メモリ容量の初期化が終了
する。従ってメモリ容量が増加した場合にはざらにその
効果が増大し、６４にビット／１チツプのダイナミック
ＲＡＭのメモリ素子を用いて４Ｍバイトのメモリを構成
した場合には一括選択モードを利用しない場合に比し、
　１／８４０の時間で当該メモリ領域全域の初期化が行
なえる。

以上の説明から明らかなように、本実施例によれば、簡
単な付加回路を付けることによって、メモリ８敞の増減
に関係なく、一定時間でメモリのある領域を特定の値に
変更（初期化）することが可能となる。従って、システ
ムの立上げ時や１画像情報の読田し／書込み時等のよう
にメモリの記憶内容の初期化が必要な場合大きな威力を
発揮する。

【効果］以上説明した様に本発明によれば、記憶手段の初期化等
の様に記憶手段に同一データを書き込む必要のある場合
に、これを極めて短時間で、かつ、単純な制御で行なう
ことができる情報処理装置が提供できる。

【図面の簡単な説明】

第１図は本発明に係る一実施例のブロック図。第２図は本実施例のメモリ制御フローチャートである。図中、１・・・ブロックデコーダ、２・・・ボードデコ
ーダ、３川コマンドデコーダ、９・軸コマンドレジスタ
、１０〜１３・・・メモリ制御回路、１４〜１７・・・
メモリブロック、１９・・・システムパス。２０・・・データバス、２１・・・アドレスバス、２４
・・・上位アドレスバス、４３・・・下位アドレスバス
である。

Claims

【特許請求の範囲】

（１）情報を記憶する記憶手段と、該記憶手段を複数の
ブロックに分割し、該分割したブロック単位にアクセス
を許可するアクセス制御手段と、該アクセス制御手段の
分割ブロックの所定数ブロック毎に一括してアクセスを
許可する一括アクセス許可手段と、該一括アクセス許可
手段と前記アクセス制御手段とを選択する選択手段とを
備え、該選択手段による前記アクセス制御手段又は前記
一括アクセス制御手段の選択をプログラム命令で指定す
ることを特徴とする情報処理装置。
（２）記憶手段のブロック単位のアクセス許可はアドレ
スバスの上位ビットを用いて行ない、ブロック内の記憶
領域の選択アクセスはアドレスバスの下位ビットを用い
て行なうことを特徴とする特許請求の範囲第１項記載の
情報処理装置。