JPS60241144A - メモリブロツク選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は電子計算機の記憶装置にアクセス（ａｃｃｅ
ｓｓ　）　するメモリアクセスに関するものである。

〔従来技術〕

従来この種の回路として第１図に示すものがあった。図
において（１１はＣＰＵ　（中央処理装置）、＋２１は
アドレスバス、（３１はデータバス、（４ａ）　、　（
４ｂ）・・・（４ｎ）はそれぞれメモリブロック、（５
）はアドレスデコード回路、（６ｎ）、（６ｂ）・・・
（６ｎ）はそれぞれメモリブロック選択信号線である。

この選択信号線（６ａ）　。

（６ｂ）、・・・（６ｎ）のうちのいずれか１つに論理
「１」の信号が送出され、この論理「１」の信号が制御
信号入力端子Ｃ８から入力されたメモリブロックだけが
アクセス可能となる。

ＣＰＵ　（Ｉ＋からアドレスバスに出力されるアドレス
信号は、普通は上位アドレスと下位アドレスとに分けら
れ、上位アドレスによってどれか１つのメモリブロック
が選択され、下位アドレスによってメモリブロック内の
ワードが指定される。したがってアドレスバス（２）に
よって送出されるアドレス信号のうち上記の上位アドレ
スはアドレスデコ−ド回路（５）に入力されて、この上
位アドレスによって指定されるメモリブロックが選択さ
れる。たとえばメモリブロックの総数が８ブロツクとす
ると３ビツトの上位アドレスによって８ブロツク中の任
意のメモリブロックを選択することができる。

メモリバス（２）の下位アドレスを伝送するアドレス信
号線はすべてのメモリブロックに並列に入力されるが、
選択信号線によって選択されたメモリブロックだけがア
クセス可能である。メモリへの書込みの場合はＣＰＵ　
ｉｌｌからデータバス（３）上に送出されたデータが、
書込み制御信号（この信号のための信号線は図面に示し
てない）の制御によって、選択されたメモリブロック内
のアクセスされたアドレス位置に書込まれる。またメモ
リからの読出しの場合は、選択されたメモリブロック内
のアクセスされたアドレス位置のデータがデータバス（
３）上に出力される。

従来の回路は以上のように栴成されていて、メモリブロ
ックと上位アドレスとの対応は設計、製作の段階におい
て決定されて固定されているので、後にメモリブロック
の増設変更を行うことが困難であるという欠点があった
。

〔発明の概袈〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではプログラム制御によ
って、メモリブロックの増設変更が自由にできるように
したものでおる。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第２図はこの発明の一実施例１に下すブロック図であっ
て、第１図と同一符号は同−又は相当部分を示し、（７
）、はアドレス設定回路であり、（５ａ）は第１図のア
ドレスデコード回路（５１に相当するアドレスデコ−ド
回路であるが、アドレスデコード回路（５；はアドレス
バス（２）によって送出されるアドレス信号のうちの上
位アドレスだけをデコードするのに対し、アドレスデコ
ード回路（５ａ）ではアドレス設定回路（７１に設定さ
れている内容によってアドレスバス（２１の上位アドレ
スを修飾した上で、これをデコードしてメモリブロック
の選択を行う。

初期状態でアドレス設定回路（７１の内容がリセットさ
れている時は、アドレスデコード回路（５ａ）はアドレ
スバスｆ２１から入力される上位アドレスをそのままデ
コードしてメモリブロックを選択し、その選択されたメ
モリブロックのうちの下位アドレスによって指定される
ワードにアクセスされるが、このようにして順次プログ
ラムが読出されるとすると、そのプログラムに挿入され
ている命令により、アドレス設定回路１７）にその命令
の中で定められているデータが設定され、其の後、アド
レスデコード回路（５ａ）　はアドレスバス（２）から
の上位アドレスとアドレス設定回路（７）に設定されて
いるデータとによシメモリブロックの選択を行う。した
がって、上述のようなプログラム制御によってアドレス
設定回路（７）に設定すべきデータを自由に決定して、
メモリブロックの増設及び変更に対し容易に対処するこ
とができる。

なおこの発明は、メモリブロックの選択ばかりでなく、
入出力装置の選択に適用しても同様な効果を得ることが
できる。

〔発明の効果〕

以上のようにこの発明によれば、プログラム制御によっ
てメモリブロックの選択を変更できるようにしたので、
アドレス信号のビット数によって制限されることなく記
憶装置や入出力装置を接続することができ、汎用性が高
く、増設、変更が自由なシステムを得ることができる。

【図面の簡単な説明】

第１図は従来の回路を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 （１）・・・ＣＰＵ、　＋２＋・・・アドレスバス、（
３１・・・データバス、（４ａ）、（４ｂ）、・・・（
４ｎ）・・・それぞれメモリブロック、（５ａ）−−−
アドレスデコード回路、（６ａ）、（６ｂ）　−＝　（
６ｎ）・・・選択信号線、（７）・・・アドレス設定回
路。 尚、各図中同一符号は同−又は相当部分を示す。 代理人　大　岩　増　雄

Claims (1)

1. 【特許請求の範囲】 複数のメモリブロックから任意の１つのメモリブロック
   にアクセスするためのメモリブロック選択回路において
   、 メモリブロックを選択するために用いられる情報が、プ
   ログラム制御により設定されるアドレス設定回路、 このアドレス設定回路に設定されている情報と、アドレ
   スバスによって送出されるアドレス信号中の上位所定数
   ビットとを入力し、この２つの入力により上記複数のメ
   モリブロックの中のどのメモリブロックに選択信号を出
   力すべきかを固定するアドレスデコード回路を備えたこ
   とを特徴とするメモリブロック選択回路。