JPH06266614A - メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ空間上に自由にデータサイズの異なる
メモリを配置することができるデータ処理システムのメ
モリ制御方法を提供すること。 【構成】 データ幅が異なる複数のメモリ３，６夫々に
自己のデータ幅を設定するデータ幅設定回路４を設け、
このメモリが設定した自己のデータ幅をプロセッサ１の
メモリアクセス制御回路２に報告することにより、該ア
クセス制御回路２指定メモリのデータ幅に応じた回数の
アクセスを実行することにより、メモリマッピニグ及び
意識することなく、データ幅の異なるメモリをにアクセ
スすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のメモリを制御す
るメモリ制御方法に係り、特にデータ幅が異なる複数の
メモリを接続するデータ処理システムにおけるメモリ制
御方法に関する。

【０００２】

【従来の技術】近年、データ処理システムにおけるメモ
リに記憶するデータ幅は、上位のプロセッサが扱うデー
タ幅の拡大に伴って広がり、例えば８ビットから１６ビ
ット、１６ビットから３２ビットへ、そして今日では３
２ビットから６４ビットへと年々広がる傾向にある。こ
のデータ処理システムは、一般にプロセッサ，メモリ及
びこれらを接続するデータバス幅を統一して構成し、メ
モリからプロセッサへのデータ読み出しは、データバス
のバス幅で実行、例えば１６ビットバスなら１６ビット
データ、３２ビットバスなら３２ビットデータ単位で実
行するのが通例である。

【０００３】しかしながら、過去のデータ処理システム
に使用したメモリを流用してシステム構築を行なう場
合、例えば３２ビットのプロセッサ，メモリ及びデータ
バスのシステムに１６ビットのメモリを接続することが
あり、この１６ビットメモリから３２ビットのデータバ
スを介して３２ビットプロセッサにデータを読み出す必
要がある。

【０００４】この様なデータバス幅より狭いデータ幅の
メモリからデータを読み出す従来技術としては図７のメ
モリマッピングに示す如く、例えば３２ビットメモリと
１６ビットメモリを接続する場合、データ幅によってメ
モリへの参照アドレスを予め分ける方法がある。例えば
図７では、３２ビットメモリに対して０番地から７ＦＦ
Ｆ番地までを斜線で示す３２ビットのダブルワード（Ｄ
Ｗ＝３２ビット）領域とマツピングし、１６ビットメモ
リに対して８０００番地からＦＦＦＦ番地までをワード
（Ｗ＝１６ビット）領域とマッピングする。この場合、
データバス幅はダブルワード３２ビットなので、ＤＷメ
モリ領域７０のアドレスでのメモリへの読み出しは１回
のアクセス、Ｗ領域７１のアドレスでの読み出しはワー
ド（Ｗ）単位で読み出すために２回アクセスとなる。

【０００５】尚、メモリへのアクセス制御として関連す
る文献としては、例えば特開平３−３３９６６号公報記
載の優先順位に従って複数のプロセッサにメモリアクセ
スを割当てることにより、メモリへのアクセス回数を最
適化してアクセス競合時の待機時間を防止する方法が挙
げられる。

【０００６】

【発明が解決しようとする課題】前述の従来技術による
データバス幅より狭いデータ幅のメモリからデータを読
み出す方法は、メモリ内部のを予め設定しておかなけれ
ばならないため、効率的なメモリマッピンクや後日のア
ドレス拡張を行なうことが困難であると言う不具合があ
った。また、ソフトウェアでメモリのマッピングの境界
を設定する場合、前述のハードウェア（メモリ）のマッ
ピングの変更に対応してソフトウェアも変更しなければ
ならないと言う不具合もあった。

【０００７】本発明の目的は、前記従来技術による不具
合を除去することであり、簡単なハードウェアの付加に
よってメモリ空間上に自由にデータサイズの異なるメモ
リを配置することができるデータ処理システムのメモリ
制御方法を提供するである。

【０００８】

【課題を解決するための手段】前記目的を達成するため
本発明は、データ処理を行なうプロセッサとデータ幅が
異なる複数のメモリをデータバスを介して接続し、プロ
セッサが指定メモリ内のデータをデータバスを介してア
クセスするするデータ処理システムのメモリ制御方法で
あって、前記複数のメモリ夫々に自己のデータ幅を設定
するデータ幅設定回路を設け、該メモリがデータ幅設定
回路により設定した自己のデータ幅をプロセッサに報告
することにより、該プロセッサが指定メモリのデータ幅
に応じた回数のアクセスを実行することを特徴とする。
また前記メモリのデータ幅の報告は、アクセスの最初の
段階でデータバス又は専用線を介してプロセッサに報告
する。

【０００９】

【作用】前記本発明によるメモリ制御方法は、各メモリ
が自己のデータ幅をプロセッサに報告し、プロセッサが
このデータ幅に応じたアクセスを実行することによっ
て、データ幅が異なる複数のメモリを接続したデータ処
理システムにおいても、簡単なハードウェアの付加によ
ってメモリ空間上に自由にデータサイズの異なるメモリ
を配置することができる。また、アクセスの最初の段階
でデータ幅情報をプロセッサに伝えるため、当該アクセ
スが１回のアクセスか、複数のアクセスかを判断するの
に十分な時間があるため誤動作を防止することもでき
る。

【００１０】

【実施例】以下、本発明の一実施例によるメモリ制御方
法を図面を参照して詳細に説明する。図１は本発明の第
１の実施例によるメモリ制御方法を適用したデータ処理
システムを示す図、図３は本実施例によるメモリマッピ
ング状態を示す図、図４及び図５は本実施例によるデー
タアクセス動作を説明するためのタイミング図である。
まず、図１に示すデータ処理システムは、データ処理等
を行なうプロセッサ１と、該プロセッサ１とデータバス
１０１他を介して接続されるメモリ３及び６とを備え、
本実施例においてはプロセッサ１，データバス１０１等
及びメモリ３が３２ビットデータ幅のものであり、メモ
リ６が１６ビット幅のものであるとして説明する。尚、
図では２つのメモリしか図示していないが更に多数の３
２ビット及び１６ビットのメモリが接続されている。前
記プロセッサ１は、後述するメモリアクセスを制御する
メモリアクセス制御回路２を持ち、メモリ３は、３２ビ
ット幅のデータを格納する記憶素子１００と、該プロセ
ッサ１からのリード起動信号（ＲＤ）をライン１０３を
介して入力することにより、アドレスバス１０２を介し
て入力したアドレス信号（ＡＤ）を解読するアドレスデ
コード回路５と、データバス１０１の転送データ幅を設
定するデータ幅設定回路４と、前記記憶素子１００から
出力されるデータ（ＤＴ）をデータ幅設定回路４からの
データ幅に従ってデータバス１０１に出力するデータ出
力回路８とを備える。またメモリ６はメモリ３と記憶素
子のデータ幅が１６ビットであることを除いて同一に構
成されている。

【００１１】この様に構成したシステムにおけるプロセ
ッサ１で管理するメモリ空間マッピングは、図３に示す
如く、メモリ３格納データを０番地から１ＦＦＦ番地ま
でのダブルワード（ＤＷ）メモリ３１としてマッピング
し、メモリ６格納データを２０００番地から７ＦＦＦ番
地までのワード（Ｗ）メモリ３２としてマッピングし、
以下図示しないメモリにＤＷメモリ３３，Ｗメモリ３
４，ＤＷメモリ３５として交互にマッピングしている。
本実施例におけるマッピングは、３２ビットメモリと１
６ビットメモリを交互に接続した例を示している。

【００１２】さて、この様に構成したデータ処理システ
ムは、プロセッサ１からメモリ３及び６へライン１０３
を介してリード起動信号（ＲＤ）及びそのデータのアド
レス信号（ＡＤ）を転送する。これら信号を入力した夫
々のメモリ３及び６等は、デコード回路５によってアド
レスバス１０２を介して入力したアドレス信号をデコー
ドして何れかのメモリが選択されたかを認識する。該デ
コード結果により選択されたメモリがダブルワード（Ｄ
Ｗ）データを格納するメモリ３である場合、該メモリ３
は、データ幅設定回路４からデータ幅がダブルワード
（ＤＷ）であることを示す信号及び記憶素子１００のＤ
Ｗメモリ３１のデータをデータ出力回路８に出力する。
該データ出力回路８は、ダブルワードデータであるため
記憶素子１００からの読み出しデータが確定するまで出
力を保留する。このためデータバス１０１は、プルアッ
プ抵抗９で電源電圧Ｖｃｃにプルアップされた‘Ｈ’
（ハイレベル）となり、メモリアクセス制御回路２は前
記リード起動信号ＲＤのアサートからある決められたタ
イミングで前記‘Ｈ’を検出することにより、当該メモ
リ３がダブルワード（ＤＷ）データを転送すると判定
し、１回のリードアクセスにより３２ビット幅のデータ
読込みを行なう。この一連の動作の動作タイムチャート
を示したのが図４である。図４において、ＤＴＨはデー
タバス１０１のワード以上の上位データ，即ち上位１６
ビットデータ、ＤＴＬはワード部の下位データ，即ち下
位１６ビットデータを示し、リード起動信号（ＲＤ）が
アサートした後に、ＤＴＨが‘Ｈ’（ハイレベル）に確
定していることにより、プロセッサ１は転送データダブ
ルワード（ＤＷ）と判定して１回のリード起動によって
データ読込みを行なう。

【００１３】前記デコード結果により選択されたメモリ
がワード（Ｗ）データを格納するメモリ６である場合、
該メモリ６は、データ幅設定回路４からデータ幅がワー
ド（Ｗ）であることを示す信号及び記憶素子１００のＷ
メモリ３２のデータをデータ出力回路８に出力する。デ
ータ出力回路８は、記憶素子からの読み出しデータが確
定するまでは使用しない上位データ（ＤＴＨ）に‘Ｌ’
を出力する。これによりデータバス１０１が‘Ｌ’（ロ
ーレベル）になったことをメモリアクセス制御回路２が
前記同様にリード起動信号ＲＤのアサートからある決め
られたタイミングで検出することにより、当該メモリ６
からのデータがワード（Ｗ）データであると判定し、２
回のリードアクセスによりデータ読込みを行なう。この
一連の動作のタイムチャートを示したのが図５である。
即ち、メモリアクセス制御回路２は、データ出力回路８
がワードデータであることを示す‘Ｌ’を上位データ
（ＤＴＨ）に出力したことを検出して、転送データがワ
ードデータと判断し、２回のリード起動信号ＲＤを実行
してデータ読出しを行なう。

【００１４】この様に本実施例によるメモリ制御方法
は、各メモリのデータ出力回路８がデータ幅に応じてデ
ータバス１０１の上位データ（ＤＴＨ）に‘Ｈ’又は
‘Ｌ’（ハイレベル又はローレベル）を出力し、これを
メモリアクセス制御回路２が検出してリード起動信号
（ＲＤ）の出力回数を設定することにより、簡単なハー
ドウェアの付加によってメモリ空間上に自由にデータサ
イズの異なるデータを配置することができる。

【００１５】次に本発明の他の実施例によるメモリ制御
方法を図２，図３及び図６を参照して説明する。図２は
本発明の第２の実施例によるメモリ制御方法を適用した
データ処理システムを示す図、図３は前記実施例と同一
のメモリマッピング状態を示す図、図６は本実施例によ
るデータアクセスのタイミングを説明するための図であ
る。まず、図２に示すデータ処理システムは、前記実施
例同様にプロセッサ１，３２ビットの記憶素子１００を
持つメモリ３０，１６ビットの記憶素子１００を持つメ
モリ６を備え、これらがデータバス１０１，アドレスバ
ス１０２及びリード起動信号（ＲＤ）転送するライン１
０３により接続されているものである。

【００１６】また本実施例によるプロセッサ１は、前記
同様のメモリアクセス制御回路２を持ち、メモリ３０
は、３２ビット幅のデータを格納する記憶素子１００
と、該プロセッサ１からのリード起動信号（ＲＤ）の入
力によりアドレス信号（ＡＤ）を解読するアドレスデコ
ード回路５と、データバス１０１の転送データ幅を設定
するデータ幅設定回路４と、該データ幅設定回路４から
のデータ幅信号又はデコード回路５で解読したアドレス
を前記メモリアクセス制御回路２に転送するワイアード
オアゲート７とを備える。該ワイアードオアゲート７
は、プルアップ抵抗９で電源電圧Ｖｃｃにプルアップさ
れることにより‘Ｈ’（ハイレベル）を保持している。
またメモリ６はメモリ３０と記憶素子のデータ幅が１６
ビットであることを除いて同一に構成されている。また
プロセッサ１で管理するメモリ空間は、前記同様に図３
の如く、ＤＷメモリ（３２ビット）とＷメモリ（１６ビ
ット）を交互にマッピングしている。

【００１７】さて、この様に構成したデータ処理システ
ムは、プロセッサ１からメモリ３及び６へリード起動信
号（ＲＤ）及びそのデータのアドレス信号（ＡＤ）を転
送し、これら信号を入力した夫々のメモリ３及び６等
が、デコード回路５によってアドレス信号をデコードし
て何れかのメモリが選択されたかを認識する。該デコー
ド結果により選択されたメモリがダブルワード（ＤＷ）
データを格納するメモリ３０である場合、該メモリ３０
は、データ幅設定回路４からデータ幅がダブルワード
（ＤＷ）のデータ幅をワイアードオアゲート７及び信号
線１０４を介して信号ＤＳによりメモリアクセス制御回
路２に報告する。メモリアクセス制御回路２は該信号Ｄ
Ｓによって当該メモリ３０がダブルワード（ＤＷ）デー
タを転送すると判定し、１回のリードアクセスによりデ
ータ読込みを行なう。この一連の動作のタイムチャート
を示したのが図６である。該デコード結果により選択さ
れたメモリがワード（Ｗ）データを格納するメモリ６で
ある場合、該メモリ６は、データ幅設定回路４からデー
タ幅がワード（Ｗ）のデータ幅をワイアードオアゲート
７及び信号線１０４を介して信号ＤＳによりメモリアク
セス制御回路２に報告する。メモリアクセス制御回路２
は該信号ＤＳによって当該メモ６がワード（Ｗ）データ
を転送すると判定し、図示してはいないが２回のリード
アクセスによりデータ読込みを行なう。

【００１８】この様に本実施例によるメモリ制御方法
は、各メモリのデータ幅設定回路４から出力するデータ
幅を示す信号ＤＳをプロセッサ１のメモリアクセス制御
回路２に専用線を介して直接報告し、メモリアクセス制
御回路２が検出してリード起動信号ＲＤの出力回数を設
定することにより、簡単なハードウェアの付加によって
メモリ空間上に自由にデータサイズの異なるデータを配
置することができる。

【００１９】

【発明の効果】以上述べた如く本発明によるメモリ制御
方法は、各メモリが自己のデータ幅をプロセッサに報告
し、プロセッサがこのデータ幅に応じたアクセスを実行
することによって、データ幅が異なる複数のメモリを接
続したデータ処理システムにおいても、簡単なハードウ
ェアの付加によってメモリ空間上に自由にデータサイズ
の異なるメモリを配置することができる。また、アクセ
スの最初の段階でデータ幅情報をプロセッサに伝えるた
め、当該アクセスが１回のアクセスか、複数のアクセス
かを判断するのに十分な時間があるため誤動作を防止す
ることもできる。更にデータ幅の異なる複数の記憶装置
を自由にアクセスでき、且つメモリマッピングの再編
成、メモリの増加も容易になると言う効果も奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるメモリ制御方法を
説明するための図。

【図２】本発明の第２の実施例によるメモリ制御方法を
説明するための図。

【図３】本発明の実施例によるメモリマッピングを示す
図。

【図４】本発明の第１実施例のメモリアクセス動作を示
す図。

【図５】本発明の第１実施例のメモリアクセス動作を示
す図。

【図６】本発明の第２実施例のメモリアクセス動作を示
す図。

【図７】従来技術におけるメモリマッピングを示す図。

【符号の説明】

１…データ処理装置、２…メモリアクセス制御回路、
３，３０…記憶装置、４…データ幅設定回路、５…アド
レスデコード回路、６…記憶装置、７…ワイアードオア
ゲート、８…データ出力回路、１００…記憶素子、１０
１…データバス、１０２…アドレスバス、１０３…起動
信号用のライン。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ処理を行なうプロセッサとデータ
   幅が異なる複数のメモリをデータバスを介して接続し、
   プロセッサが指定メモリ内のデータをデータバスを介し
   てアクセスするデータ処理システムのメモリ制御方法で
   あって、前記複数のメモリ夫々に自己のデータ幅を設定
   するデータ幅設定回路を設け、該メモリがデータ幅設定
   回路により設定した自己のデータ幅をプロセッサに報告
   することにより、該プロセッサが指定メモリのデータ幅
   に応じた回数のアクセスを実行することを特徴とするメ
   モリ制御方法。