JPS6232832B2 - - Google Patents
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- Publication number
- JPS6232832B2 JPS6232832B2 JP55013438A JP1343880A JPS6232832B2 JP S6232832 B2 JPS6232832 B2 JP S6232832B2 JP 55013438 A JP55013438 A JP 55013438A JP 1343880 A JP1343880 A JP 1343880A JP S6232832 B2 JPS6232832 B2 JP S6232832B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- word
- memory
- transfer
- address
- Prior art date
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 3
- 230000002457 bidirectional effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
この発明は、ビツト転送処理機能をもたない独
立完成型マイクロプロセツサ（以下マイクロプロ
セツサと呼ぶ）とメモリとの間でのビツト／ワー
ド転送方式に関するもので、マイクロプロセツサ
とメモリとの間にビツト／ワード制御回路を付加
することによつて、ビツト／ワードの両データ転
送を可能にしたものである。
立完成型マイクロプロセツサ（以下マイクロプロ
セツサと呼ぶ）とメモリとの間でのビツト／ワー
ド転送方式に関するもので、マイクロプロセツサ
とメモリとの間にビツト／ワード制御回路を付加
することによつて、ビツト／ワードの両データ転
送を可能にしたものである。
従来のこの種方式では、ビツト転送命令をもた
ないものとして設計された場合、メモリに対する
データ入出力は、全てワード単位で行われる。例
えばビツト入力については、マイクロプロセツサ
内部でのマスク処理によつてビツト検出を行い、
ビツト出力については、メモリワードの１ビツト
のみを利用し、他ビツトを無効にしたり、あるい
は、ワードで先づロードしマスク処理でビツト修
正を行つた後、再度ワードでストアしていた。し
かし、この方式では、ステツプ数が多くプログラ
ムサイズ及び処理時間の増加という欠点が生じ、
リアルタイム処理におけるスループツトの向上を
図る上での問題点となつていた。
ないものとして設計された場合、メモリに対する
データ入出力は、全てワード単位で行われる。例
えばビツト入力については、マイクロプロセツサ
内部でのマスク処理によつてビツト検出を行い、
ビツト出力については、メモリワードの１ビツト
のみを利用し、他ビツトを無効にしたり、あるい
は、ワードで先づロードしマスク処理でビツト修
正を行つた後、再度ワードでストアしていた。し
かし、この方式では、ステツプ数が多くプログラ
ムサイズ及び処理時間の増加という欠点が生じ、
リアルタイム処理におけるスループツトの向上を
図る上での問題点となつていた。
これらの欠点に対し、この発明は、マイクロプ
ロセツサとメモリとの間のデータ及びアドレスバ
スラインにビツト／ワード制御回路を付加し、ア
ドレスバスラインを利用して、ビツト／ワード処
理命令を構成することによつて同一メモリアドレ
スに対してビツト転送及びワード転送の両データ
転送を可能とし、プログラムサイズ及び処理時間
の縮少を図つたことを特徴としている。フラグ処
理等、ビツト単位での処理を特に頻繁に行う場合
は有効である。一例としてインテル8080（商品
名）を用いた場合を説明する。（例１）指定アド
レスへ１ビツトをストアする時のプログラムサイ
ズ及び処理速度は、従来の方式では８バイト及び
16.5μＳ（クロツク0.5μＳ時）であるが、この
発明の方式では５バイト及び10μＳである。（例
２）指定アドレスの指定ビツトにレジスタのビツ
トポジシヨンが異なる１ビツトをストアする時
は、従来の方式では14バイト及び28.5μＳである
が、この発明の方式では５バイト、11.0μＳであ
つた。もちろんプログラムの諸条件により多少変
動はあるが、プログラムサイズ及び処理速度の縮
少が図られていることが明確である。
ロセツサとメモリとの間のデータ及びアドレスバ
スラインにビツト／ワード制御回路を付加し、ア
ドレスバスラインを利用して、ビツト／ワード処
理命令を構成することによつて同一メモリアドレ
スに対してビツト転送及びワード転送の両データ
転送を可能とし、プログラムサイズ及び処理時間
の縮少を図つたことを特徴としている。フラグ処
理等、ビツト単位での処理を特に頻繁に行う場合
は有効である。一例としてインテル8080（商品
名）を用いた場合を説明する。（例１）指定アド
レスへ１ビツトをストアする時のプログラムサイ
ズ及び処理速度は、従来の方式では８バイト及び
16.5μＳ（クロツク0.5μＳ時）であるが、この
発明の方式では５バイト及び10μＳである。（例
２）指定アドレスの指定ビツトにレジスタのビツ
トポジシヨンが異なる１ビツトをストアする時
は、従来の方式では14バイト及び28.5μＳである
が、この発明の方式では５バイト、11.0μＳであ
つた。もちろんプログラムの諸条件により多少変
動はあるが、プログラムサイズ及び処理速度の縮
少が図られていることが明確である。
第１図は従来のマイクロプロセツサシステム構
成で独立完成型マイクロプロセツサ１、メモリバ
ンク２ａ，２ｂ、アドレスデコーダ３より構成さ
れ、バンクイネーブル３ａ、アドレスバス４、デ
ータバス５及びコントロールバス６によつてメモ
リバンク２ａ，２ｂの制御を行つている。マイク
ロプロセツサ１とメモリバンク２ａ，２ｂの間の
データ転送は、全てワード単位で行われている。
成で独立完成型マイクロプロセツサ１、メモリバ
ンク２ａ，２ｂ、アドレスデコーダ３より構成さ
れ、バンクイネーブル３ａ、アドレスバス４、デ
ータバス５及びコントロールバス６によつてメモ
リバンク２ａ，２ｂの制御を行つている。マイク
ロプロセツサ１とメモリバンク２ａ，２ｂの間の
データ転送は、全てワード単位で行われている。
第２図は、この発明の特徴をなすビツト／ワー
ド制御回路７を第１図に示すものに付加したもの
で、ビツト／ワード処理の識別、ビツトポジシヨ
ンの識別機能が付加されている。ビツト処理のた
めメモリバンク２ａは、１アドレスをビツトメモ
リ８ａ，８ｂ…８ｈ（例えば128アドレス×１ビ
ツトメモリ）で構成しており、ビツト転送時は指
定されるビツトメモリ８ａ，８ｂ…８ｈの１チツ
プのみアクセスされる。
ド制御回路７を第１図に示すものに付加したもの
で、ビツト／ワード処理の識別、ビツトポジシヨ
ンの識別機能が付加されている。ビツト処理のた
めメモリバンク２ａは、１アドレスをビツトメモ
リ８ａ，８ｂ…８ｈ（例えば128アドレス×１ビ
ツトメモリ）で構成しており、ビツト転送時は指
定されるビツトメモリ８ａ，８ｂ…８ｈの１チツ
プのみアクセスされる。
第３図は、インテル8080（商品名）を用いてビ
ツト転送時のアドレスバス４及びデータバス５の
割付を示したものであり、ビツト／ワードセレク
シヨン９、バンクセレクシヨン１０、ビツトセレ
クシヨン１１及びアドレス１２の各識別信号より
構成されている。ビツト処理の時A15を論理的
“１”に設定する。ビツトデータは、データバス
５のD0によつて転送され、D1〜D7は無効とな
る。
ツト転送時のアドレスバス４及びデータバス５の
割付を示したものであり、ビツト／ワードセレク
シヨン９、バンクセレクシヨン１０、ビツトセレ
クシヨン１１及びアドレス１２の各識別信号より
構成されている。ビツト処理の時A15を論理的
“１”に設定する。ビツトデータは、データバス
５のD0によつて転送され、D1〜D7は無効とな
る。
第４図は、インテル8080（商品名）におけるビ
ツト／ワード制御回路７の一実施例を示したもの
で、ビツトデコーダ１３、ワード転送時に利用さ
れる双方向性バスドライバ１４、ビツト転送時に
利用される双方向性バスドライバ１５及びこれら
回路をビツト／ワード処理命令（第３図アドレス
バス４構成）を識別しつつ制御していくビツト／
ワードインストラクシヨンデコーダ１６より構成
されている。各構成回路は、チツプイネーブル信
号１７，１８，１９，２０、リード／ライト制御
信号２１，２２，２３及びチツプイネーブル信号
１９を制御するワードアクセス信号２４によつて
制御されてている。ワードアクセス信号２４がロ
ーレベルの時ワード処理が行われ、ハイレベルの
時ビツトセレクシヨン１１が有効となりビツト処
理が行われる。
ツト／ワード制御回路７の一実施例を示したもの
で、ビツトデコーダ１３、ワード転送時に利用さ
れる双方向性バスドライバ１４、ビツト転送時に
利用される双方向性バスドライバ１５及びこれら
回路をビツト／ワード処理命令（第３図アドレス
バス４構成）を識別しつつ制御していくビツト／
ワードインストラクシヨンデコーダ１６より構成
されている。各構成回路は、チツプイネーブル信
号１７，１８，１９，２０、リード／ライト制御
信号２１，２２，２３及びチツプイネーブル信号
１９を制御するワードアクセス信号２４によつて
制御されてている。ワードアクセス信号２４がロ
ーレベルの時ワード処理が行われ、ハイレベルの
時ビツトセレクシヨン１１が有効となりビツト処
理が行われる。
２５，２６は、ビツトメモリ８ａ，８ｂ…８ｈ
の入力データバス及び出力データバスである。な
おはバンクイネーブル、はメモリリー
ド、はメモリライト、CEはチツプイネー
ブル及びＲ／Ｗはリード／ライトの各信号名を示
したものである。
の入力データバス及び出力データバスである。な
おはバンクイネーブル、はメモリリー
ド、はメモリライト、CEはチツプイネー
ブル及びＲ／Ｗはリード／ライトの各信号名を示
したものである。
次に動作を説明する。
マイクロプロセツサ１とメモリバンク２ａ，２
ｂとのデータ転送において、メモリアドレスを指
定することが必要でありこの命令を第３図に示す
如くに構成する。
ｂとのデータ転送において、メモリアドレスを指
定することが必要でありこの命令を第３図に示す
如くに構成する。
アドレスバス４のフオーマツトはビツト／ワー
ド制御回路７でデコードされる。
ド制御回路７でデコードされる。
ビツト処理の時は、ビツトデコーダ１３でメモ
リバンク２ａ（インテル8080の場合８ビツト／ワ
ードである）のビツトメモリ８ａ，８ｂ…８ｈの
何れか１チツプがアクセスされると共にチツプイ
ネーブル信号１７及びリード／ライト信号２１が
双方向性バスドライバ１５をアクセスし、ビツト
転送が第３図のデータバス５のフオーマツトで行
われる。各ビツトメモリ８ａ，８ｂ…８ｈのアド
レスは、アドレス１２で選択される。第３図で示
すアドレス１２の場合、指定可能なビツト数は、
１メモリバンク２ａあたり27×８＝1024ビツトで
ある。
リバンク２ａ（インテル8080の場合８ビツト／ワ
ードである）のビツトメモリ８ａ，８ｂ…８ｈの
何れか１チツプがアクセスされると共にチツプイ
ネーブル信号１７及びリード／ライト信号２１が
双方向性バスドライバ１５をアクセスし、ビツト
転送が第３図のデータバス５のフオーマツトで行
われる。各ビツトメモリ８ａ，８ｂ…８ｈのアド
レスは、アドレス１２で選択される。第３図で示
すアドレス１２の場合、指定可能なビツト数は、
１メモリバンク２ａあたり27×８＝1024ビツトで
ある。
ワード処理の時、ビツトデコーダ１３は無効で
ありワードアクセス信号２４によつてメモリバン
ク２ａのビツトメモリ８ａ，８ｂ…８ｈの全てが
アクセスされると共に、チツプイネーブル信号１
８及びリード／ライト信号２２が双方向性バスド
ライバ１４をアクセスしワード転送が行われる。
ワード処理でのアドレス数は27＝128バイトであ
る。
ありワードアクセス信号２４によつてメモリバン
ク２ａのビツトメモリ８ａ，８ｂ…８ｈの全てが
アクセスされると共に、チツプイネーブル信号１
８及びリード／ライト信号２２が双方向性バスド
ライバ１４をアクセスしワード転送が行われる。
ワード処理でのアドレス数は27＝128バイトであ
る。
このように、この発明はメモリ転送命令自体
は、全く同一であるが、そのアドレスバス４のフ
オーマツトを変えるのみでビツト／ワード処理が
行える特徴を有する。
は、全く同一であるが、そのアドレスバス４のフ
オーマツトを変えるのみでビツト／ワード処理が
行える特徴を有する。
第１図は、従来のマイクロプロセツサシステム
を示す図、第２図は、この発明の特徴を示すマイ
クロプロセツサシステムを示す図、第３図は、ア
ドレスバスを用いたビツト／ワード転送命令の構
成を示す図、第４図は、ビツト／ワード制御回路
の一実施例を示す図であり、１は独立完成型マイ
クロプロセツサ、２ａ，２ｂはメモリバンク、３
はアドレスデコーダ、３ａはバンクイネーブル、
４はアドレスバス、５はデータバス、６はコント
ロールバス、７はビツト／ワード制御回路、８
ａ，８ｂ…８ｈはビツトメモリ、９はビツト／ワ
ードセレクシヨン、１０はバンクセレクシヨン、
１１はビツトセレクシヨン、１２はアドレス、１
３はビツトデコーダ、１４，１５は双方向性バス
ドライバ、１６はビツト／ワードインストラクシ
ヨンデコーダ、１７，１８，１９，２０はチツプ
イネーブル信号、２１，２２，２３はリード／ラ
イト制御信号、２４はワードアクセス信号、２５
は入力データバス、２６は出力データバスであ
る。なお、図中同一あるいは相当部分には同一符
号を付して示してある。
を示す図、第２図は、この発明の特徴を示すマイ
クロプロセツサシステムを示す図、第３図は、ア
ドレスバスを用いたビツト／ワード転送命令の構
成を示す図、第４図は、ビツト／ワード制御回路
の一実施例を示す図であり、１は独立完成型マイ
クロプロセツサ、２ａ，２ｂはメモリバンク、３
はアドレスデコーダ、３ａはバンクイネーブル、
４はアドレスバス、５はデータバス、６はコント
ロールバス、７はビツト／ワード制御回路、８
ａ，８ｂ…８ｈはビツトメモリ、９はビツト／ワ
ードセレクシヨン、１０はバンクセレクシヨン、
１１はビツトセレクシヨン、１２はアドレス、１
３はビツトデコーダ、１４，１５は双方向性バス
ドライバ、１６はビツト／ワードインストラクシ
ヨンデコーダ、１７，１８，１９，２０はチツプ
イネーブル信号、２１，２２，２３はリード／ラ
イト制御信号、２４はワードアクセス信号、２５
は入力データバス、２６は出力データバスであ
る。なお、図中同一あるいは相当部分には同一符
号を付して示してある。
Claims (1)
- １ ビツト転送処理機能をもたない独立完成型マ
イクロプロセツサとメモリとの間でデータの転送
を行う方式において、転送バスラインにビツト／
ワード制御回路を付加するとともに、アドレスバ
スラインをビツト／ワード処理命令として構成
し、それによつて上記マイクロプロセツサとメモ
リとの間でビツト／ワードの両データ転送を行う
ようにしたことを特徴とする独立完成型マイクロ
プロセツサのデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343880A JPS56110131A (en) | 1980-02-06 | 1980-02-06 | Data transfer system of independent completion type microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1343880A JPS56110131A (en) | 1980-02-06 | 1980-02-06 | Data transfer system of independent completion type microprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110131A JPS56110131A (en) | 1981-09-01 |
| JPS6232832B2 true JPS6232832B2 (ja) | 1987-07-16 |
Family
ID=11833127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1343880A Granted JPS56110131A (en) | 1980-02-06 | 1980-02-06 | Data transfer system of independent completion type microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56110131A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57168347A (en) * | 1981-04-09 | 1982-10-16 | Toshiba Corp | Computer system |
| JPS603771A (ja) * | 1983-06-22 | 1985-01-10 | Mitsubishi Electric Corp | プログラマブルコントロ−ラのインタ−フエ−ス回路 |
| JPH0697410B2 (ja) * | 1984-12-25 | 1994-11-30 | 株式会社明電舍 | ビツト／バイトアクセス可能なプログラマブルコントロ−ラ |
-
1980
- 1980-02-06 JP JP1343880A patent/JPS56110131A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110131A (en) | 1981-09-01 |
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