JPH0448263B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キヤツシユメモリを具えた情報処理
装置に関し、特に論理アドレスによつて参照され
るキヤツシユメモリ装置に関する。

〔従来の技術〕

従来より、情報処理装置の処理速度を向上させ
る為、CPUと主記憶装置との間に小容量ではあ
るが動作速度の速いメモリ即ちキヤツシユメモリ
を配置することが行なわれている。斯種情報処装
置に於ては、CPUが参照しようとする命令（イ
ンストラクシヨン）等のデータは先ず主記憶装置
からキヤツシユメモリへ転送され、以後は該キヤ
ツシユメモリ内のデータがCPUによつて参照さ
れる。キヤツシユメモリ内のデータは適宜書き替
えられ、必ずしもCPUが要求するアドレスのデ
ータがキヤツシユメモリに用意されている（キヤ
ツシユヒツト）とは限らないが、キヤツシユミス
を起こさずキヤツシユヒツトが続く場合は、
CPUはキヤツシユメモリだけを参照してプログ
ラムの実行を続けることが出来る。この結果、処
理速度が向上するのである。

キヤツシユメモリの配置形態には種々のものが
あるが、本発明の対象とする形態は第１図に示す
如く、CPU１と主記憶装置１１との間に、論理
アドレスを物理アドレスに変換するメモリ管理ユ
ニツト１０を介装し、キヤツシユメモリ２は論理
アドレスによつて参照されるものである。

通常、メモリ管理ユニツト１０と主記憶装置１
１とはシステムバス１３を介して連結され、該シ
ステムバス１３には例えばDMA１２、ビデオメ
モリ、デイスク装置等が接続されている。

CPU１とメモリ管理ユニツト１０（以下、
MMUという）とは論理アドレスライン、データ
ライン及び制御ラインから構成される複数本のラ
イン５によつて連結され、MMU１０とシステム
バス１３とは物理アドレスライン、データライン
及び制御ラインから構成される複数本のライン５
０によつて連結されている。

上記装置に於ては、キヤツシユメモリ２が論理
アドレスによつて参照されるので、キヤツシユメ
モリ２からデータを読み出す際に論理アドレスを
物理アドレスに変換する必要がなく、高速処理が
可能である。

〔発明が解決しようとする問題点〕

上述の如く、主記憶装置１１が接続されている
システムバス１３にはDMA１２等、主記憶装置
１１を直接にアクセスする装置が接続されている
ことが多く、例えばDMA１２が主記憶装置１１
の一部を書き替えたとき、主記憶装置１１の内容
とキヤツシユメモリ２の内容とに不一致が生じる
虞れがある。

又、外部記憶装置から主記憶装置へデータを転
送する際に、MMU１０の操作により異なる論理
アドレスに対して同一の物理アドレスが設定され
ることがある。この様な場合、主記憶装置内の内
容を異つた論理アドレスで更新することにより、
以後のデータの読み出しに於て主記憶装置１１の
内容とキヤツシユメモリ２の内容とに不一致が生
じることになる。

上記不一致が生じると、CPU１はプログラム
を正しく実行出来なくなるので、従来はOS（オペ
レーテイングシステム）によつて主記憶装置１１
を監視し、DMA１２等から直接にアクセスがな
されたときキヤツシユメモリ２を強制的に無効化
する方法が用いられる。

ところが近年、標準OSの開発が進み、異機種
間でのソフトウエア互換性が達成されつつあり、
上述の如くソフトウエアに依存したシステム構成
がとられている従来装置に対して標準OSを移植
する場合、キヤツシユメモリのメリツトを維持す
る為にはOSの大幅な修正が必要となる。この修
正は極めて困難であり、多大な労力と費用が必要
となる。

この問題を解決するには、主記憶装置１１とキ
ヤツシユメモリ２とを常に一致状態に保つ為のハ
ードウエア回路を装備すればよいのであるが、従
来は回路が複雑となつて処理速度が低下する問題
があり、キヤツシユメモリを装備したメリツトが
相殺される為、実用化に至つていない。

〔問題点を解決する為の手段〕

本発明のキヤツシユメモリ装置は、上記問題点
を解決するべく物理アドレスライン５５に、主記
憶装置１１に設けられた複数個（Ｍ個）の記憶領
域ブロツクの夫々に対応して複数個（Ｍ個）のデ
ータ格納場所４０を有する監視メモリ４を接続
し、該監視メモリ４とキヤツシユメモリ２との間
には制御回路３を介装した。

該制御回路３は、主記憶装置１１に対する指令
がデータの読出しであるか書込みであるかを検知
する第１の検知手段と、前記指令がデータの読出
しであるときキヤツシユメモリ２がヒツトしたか
否かを検知する第２の検知手段と、キヤツシユミ
スが発生したとき主記憶装置１１の指定アドレス
から読み出されたデータをキヤツシユメモリ２の
所定記憶ブロツク２３に移すと共に、前記指定ア
ドレスに対応する監視メモリ４内のデータ格納場
所４０と所定の識別データを記入する記入手段
と、前記第１の検知手段によつて主記憶装置１１
の所定アドレスへのデータ書込み指令が検知され
たとき該所定アドレスに対応する監視メモリ４内
のデータ格納場所４０に前記識別データが存在す
るか否かを検知する第３の検知手段と、該検知手
段によつて識別データの存在が検知されたとき、
キヤツシユメモリ２及び監視メモリ４の全体或は
前記指定アドレスに対応する一部の内容を無効化
する更新手段とを具えている。

〔作用〕

主記憶装置１１がアクセスされると、第１の検
知手段が主記憶装置に対する指令がデータの読出
しであるのか書込みであるのかを検知する。

指令がデータの読出しであるときは、第２の検
知手段がキヤツシユメモリがヒツトしたか否かを
検知する。

キヤツシユヒツトの場合はキヤツシユメモリ２
の内容がCPU１へ移される。一方キヤツシユミ
スの場合は、主記憶装置１１の指定アドレスから
データが読み出され、該データはCPU１へ移さ
れると共にキヤツシユメモリ２に転送される。

又同時に、前記指定アドレスに対応する監視メ
モリ４内のデータ格納場所に、上記データがキヤ
ツシユメモリ２にも存在することを意味する識別
データが記入される。

主記憶装置１１に対する指令がデータの読み出
しである限り、上記動作が繰り返され、キヤツシ
ユメモリ２は適宜書き替えられつつ、CPU１に
よつて参照され、処理速度の向上が図られる。

例えばDMA１２によつて或はCPU１自身によ
つて主記憶装置１１に対しデータの書込み指令が
発せられると、第１の検知手段によつてこれが検
知された後、第３の検知手段によつて、アクセス
の対象となる指定アドレスに対応する監視メモリ
４内のデータ格納場所４０に前記識別データが存
在するか否かが検知される。

識別データが検知されたときは、キヤツシユメ
モリ２及び監視メモリ４の全体或は前記指定アド
レスに対応する一部の内容が無効化される。

従つて、いかなる場合もキヤツシユメモリ２と
主記憶装置１１との不一致は生じない。

又同時に、主記憶装置１１に対しデータの書込
みが行なわれる。

無効化されたキヤツシユメモリ２及び監視メモ
リ４には、次のデータ読出し指令が発せられキヤ
ツシユミスが発生したとき、前記同様にして新し
いデータと識別データが書き込まれ、その後の
CPU１のデータ読出しに供せられる。

〔発明の効果〕

本発明に係るキヤツシユメモリ装置において
は、監視メモリ４と主記憶装置１１とは物理アド
レスラインによつて連結され、両者間にMMUは
介在しないから、主記憶装置１１に対しデータ書
込み指令が発せられたとき、監視メモリ４を参照
して主記憶装置１１の書き替えられるべきデータ
がキヤツシユメモリ２に存在するか否かを判別す
るのに必要な処理時間は僅かである。従つて、高
速化を目的とするキヤツシユメモリのメリツトが
相殺されることはない。

更に、監視メモリ４は小容量（例えば16Kビツ
ト）のRAM等によつて形成することが出来、又
制御回路３は論理回路によつて容易に構成するこ
とが出来るから、ソフトウエア即ちオペレーテイ
ングシステムに依存することなく簡易なハードウ
エアのみによつて上記作用効果を達成することが
出来る。

即ち、本発明に係るキヤツシユメモリ装置を具
えた情報処理装置に於ては、キヤツシユメモリの
存在を全く意識することなく標準OSを移植する
ことが出来、然もキヤツシユメモリのメリツトは
十分に活かされるのである。

〔実施例〕

第１図に示す如く、本発明に係る情報処理装置
のシステム構成は、CPU１とMMU１０とを連結
する論理アドレスラインにキヤツシユメモリ２を
接続し、MMU１０と主記憶装置１１とを連結す
る物理アドレスラインに監視メモリ４を接続した
ものであり、キヤツシユメモリ２と監視メモリ４
との間には論理回路素子等より構成された制御回
路３が介装されている。

第２図はキヤツシユメモリ２、監視メモリ４及
び制御回路３の具体的な回路構成を示している。

本実施例に用いる主記憶装置１１は16Mバイト
の記憶容量を有し、所謂ページングによる記憶管
理方式が採用されている。ページサイズは1Kバ
イトとし、主記憶装置１１の記憶領域を該ページ
単位に分割する。これに伴つてMMU１０は所謂
PMMU（paged memory managemento unit）
が使用される。

CPUに接続されている論理アドレスライン５
４は論理ページ数を規定すべきビツト上位部の信
号を伝える14本の上位論理アドレスラインLA２，
５１と、ページ内に於ける１つのアドレスを与え
るべきビツト下位部の信号を伝える９本の下位論
理アドレスラインLA１，５２とから構成され、
上位論理アドレスライン５１はMMU１０を介し
て14本の上位物理アドレスラインPA２，５３に
接続されている。

23本の論理アドレスライン５４は、更に上位12
本のタグ用アドレスラインLA３，５７と下位11
本のインデツクス用アドレスラインLA４，５６
とに分岐し、アドレスラインLA４はキヤツシユ
メモリ２のアドレスポートADRへ接続され、ア
ドレスラインLA３は制御回路３へ接続されてい
る。

システムバス１３を介して主記憶装置１１に接
続されている上位物理アドレスラインPA２は、
途中で分岐して監視メモリ４のアドレスポート
ADRに接続されている。

キヤツシユメモリ２は４ページ分の命令を記憶
することの出来るRAMより構成した所謂デマン
ドフアイル方式のインストラクシヨンキヤツシユ
であつて、第３図に示す如く夫々16ビツト、１ビ
ツト、16ビツトのサイズを有するタグ欄２０、管
理情報欄２１及びデータ欄２２から一つの記憶ブ
ロツク２３が構成されている。

タグ欄２０にはアドレスラインLA３，５７か
ら制御回路３を介して送られてくる上位12ビツト
のアドレス信号が書き込まれる。管理情報欄２１
には、該記憶ブロツク２３の記憶内容が有効であ
るときは“１”、無効であることは“０”が書き
込まれる。データ欄２２には主記憶装置１１に記
憶されているインストラクシヨンが記入される。
各記憶ブロツク２３には１〜Ｌ（Ｌ＝2¹¹）のアド
レスが付与されている。

主記憶装置１１は前述の如くページング方式に
より管理されており、１〜Ｍ（Ｍ＝16K）のペー
ジ番号を有する各ページ１４に分割されている。
１つのページ１４にはＮ（Ｎ＝1K）個の記憶領域
１５が含まれている。

監視メモリ４は１ビツトで形成されたデータ格
納場所４０をＭ個具え、各データ格納場所４０は
主記憶装置１１の各ページ１４に夫々一対一で対
応している。図示の如くｍなるアドレスを有する
データ格納場所４０に“１”が記入されていると
きは、主記憶装置１１の第ｍページ１４内の何れ
かの記憶領域１５に記憶されているデータが、キ
ヤツシユメモリ２にも記憶されていることを意味
する。この際、第ｍページ内の第ｎ番目の記憶領
域１５（第３図中にハツチングで示す）に記憶さ
れているデータは、該記憶領域１５のアドレスの
下位11ビツトが示す番地をｌとしたとき、キヤツ
シユメモリ２の第ｌ番地のデータ欄２２に書き込
まれているはずである。

又、第ｌ番地の管理情報欄２１には“１”が設
定され、タグ欄２０には論理アドレスの上位12ビ
ツトが記入されている。

制御回路３は第２図に示す如く、主に論理回路
素子より構成されたハードウエア回路であつて、
本発明の作用効果に重要な役割を果たす回路のみ
を記載し、図を簡略化している。

第４図は第２図の回路の動作を説明する為のフ
ローチヤートであり、以下該フローチヤートを参
照しつつ回路構成及び回路動作について説明す
る。

但し、制御回路３はあくまでもハードウエア回
路であつて、第４図は説明の便宜上使用するもの
にすぎない。

主記憶装置１１がアクセツされたとき、その指
令がデータの読出しであるかデータの書込みであ
るかを検知する第１の検知手段は、ナンドゲート
３４の一方の入力端子に対し主記憶装置１１への
データ書込み信号Ｗを接続して構成されている。

キヤツシユメモリ２がヒツトしたか否かを検知
する第２の検知手段は、キヤツシユメモリ２のタ
グ欄２０の出力ポートとアドレスラインLA３，
５７とが接続された比較器３０及び該比較器３０
の出力とキヤツシユメモリの管理情報欄２１の出
力ポートとが接続されたアンドゲート３２から構
成されている。

キヤツシユメモリ２のデータ欄２２の入出力ポ
ートには、主記憶装置１１と連結されたＤ０〜Ｄ
１５の16本のデータライン６を入出力制御可能に
接続し、又監視メモリ４の入力ポートには識別デ
ータとなる“１”の信号を書き込み制御可能に接
続して記入手段が構成されている。

監視メモリ４内に識別データが存在するか否か
を検知する第３の検知手段は、前記ナンドゲート
３４の他方の入力端子に対し監視メモリ４の出力
ポートを接続して構成されている。

キヤツシユメモリ２の管理情報欄２１の入力ポ
ートには、ナンドゲート３４の出力とアンドゲー
ト３２の出力をインバータによつて反転した信号
とをアンドゲート３３に入力して得られた信号が
接続されている。

ナンドゲート３４の出力信号はインバータを介
してクリア回路３１に入力される。該クリア回路
３１はカウンターを内蔵し、キヤツシユメモリ２
の管理情報欄２１及び監視メモリ４を全てクリア
して無効化する更新手段を形成している。

アンドゲート３２の出力は、ゲート３５を介し
てキヤツシユメモリ２と監視メモリ４の読出し書
込み指定ポートWEへ接続されると共に、“１”
のときキヤツシユヒツトを意味するＨ信号として
外部へ取り出されている。

尚、該制御回路３には書込み或は読出しの対象
となるデータがプログラムを構成するインストラ
クシヨンであるか否かを示す信号、データの書込
み或は読出しの対象とする記憶装置が主記憶装置
１１であるか否かを示す信号、アドレスが有効で
あるか否かを示す信号、例えば電源投入時にクリ
ア回路３１を動作させるクリア信号等が制御信号
として入力されるが、これらの制御信号を処理す
べき回路は周知のところであるので省略する。

次に上記キヤツシユメモリ装置の動作について説
明する。

データ読出し時 Ｗ信号は“０”に設定されており、これによつ
て制御回路３は主記憶装置１１への指令がデータ
の読出しであることを検知（第４図７）。

アドレスラインLA４，５４によつて参照され
るキヤツシユメモリ２のタグ欄２０の内容とアド
レスラインLA３，５５の値とが一致しているか
どうかが比較器３０によつて判別される（第４図
７０）。

両者が一致して比較器３０の出力が“１”とな
り且つキヤツシユメモリ２の管理情報欄２１の出
力が“１”のとき、アンドゲート３２はキヤツシ
ユヒツトを表わす“１”の信号を出力する。ゲー
ト３５の入力端子には前記“１”の信号とＷ信号
“０”が入力され、該ゲートの出力信号“１”は
キヤツシユメモリ２のデータ欄２２の入出力を制
御する。

この結果、CPU１が要求するアドレスのデー
タ（インストラクシヨン）はデータ欄２２からデ
ータラインＤ０〜Ｄ１５，６経てCPU１へ転送
されるのである（第４図７１）。

キヤツシユミスが発生したときアンドゲート３
２の出力は“０”となり、キヤツシユメモリ２の
データ欄２２に対する入出力が上記とは逆転し、
これによつて主記憶装置１１からデータライン６
を経て送られてくるデータ（インストラクシヨ
ン）がデータ欄２２の指定番地に書き込まれると
共に、アドレスラインPA２によつて指定される
監視メモリ４内のデータ格納場所４０へ“１”が
記入される。又同時に、主記憶装置１１から送ら
れてくるデータはCPU１へ転送される（第４図
７２）。

データ書込み時 Ｗ信号が“１”となり、且つ監視メモリ４の出
力信号が“１”であるときは、主記憶装置１１に
対し書込み指令が発せられているアドレスのデー
タがキヤツシユメモリ２にも存在し、該データの
書き替えによつて主記憶装置１１とキヤツシユメ
モリ２との不一致が生じる場合である（第４図７
３）。ナンドゲート３４の出力信号は“０”とな
り、インバータによつて反転されてクリア回路３
１を動作せしめる。

クリア回路３１はカウンターの働きにより、キ
ヤツシユメモリ２の管理情報欄２１及び監視メモ
リ４を全てクリアする（第４図７４）。

これと同時に、主記憶装置１１に対しデータの
書込みが行なわれる（第４図７５）。

又、Ｗ信号が“１”であつても監視メモリ４の
出力信号が“０”であるときは、主記憶装置１１
に対しデータの書込みが行なわれてもキヤツシユ
メモリ２の記憶内容には無関係であるので、キヤ
ツシユメモリ２を無効化する必要がない。このと
きナンドゲート３４の出力信号は“１”となり、
クリア回路３１は動作しない（第４図７３）。

上記一連の動作に於て、キヤツシユメモリ２及
び監視メモリ４は高速小容量のRAMによつて構
成出来るから、アクセスタイムを極めて短くする
ことが可能である。又キヤツシユメモリ２は論理
アドレスによつて、監視メモリ４は物理アドレス
によつて参照され、上記動作にMMUによるアド
レス変換は介在せず、然も制御回路３は簡易な論
理回路によつて構成されているから、データの書
込み及び読出しに伴う処理は極めて高速で行なわ
れ、充分にキヤツシユメモリの性能が発揮され
る。

尚、本発明のキヤツシユメモリ装置は上述した
単一CPUシステムのみならず、マルチプロセツ
サーシステムにも実施することが可能である。例
えば第５図は第１〜第３のCPU１，８，８０を
具えたシステムに対し本発明を実施した一例であ
る。この場合、各CPU１，８，８０はアービタ
８１を介してMMU１０に接続されており、例え
ば第２のCPU８から主記憶装置１１に対し書込
み指令が発せられた場合に於ても、第1CPU１に
接続されたキヤツシユメモリ２と主記憶装置１１
との不一致は生じない。

又上記実施例に於ては、主記憶装置１１に対し
データの書込み指令が発せられ、主記憶装置１１
の内容がキヤツシユメモリ２にも存在する場合、
キヤツシユメモリ２の全ての内容がクリアされる
構成を採つているが、不一致が起こる記憶領域の
みをクリアする様に制御回路３を構成することも
可能である。

更に、本発明に係るキヤツシユメモリ装置は、
特許請求の範囲に記載の技術範囲内で種々の変形
が可能であるのは勿論である。

【図面の簡単な説明】

第１図は本発明に係るキヤツシユメモリ装置を
具えた情報処理装置のシステム構成図、第２図は
キヤツシユメモリ装置の回路構成図、第３図はメ
モリ構造の説明図、第４図は制御回路の動作を説
明する為のフローチヤート、第５図は本発明のキ
ヤツシユメモリ装置をマルチプロセッサーシステ
ムに実施した例のシステム構成図である。 １……CPU、２……キヤツシユメモリ、３…
…制御回路、４……監視メモリ、１０……メモリ
管理ユニツト、１１……主記憶装置。

Claims (1)

1. 【特許請求の範囲】 １ CPU１と主記憶装置１１との間に、論理ア
   ドレスを物理アドレスに変換するメモリ管理ユニ
   ツト１０を介装すると共に、CPU１とメモリ管
   理ユニツト１０とを連結する論理アドレスライン
   ５４にキヤツシユメモリ２が接続されている情報
   処理装置に於て、メモリ管理ユニツト１０と主記
   憶装置１１とを連結する物理アドレスライン５５
   には主記憶装置１１に設けられた複数個（Ｍ個）
   の記憶領域ブロツクの夫々に対応して複数個（Ｍ
   個）のデータ格納場所４０を有する監視メモリ４
   が接続され、該監視メモリ４とキヤツシユメモリ
   ２との間には制御回路３を介装し、該制御回路３
   は、主記憶装置１１に対する指令がデータの読出
   しであるか書込みであるかを検知する第１の検知
   手段と、前記指令がデータの読出しであるときキ
   ヤツシユメモリ２がヒツトしたか否かを検知する
   第２の検知手段と、キヤツシユミスが発生したと
   き主記憶装置１１の指定アドレスから読み出され
   たデータをキヤツシユメモリ２に移すと共に前記
   指定アドレスの対応する監視メモリ４内のデータ
   格納場所４０に所定の識別データを記入する記入
   手段と、前記第１の検知手段によつて主記憶装置
   １１の指定アドレスへのデータ書込み指令が検知
   されたとき該指定アドレスに対応する監視メモリ
   ４内のデータ格納場所４０に前記識別データが存
   在するか否かを検知する第３の検知手段と、該検
   知手段によつて識別データの存在が検知されたと
   きキヤツシユメモリ２及び監視メモリ４の全体或
   は前記指定アドレスに対応する一部の内容を無効
   化する更新手段とを具えていることを特徴とする
   キヤツシユメモリ装置。 ２ キヤツシユメモリ２に記憶されるデータはプ
   ログラムを構成する各命令（インストラクシヨ
   ン）である特許請求の範囲第１項に記載のキヤツ
   シユメモリ装置。 ３ キヤツシユメモリ２は、論理アドレスのビツ
   ト上位部が記憶されるアドレスタグ欄２０と、デ
   ータの有効性を判別する為の管理情報欄２１と、
   主記憶装置内のデータが記憶されるデータ欄２２
   とによつて構成した多数の記憶ブロツク２３を具
   え、各記憶ブロツク２３は論理アドレスのビツト
   下位部によつて参照し、更新手段によつて前記管
   理情報欄２１がクリアされることによりキヤツシ
   ユメモリ２が無効化される特許請求の範囲第１項
   又は第２項に記載のキヤツシユメモリ装置。 ４ 監視メモリ４は各データ格納場所４０が１ビ
   ツトで構成され、識別データは該ビツトの２値状
   態によつて規定される特許請求の範囲第１項乃至
   第３項の何れかに記載のキヤツシユメモリ装置。