JPH0630074B2 - プロセッサ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファ記憶としてのキャッシュ・メモリを含
むプロセッサに係り、特に、メモリマップドＩ／Ｏ方
式、もしくは、共有メモリを有するマルチプロセッサ方
式をサポートするのに好適なものである。

〔発明の背景〕

従来、マイクロコンピュータ等では入出力装置を制御す
るために専用の命令を設けず、一般の命令を用いて主メ
モリと同一のアドレス空間にある入出力制御レジスタを
アクセスすることによって入出力装置を制御するメモリ
マップドＩ／Ｏ方式が多く用いられている。

第１図はメモリマップドＩ／Ｏ方式の例を示すシステム
のブロック図である。システムバス１００に接続された
主メモリ２、入出力制御回路３，５はプロセッサ１によ
り制御される。主メモリ２、入出力制御回路３，５には
それぞれ固有のアドレスが割当てられ、プロセッサ１に
より入出力制御回路３，５内の制御レジスタの値が書き
換えられて、入出力装置４，６が制御される。また、入
出力装置４，６は、自己の状態が変化したとき、入出力
制御回路３，５内の状態レジスタの値を書き換える。プ
ロセッサ１は、ストア命令等により主メモリ２内の内容
を書き換える場合、システムバス１００に主メモリ２の
書き込みアドレス、書き込むデータおよびライトコマン
ドを出力する。また、ロード命令等により主メモリ内の
内容を読み出す場合、システムバス１００に主メモリ２
の読み出しアドレスとリードコマンドを出力し、主メモ
リ２からシステムバス１００に出力されるデータを読み
出しデータとして取り込む。入出力装置４が起動される
のは入出力制御回路３内の制御レジスタのスタートビッ
トがオンにされたときである。

例えば、ストア命令を実行するとき、書き込みアドレス
を制御レジスタの固有アドレスとして、ストア命令を実
行することにより入出力装置４が起動される。一方、入
出力装置４の動作の完了を知るために、上述のロード命
令等で入出力制御回路３内の状態レジスタを読み出し
て、この状態レジスタの動作完了ビットがオンかどうか
をチェックする。動作完了ビットがオンであれば、状態
レジスタの他のビットをチェックすることにより正常終
了、異常終了等の完了状態を知ることができる。

このように、メモリマップドＩ／Ｏ方式を用いれば、専
用の入出力命令を設けなくとも一般の命令で入出力装置
をきめこまかく制御できるという利点がある。

一方、マイクロプロセッサ等の性能向上を図るために、
マイクロプロセッサ等にバッファ記憶（キャッシュ・メ
モリ）を設けている。このバッファ記憶と上述したメモ
リマップドＩ／Ｏ方式を組合わせた方式を採用すると次
のような問題が発生する。第２図を用いてこの問題点を
明らかにする。

第２図は、メモリマップドＩ／Ｏ方式においてバッファ
記憶を用いたシステムの例を示すブロック図である。

第２図において、プロセッサ１は命令を実行するプロセ
ッサ本体１０とバッファ記憶１１から成り、バッファ記
憶１１は主メモリ２を参照するためのアドレスとそのア
ドレスで示されている領域のデータを記憶している。い
ま、命令フエッチやデータ読み出し等のためプロセッサ
本体１０で主メモリ２上の領域のデータの参照要求が生
じると、まず最初に、バッファ記憶１１がチェックさ
れ、この主メモリ２上の領域のデータがバッファ記憶１
１に記憶されている場合、バッファ記憶１１の該当する
データをプロセッサ本体１０へ送り、読み出しを終了す
る。しかし、主メモリ２上の領域のデータがバッファ記
憶１１に記憶されていない場合、システムバス１００を
介して主メモリ２から該当するデータの読み出しを行
い、読み出したデータをプロセッサ本体１０へ送ると共
に、バッファ記憶１１に記憶する。また、データ書き込
み時には、プロセッサ本体１０から出力された書き込み
データと書き込みアドレスは、システムバス１００を介
して主メモリ２に送られ、該当する書き込みデータが主
メモリ２に書き込まれる。これと同時に、この書き込み
データと書き込みアドレスは、バッファ記憶１１にも記
憶される。

バッファ記憶１１は主メモリ２と比べてアクセス速度が
速いため、以上のような制御を行うと、一度読み出しま
たは書き込みを行った主メモリ２上の領域のデータはバ
ッファ記憶１１に記憶されているため、再度主メモリ２
上の同一領域のデータを参照するときのアクセス時間を
短縮できるという利点がある。

ところが、入出力制御回路３または５内の状態レジスタ
を参照する場合、次のような問題が生じる。

いま、プロセッサ１が状態レジスタをチェックし、入出
力装置４の動作完了を持つプログラムの実行を行うもの
とする。プロセッサ本体１０は、入出力制御回路３内の
状態レジスタの参照要求を行うと、状態レジスタの値は
プロセッサ本体１０へ送られると同時に、バッファ記憶
１１にも記憶される。プロセッサ本体１０は状態レジス
タの完了ビットをチェックし、オンであれば次のプログ
ラムへ進み、オフであれば状態レジスタの読み出しと完
了ビットのチェックを繰り返す。しかし、２回目以降の
状態レジスタの読み出しではバッファ記憶１１に記憶さ
れた値が返されるため、入出力装置４が入出力動作を完
了し、入出力制御回路３内の状態レジスタの完了ビット
をオンにしても、プロセッサ１はこれを検出できないと
いう問題がある。

また、制御レジスタと状態レジスタが同じアドレスの異
なるビットに割付けられている場合、および同じアドレ
スに割付けられており、書き込み時には制御レジスタ
が、読み出し時には状態レジスタがアクセスされるよう
な構成をとっている場合には、制御レジスタに書き込ん
だ値がバッファ記憶１１に記憶されているため状態レジ
スタの読み出しを行うと制御レジスタの値が読み出され
るという問題がある。

次に、負荷分散のために複数個のプロセッサを結合した
マルチプロセッサ方式においてバッファ記憶とプロセッ
サ間のメッセージの転送において発生する問題について
説明する。

例えば、２つのプロセッサ間でメッセージの転送を行い
ながら処理を進めるシステムの場合の例を、第３図およ
び第４図のブロック図で示す。

第３図は、プロセッサ１と７、それぞれのプロセッサ専
用のローカルメモリ２と２′およびメッセージ通信用の
共有メモリ８から成るシステムのブロック図である。通
常、各々のプロセッサ１または７は、自プロセッサのロ
ーカルメモリ２または２′を用いて処理を行っている
が、プロセッサ１からプロセッサ７に処理依頼を行う場
合、プロセッサ１は処理内容と処理に必要なデータを共
有メモリ８の予め定められた領域に書き、プロセッサ７
に割込みをかける。プロセッサ７は割込みが生ずると、
共有メモリ８の内容を読み出し依頼された処理を行う。
プロセッサ７は、処理を終了すると、プロセッサ１に連
絡するため共有メモリ８に結果を書き込み、プロセッサ
１に割込みをかける。その後、プロセッサ７は以前の処
理を続行する。プロセッサ１は、プロセッサ７からの割
込みにより共有メモリ８から処理結果を取り出し、引き
続き処理を続行する。プロセッサ１はプロセッサ７に依
頼した処理が実行されている間は、ローカルメモリ２を
用いて他の処理を行うことが出来る。

第４図は、２つのプロセッサ１，７がそれぞれ共通のシ
ステムバス１００に接続され、主メモリ２を共有してい
るシステムのブロック図である。それぞれのプロセッサ
は、互いに独立に主メモリ２にアクセスを行うが、一方
のプロセッサが主メモリ２をアクセス中の場合、他方の
プロセッサのアクセス要求は待たされるよう制御され
る。このシステムにおいて、プロセッサ間のメッセージ
通信は、主メモリ２の特定領域を用いて行なわれ、メッ
セージを書く領域が主メモリ２内の特定領域である点を
除いて、第３図に示されるシステムと同様の方式がとら
れている。

この２つのシステムにおいて、各プロセッサ１，７に一
般的なバッファ記憶１１，７１を設けると、例えばプロ
セッサ１がメッセージ通信用領域に回動込みを行った場
合、プロセッサ１の有するバッファ記憶１１の値は書き
込みと同時に更新されるが、プロセッサ７のバッファ記
憶７１に同じアドレスの値が記憶されていてもその更新
が行われないために、プロセッサ７がメッセージ領域を
アクセスしてもバッファ記憶７１の情報が読み出されて
しまい、プロセッサ１からのメッセージを正しく受け取
れないという問題が生じる。

〔発明の目的〕

従って本発明の目的とするところは、上記問題点を解決
するためになされたもので、メモリマップドＩ／Ｏ方
式、マルチプロセッサ方式等を採用するマイクロプロセ
ッサ等のプロセッサにおいて、性能向上を図るためのバ
ッファ記憶を設けても、矛盾なくデータアクセスを行う
ことにある。

〔発明の概要〕

バッファ記憶を有するマイクロプロセッサを用いる場
合、メモリマップドＩ／Ｏ方式における入出力制御回路
内のレジスタや、マルチプロセッサ方式等における共有
メモリ内のメッセージ通信領域のように、例えば当該マ
イクロプロセッサ以外の装置等の特定要因によってデー
タが変化し、かつデータの変化を当該マイクロプロセッ
サが検出するのが困難な記憶手段上のデータについては
バッファ記憶に保持しないように制御すれば、当該マイ
クロプロセッサはバッファ記憶にアクセスせず外部の記
憶手段に対してアクセスを行うため、常に最新のデータ
を得ることが出来る。

以上の考案に基づき、本発明の基本的な技術思想は、モ
リマップドＩ／Ｏ方式における入出力制御回路内のレジ
スタや、マルチプロセッサ方式におけるメッセージ通信
領域等のように、特定要因によって記憶内容が変化する
記憶領域を含む記憶手段と、この記憶手段上の一部のデ
ータを保持するバッファ記憶と、これらを制御するプロ
セッサとを備え、プロセッサが記憶手段上の任意のデー
タをアクセスする時、そのアクセス領域が特定領域内に
あることを検出する手段と、アクセス領域が特定領域内
にあることに応じてアクセス領域のデータをバッファ記
憶に保持することを禁止する手段とを設けたことを特徴
とするものである。

本願で開示される代表的な発明の概要は、下記の通りで
ある。

すなわち、アドレス変換機構（９）を介してメモリ
（２，８）と接続されるプロセッサ（１０）であって、 該プロセッサ（１０）はキャッシュ・メモリ（１１）を
少なくとも含み、 上記アドレス変換機構（９）により論理アドレスから物
理アドレスに変換された上記プロセッサ（１０）のアク
セスアドレスが上記メモリ（２，８）に接続されたバス
（１００）に伝達されることによって上記メモリ（２，
８）と同一アドレス空間の特定領域（例えば、メモリマ
ップド方式の入出力装置、もしくはプロセッサ間メッセ
ージ通信領域）がアクセスされる際に、該物理アドレス
に変換された該アクセスアドレス（１４９）に応答して
制御信号（１４７）を発生する信号発生手段（８１）を
上記バス（１００）に接続せしめ、 上記信号発生手段（８１）から発生される上記制御信号
（１４７）に応答して、上記プロセッサ（１０）は上記
アクセス時のデータの上記キャッシュ・メモリ（１１）
への書き込みを禁止する如く構成されてなることを特徴
とする。

かくして、例えばメモリ（２，８）のアクセス空間内で
特定領域としてメモリマップド方式の入出力装置のデー
タもしくはマルチプロセッサのプロセッサ間のメッセー
ジ通信領域がプロセッサ（１０）によってアクセスされ
た場合に、入出力装置のデータもしくはメッセージ通信
領域のデータはキャッシュ・メモリ（１１）へ書き込ま
れることがなく、メモリマップド方式の入出力装置もし
くはマルチプロセッサによって共有されたメモリ（８）
へのプロセッサ（１０）によるアクセス時にはキャッシ
ュ・メモリ（１１）の外部から読み出されるため、キャ
ッシュ・メモリ（１１）をバッファ記憶として用いて
も、データの制御を矛盾なく行うことができる。

さらに、キャッシュ・メモリ（１１）への書き込み禁止
のための制御信号（１４７）の発生はアドレス変換機構
（９）の変換出力、すなわち、共有メモリ（８）の入力
で物理アドレスのアドレスを検出して行うので、共有メ
モリ（８）の記憶容量増大等の設計変更に際しても、制
御信号（１４７）の発生のためのアドレス検出も共有メ
モリ（８）での設計変更で対処可能となり、設計変更が
共有メモリ（８）のみで対処可能であると言う大きな利
点を有する。

一方、キャッシュ・メモリ（１１）への書き込み禁止の
ための制御信号（１４７）の発生をアドレス変換機構
（９）の論理アドレス入力部で行う方式も考えられる
が、この方式では共有メモリ（８）の記憶容量増大等の
設計変更に際して、アドレス変換機構（９）の論理アド
レス入力部での制御信号（１４７）の発生に関しても設
計変更が必要となり、設計変更が共有メモリ（８）とア
ドレス変換機構（９）との二個所で必要となると言う欠
点を生じる。

本発明のその他の目的と特徴は、以下の実施例から明ら
かとなろう。

〔実施例〕

以下、本発明の一実施例を第５図から第１０図を用いて
詳細に説明する。第５図は本発明の一実施例を示す全体
システム構成図で、第６図から第１０図はそれぞれ第５
図中の各ブロックの回路図である。

第５図において、マイクロプロセッサ１（以下ＭＰＵと
略す）、メモリマネージメントユニット９（以下ＭＭＵ
と略す）、主メモリ２、共有メモリ８、入出力制御回路
３、入出力装置４、システムバス１００およびシステム
バスに接続される図示されない他のマイクロプロセッサ
（以下ＭＰＵＸと略す）から成る。

ＭＰＵ１は、命令の実行を行うプロセッサ本体１０、キ
ャッシュメモリ１１、キャッシュメモリ制御回路１３、
リード／ライト制御回路１４およびＯＲデート１５から
成り、アドレス信号１１６、データ信号１２２、リード
信号１２５、ライト信号１２４、ＰＵＲＧＥ信号１２
６、ＡＣＫ信号１２８およびＲＡＭ信号１２７によって
ＭＭＵ９と接続され、また、データ信号１２２、リード
信号１２５、ライト信号１２４、ＡＣＫ信号１２８およ
びＲＭＡ信号１２７によってシステムバス１００と接続
されている。ここで、ＡＣＫ信号は動作終了を示す信号
であり、また、ＲＡＭ信号はキャッシュ・メモリ１１へ
の書き込みの可否を表わす信号である。

ＭＭＵ９は、仮想記憶方式をサポートするためのアドレ
ス変換機構であり、アドレス信号１１６上の論理アドレ
スを内蔵するアドレス変換テーブルによって物理アドレ
スに変換し、アドレス信号１２９を介してシステムバス
１００に出力する。主メモリ２は、主メモリ制御回路２
１と主メモリ記憶部２２から成り、データ信号１５２、
アドレス信号１５９、リード信号１５５、ライト信号１
５４およびＡＣＫ信号１５８によってシステムバス１０
０に接続され、ＭＰＵ１で処理を行うための命令および
データを記憶する。

共有メモリ８は、共有メモリ制御回路８１および共有メ
モリ記憶部８２から成り、データ信号１４２、アドレス
信号１４９、リード信号１４５、ライト信号１４４、Ａ
ＣＫ信号１４８およびＲＭＡ信号１４７によってシステ
ムバス１００に接続され、ＭＰＵとＭＰＵＸのメッセー
ジ通信のためのデータおよびＭＰＵＸで処理を行うため
の命令とデータを記憶する。

入出力制御回路３は、データ信号１３２、アドレス信号
１３９、リード信号１３５、ライト信号１３４、ＡＣＫ
信号１３８およびＲＭＡ信号１３７によってシステムバ
ス１００に接続され、信号１３０を介して入出力装置４
の制御および入出力データの転送を行う。

システムバス１００において各装置のＡＣＫ信号１３
８，１４８，１５８およびＲＭＡ信号１３７，１４７は
それぞれワイアードＯＲされ、ＭＭＵ９、主メモリ２、
共有メモリ８または入出力制御回３のいずれかによりＡ
ＣＫ信号またはＲＭＡ信号がオンにされると、ＭＰＵ１
に入力されるＡＣＫ信号１２８またはＲＭＡ信号１２７
がオンになる。逆に、上記の装置すべてのＡＣＫ信号ま
たはＲＭＡ信号がオフにされると、ＭＰＵ１に入力され
るＡＣＫ信号１２８またはＲＭＡ信号１２７はオフとな
る。

以上の構成において、パワーオンリセット時には、プロ
セッサ本体１０により、信号１１３がオンにされ、キャ
ッシュ・メモリ制御回路１３にキャッシュメモリ１１の
クリアが指示される。キャッシュメモリ制御回路１３は
信号１１７をオンにして、キャッシュメモリ１１の記憶
内容をすべて無効化する。

また、読み出しを行うときは、プロセッサ本体１０によ
り読み出すアドレスがアドレス信号１１６に出力され信
号１１１がオンにされる。読み出しまたは書き込みの完
了を表わす信号１１２がオンとなると、プロセッサ本体
１０により、信号１１５上のデータが読み出したデータ
として取り込まれ、アドレス信号１１６への出力をや
め、信号１１１がオフにされて読み出し動作を終了す
る。

さらに、書き込みを行うとき、プロセッサ本体１０によ
り、書き込みを行うアドレスがアドレス信号１１６に、
書き込むデータ信号１１５に出力され信号１１０がオン
にされる。読み出しまたは書き込みの完了を表わす信号
１１２がオンとなると、プロセッサ本体１０により、ア
ドレス信号１１６および信号１１５への出力をやめ、信
号１１０がオフにされて書き込み動作を終了する。

次に、主メモリ２からの読み出しについて、キャッシュ
メモリ１１との関係において説明する。キャッシュメモ
リ１１は、アドレス信号１１６に出力されたアドレスが
保持されているかどうかをチェックし、保持されていれ
ば信号１２１をオンにする。リード／ライト制御回路１
４は、信号１１１がオンがかつ信号１２１がオンのと
き、キャッシュメモリ１１から読み出しを行うものと判
断して信号１１４をオンにしプロセッサ本体１０に読み
出しの完了を通知する。これと並行して、キャッシュメ
モリ制御回路１３は、信号１１１および信号１２１がオ
ンのとき、信号１１９をオンにし、該当するデータをキ
ャッシュメモリ１１から信号１１５に出力するように指
示する。プロセッサ本体１０はこの値を取り込んで読み
出しを終了する。

一方、キャッシュメモリ１１に該当するデータが保持さ
れていない場合には、信号１２１はオフとなる。信号１
１１がオンでかつ信号１２１がオフの場合、リード／ラ
イト制御回路１４は、プロセッサ外部からの読み出しを
行うために、リード信号１２５をオンにする。ＭＰＵ１
から出力されたアドレスは、ＭＭＵ９で変換されたシス
テムバス１００に送られる。主メモリ制御回路２１は、
アドレス信号１５９とリード信号１５５から読み出し要
求がなされたことを認識し、主メモリ記憶部２２から該
当するデータを読み出し、データ信号１５２に出力する
ように制御を行う。読み出しが完了すると、主メモリ制
御回路２１はＡＣＫ信号１５８をオンにしてＭＰＵ１に
知らせる。主メモリ制御回路２１はＲＭＡ信号と接続さ
れていないため、ＲＭＡ信号１２７はオフ、ＡＣＫ信号
１２８はオンとなる。ＡＣＫ信号１２８は、ＯＲゲート
１５を介してプロセッサ本体１０に接続されており、読
み出し完了が通知される。また、この時、キャッシュメ
モリ制御回路１３は信号１１９をオフにし、データ信号
１２２と信号１１５を接続するようにキャシッュメモリ
１１に指示し、読み出されたデータはプロセッサ本体１
０に転送される。さらにこの条件でかつＡＣＫ信号１２
８がオン、ＲＭＡ信号１２７がオフのとき、キャッシュ
メモリ制御回路１３は、信号１２０をオン、信号１１８
をオンにしてキャッシュメモリ１１に読み出したデータ
を記憶するように指示する。キャッシュメモリ１１は既
に記憶しているデータの一つを消去し、この読み出した
データとそのアドレスを記憶する。以後、このアドレス
への読み出し要求があると、キャッシュメモリ１１に記
憶されたデータが読み出される。

次に、主メモリ２に対する書き込みについて説明する。
信号１１０がオンになると、キャッシュメモリ制御回路
１３は、信号１１９をオフにし、キャッシュメモリ１１
に対して信号１１５と信号１２２を接続するように指示
する。この指示により書き込みデータがシステムバス１
００へ転送される。リード／ライト制御回路１４は、信
号１１０がオンになるとライト信号１２４をオンにし、
プロセッサ外部へ書き込みを指示し、また、アドレス信
号１１６上のアドレスは、ＭＭＵ９で変換されシステム
バス１００へ送られる。主メモリ制御回路２１は、アド
レス信号１５９およびライト信号１５４によって書き込
み要求がなされたことを認識すると、データ信号１５２
の値を該当するアドレスへ書き込むように主メモリ記憶
部２２の制御を行い、終了時にＡＣＫ信号１５８をオン
にする。これにより、ＡＣＫ信号１２８がオンになりＯ
Ｒゲート１５を介してプロセッサ本体１０に書き込みの
終了が通知される。

書き込み時にも、キャッシュメモリ１１には該当アドレ
スのデータが記憶されているかどうかのチェックが行わ
れ、その結果が信号１２１に出力される。ＡＣＫ信号１
２８がオン、ＲＭＡ信号１２７がオフ、信号１１０がオ
ンの状態になると、キャッシュメモリ制御回路１３はキ
ャッシュメモリ１１への書き込みを指示するが、信号１
２１がオンのときには信号１１８をオンおよび信号１２
０をオフにして、既に記憶されているアドレスおよびデ
ータのうちデータのみを書き換えるように指示し、ま
た、信号１２１がオフのときには信号１１８と信号１２
０をともにオンにし、既に記憶されているデータの一つ
を消去して書き込みアドレスとデータを記憶するように
指示する。

次に、メモリマップドＩ／Ｏ方式において、入出力制御
回路３内部の制御レジスタまたは状態レジスタの読み出
しの場合は、入出力制御回路３は、アドレス信号１３９
およびリード信号１３５からその要求を知ると、読み出
しデータをデータ信号１３２に出力し、ＡＣＫ信号１３
８とＲＭＡ信号１３７をオンにする。信号１１１がオ
ン、ＡＣＫ信号１２８およびＲＭＡ信号１２７がオンの
場合、キャッシュメモリ制御回路１３は信号１１８をオ
ンにしないためキャッシュメモリ１１への書き込みは行
われない。ところが、信号１２１がオフであるため、信
号１２２および信号１１５が接続されて、読み出された
データはプロセッサ本体１０に転送される。

また、入出力制御回路３内部の制御レジスタまたは状態
レジスタへの書き込みの場合、入出力制御回路３はアド
レス信号１３９およびライト信号１３４からその要求を
知ると、データ信号１３２の値を書き込み、ＡＣＫ信号
１３８およびＲＭＡ信号１３７をオンにする。信号１１
０がオン、ＡＣＫ信号１２８およびＲＭＡ信号１２７が
オンの場合、キャッシュメモリ制御回路１３は信号１１
８をオンにしないため、入出力制御回路３内部の制御レ
ジスタまたは状態レジスタのアドレスおよびデータがキ
ャッシュメモリ１１に書き込まれることはない。

入出力制御回路３内部の制御レジスタおよび状態レジス
タの読み出しまたは書き込みにおいて、キャッシュメモ
リ１１内にデータが記憶されているかどうかのチェック
が行われるが、データが記憶されていないため、信号１
２１はオフとなる。したがって、読み出し時には、常に
プロセッサ外部から読み出される。

従って、キャッシュメモリをバッファ記憶として設けて
もメモリマップＩ／Ｏ方式において、入出力の制御を矛
盾なく行うことができる。

次に、共有メモリ８に対する読み出しおよび書き込みに
ついて説明する。共有メモリ８は、ＭＰＵ１とＭＰＵＸ
とのメッセージ通信領域とＭＰＵＸで処理する命令およ
びデータを記憶する領域の２つの領域に分けられ、ＭＰ
Ｕ１からはメッセージ通信領域のみにアクセスが行われ
る。共有メモリ制御回路８１は、メッセージ通信領域か
らの読み出しおよび書き込みの場合、常にＲＭＡ信号１
４７をオンにするため、前述した入出力制御回路３内部
の制御レジスタおよび状態レジスタと同様にメッセージ
通信領域のデータもＭＰＵ１のキャッシュメモリ１１に
記憶されることはない。またＭＰＵＸもＭＰＵ１と同様
の構成であれば、ＭＰＵＸのキャッシュメモリへメッセ
ージ通信領域のデータが記憶されることはない。一方、
ＭＰＵＸのための命令およびデータを記憶する領域を読
み出しまたは書き込んだ場合、共有メモリ制御回路８１
はＲＭＡ信号１４７をオフにするため、ＭＰＵＸは、該
領域の値を自己のキャッシュメモリに書き込むことがで
き、ＭＰＵ１における主メモリ２と同様の処理を行う。

この制御は、共有メモリ制御回路８１内に、アドレスが
ＭＰＵ１の領域に属すかＭＰＵＸの領域に属すかを判定
する回路を設けることにより実現される。

従って、マルチプロセッサ方式において、キャッシュメ
モリをバッファ記憶として設けても、メッセージの交信
を矛盾なく行うことができる。

ここでは、２個のプロセッサによるマルチプロセッサ方
式の例を示したが、３個以上のプロセッサによる場合
も、同様の効果が得られることは容易に理解できる。

さて、第５図の各ブロックのうち主要なものの内部回路
を第６図〜第１０図を用いて説明する。

第６図はキャッシュメモリ１１の回路図であり、連想メ
モリ１６、カウンタ１７、ＡＮＤゲート１８およびスイ
ッチ１９から成る。連想メモリ１６は、アドレス、デー
タおよび有効ビットを記憶しており、アドレスチェック
を行う場合には、アドレス信号１１６と一致するアドレ
スを記憶しているエントリのデータおよび有効ビットを
それぞれ信号１６０および信号１２１に出力する。一致
するアドレスが無い場合、信号１２１はオフにされる。
また、信号１１７がオンにされると、連想メモリ１６の
すべての有効ビットがオフにされ、すべての記憶の無効
化が行われる。一方、信号１１８は連想メモリ１６への
書き込み信号であり、信号１２０がオフならばアドレス
信号１１６と一致するアドレスを有するエントリのデー
タフィールドに信号１１５の値を書き当該エントリの有
効ビットをオンにする。信号１２０がオンの場合には、
カウンタ１７によって示されるエントリにアドレス信号
１１６および信号１１５の値を書き込み有効ビットをオ
ンにする。この際、ＡＮＤゲート１８の出力がオンとな
りカウンタ１７の値は＋１される。すなわち、カウンタ
１７は、連想メモリ１６に既に記憶されているデータの
うち一つを新しいものに書き換える場合に、書き換える
べきエントリを示す働きをする。スイッチ１９は信号１
１９がオンのとき信号１６０と信号１１５を接続し、オ
フのとき信号１２２と信号１１５を接続する双方向性の
スイッチである。

第７図はバッファ記憶にデータの保持を禁止する手段を
有するキャッシュメモリ制御回路１３の回路図であり、
ＯＲゲート５１，５３，ＡＮＤゲート５２，５４および
ラッチ５５から成り、ＯＲゲート５１によって、キャッ
シュメモリ１１を無効化する信号１１７と、ＯＲゲート
５３およびＡＮＤゲート５２によってキャッシュメモリ
１１への書き込みを指示する信号１１８と、ＡＮＤゲー
ト５４によってキャッシュメモリ１１内のスイッチ１９
を制御する信号１１９とを発生させる。また、ラッチ５
５は信号１２１の値を保持し、連想メモリ１６へアドレ
スおよび有効ビットを書き込むことにより信号１２１の
値が変化することを防止する。

第８図はリード／ライト制御回路１４の回路図であり、
遅延回路５６、ＡＮＤゲート５７，５８および否定ゲー
ト５９より成り、キャッシュメモリ１１でアドレスのチ
ェックが行われ、信号１２１が確定するまでの間、遅延
回路５６により信号１２１を参照しないようにする。

第９図は検出手段を有する入出力制御回路３の回路図で
あり、デコーダ６０，ＡＮＤゲート６３，６５，６６、
ＯＲゲート６４、トライステートバッファ６８、オープ
ンエミッタバッファ６１，６２および状態レジスタ６７
から成り、デコーダ６０は、アドレス信号１３９をデコ
ードし、入出力制御回路３が選択されているかどうかの
判定と、どのレジスタが選択されているかを判定する。
選択されているレジスタが予め定めた特定領域に相当す
る状態レジスタであれば、ＲＭＡ信号１３７をオンにす
る。また、オープンエミッタバッファ６１は、ＲＭＡ信
号１３７のドライブを行い、オープンエミッタバッファ
６２は、ＡＣＫ信号１３８をドライブし、ＲＭＡ信号１
３７、ＡＣＫ信号１３８は、ワイアードＯＲされるた
め、オープンエミッタバッファ６１，６２でドライブす
る。状態レジスタ６７への書き込み時には、ＡＮＤゲー
ト６５の出力がオンとされて書き込みが行われ、また、
状態レジスタ６７の読み出し時には、ＡＮＤゲート６６
の出力がオンとされて、トライステートバッファ６８か
らデータ信号１３２への出力が行われる。状態レジスタ
６７の各ビットは入出力装置４からの信号によってオン
またはオフに変化する。

第１０図は検出手段を有する共有メモリ制御回路８１の
回路図であり、デコーダ６９，８０、オープンエミッタ
バッファ８６，８７、ＯＲゲート８３、ＡＮＤゲート８
４、タイミング制御回路８５から成る。デコーダ６９
は、共有メモリ８が選択されているかどうかの判定と、
共有メモリ記憶部８２へ送るアドレスの生成を行い、ま
たデコーダ８０は選択されているのが予め定められた特
定領域すなわちメッセージ通信領域かどうかの判定を行
う。特定領域であればＲＭＡ信号１４７をオンにする。
オープンエミッタバッファ８６，８７は、ＲＭＡ信号１
４７およびＡＣＫ信号１４８のドライブを行う。ＡＮＤ
ゲート８４の出力がオンとなるのは、共有メモリ８への
アクセス要求があったときのみである。また、タイミン
グ制御回路８５は共有メモリ記憶部８２のアクセスに必
要な制御信号と動作完了信号を生成する。

本実施例によれば、キャッシュメモリ１１とキャッシュ
メモリ制御回路１３を含むマイクロプロセッサ１におい
て、キャッシュメモリ１１にデータを書き込むことを禁
止するＲＭＡ信号がマイクロプロセッサ１内のキャッシ
ュメモリ制御回路１３に入力されるように構成されてお
り、例えば、特定領域を示す情報を禁止条件としてマイ
クロプロセッサ１と独立に構成できるため、汎用性のあ
るマイクロプロセッサを提供することができる。

ところで、第５図において、ＭＭＵ９内部にある仮想記
憶方式に用いられるアドレス変換テーブルは、ＭＰＵ１
からメモリマップドＩ／Ｏ方式によってアクセスが可能
である。

アドレス信号１１６の値がアドレス変換テーブルのアド
レスであり、リード信号１２５またはライト信号１２４
がオンのときには、アドレス変換は行われずアドレス変
換テーブルの読み出しまたは書き込みが行われる。この
場合にも、ＡＣＫ信号１２８およびＲＭＡ信号１２７が
オンにされる。

書き込みの場合には、さらにＰＵＲＧＥ信号１２６がオ
ンにされる。キャッシュメモリ制御回路１３はＰＵＲＧ
Ｅ信号１２６を受けると、信号１１７をオンにし、キャ
ッシュメモリ１１をすべて無効化する。

この無効化によって、キャッシュメモリ１１内の論理ア
ドレスのデータと実際のメモリ上の物理アドレスのデー
タとの対応関係がくずれるのを防止することができる。
例えば、論理アドレス１００番地のデータがキャッシュ
メモリ１１に記憶されているとする。このデータを読み
出したときにはアドレス変換により物理アドレス１００
０番地に対応していたものをアドレス変換テーブルを書
き換えて５００番地に対応するようにしたとすると、プ
ロセッサが１００番地を読み出すとキャッシュメモリ１
１にある物理アドレス１０００番地のデータが読み出さ
れてしまい矛盾が生じる。これを防ぐため、アドレス変
換テーブルが書き換えられた場合には、ＰＵＲＧＥ信号
を出して、キャッシュメモリ１１を無効化する。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、メモ
リマップドＩ／Ｏ方式、マルチプロセッサ方式等のよう
に、特定要因によって記憶内容が変化する特定領域を含
む記憶手段に対してプロセッサがアクセスするとき、特
定領域へのアクセスであればそのデータをバッファ記憶
に保持することを禁止することにより、アクセスしたデ
ータに矛盾が発生しないようにする。

これによって、例えば、一般の命令で入出力装置を制御
できるメモリマップドＩ／Ｏ方式、または、負荷分散を
ねらったマルチプロセッサ方式等の利点を生かしなが
ら、バッファ記憶を用いて全体を性能向上を図ることが
できるという効果が得られる。

さらに、キャッシュ・メモリへの書き込み禁止のための
制御信号の発生はアドレス変換機構の変換出力、すなわ
ち、共有メモリの入力で物理アドレスのアドレスを検出
して行うので、共有メモリの記憶容量増大等の設計変更
に際しても、制御信号の発生のためのアドレス検出も共
有メモリでの設計変更で対処可能となり、設計変更が共
有メモリのみで対処可能であると言う大きな利点を有す
る。

【図面の簡単な説明】

第１図は従来のメモリマップドＩ／Ｏ方式のシステムの
ブロック図であり、第２図は従来のメモリマップドＩ／
Ｏ方式のシステムのブロック図であり、第３図は共有メ
モリを有する従来のマルチプロセッサ方式のシステムの
ブロック図であり、第４図は共有メモリを有する従来の
マルチプロセッサ方式のシステムのブロック図であり、
第５図は本発明の一実施例を示す全体システム構成図で
あり、第６図は第５図で示すキャッシュメモリの回路図
であり、第７図は第５図で示すキャッシュメモリ制御回
路の回路図であり、第８図は第５図で示すリード／ライ
ト制御回路の回路図であり、第９図は第５図で示す入出
力制御回路の回路図であり、第１０図は第５図で示す共
有メモリ制御回路の回路図である。 １，７……マイクロプロセッサ（ＭＰＵ，ＭＰＵＸ）、
２，２′……主メモリ、３……入出力制御回路、４……
入出力装置、８……共有メモリ、９……メモリマネジメ
ントユニット（ＭＭＵ）、１０……プロセッサ本体、１
１……キャッシュメモリ、１３……キャッシュメモリ制
御回路、１４……リード／ライト制御回路、２１……主
メモリ制御回路、２２……主メモリ記憶部、８１……共
有メモリ制御回路、８２……共有メモリ記憶部、１００
……システムバス、１２７，１３７，１４７……ＲＭＡ
信号、１２８，１３８，１４８，１５８……ＡＣＫ信
号、１１６，１２９，１３９，１４９，１５９……アド
レス信号、１２２，１３２，１４２，１５２……データ
信号、１２４，１３４，１４４，１５４……ライト信
号、１２５，１３５，１４５，１５５，……リード信
号、１２６……ＰＵＲＧＥ信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−205885（ＪＰ，Ａ) 特開 昭56−3485（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】アドレス変換機構を介してメモリと接続さ
   れるプロセッサであって、 該プロセッサはキャッシュ・メモリを少なくとも含み、 上記アドレス変換機構により論理アドレスから物理アド
   レスに変換された上記プロセッサのアクセスアドレスが
   上記メモリに接続されたバスに伝達されることによって
   上記メモリと同一アドレス空間の特定領域がアクセスさ
   れる際に、該物理アドレスに変換された該アクセスアド
   レスに応答して制御信号を発生する信号発生手段を上記
   バスに接続せしめ、 上記信号発生手段から発生される上記制御信号に応答し
   て、上記プロセッサは上記アクセス時のデータの上記キ
   ャッシュ・メモリへの書き込みを禁止する如く構成され
   てなることを特徴とするプロセッサ。
2. 【請求項２】上記信号発生手段は上記バスに接続され、
   上記バス上の物理アドレスを監視して上記制御信号を発
   生する手段であることを特徴とする特許請求の範囲第１
   項に記載のプロセッサ。
3. 【請求項３】上記特定領域は上記プロセッサによってア
   クセスされるメモリマップド方式の入出力装置の領域で
   あることを特徴とする特許請求の範囲第１項または第２
   項に記載のプロセッサ。
4. 【請求項４】上記特定領域は上記バスを介して接続され
   る上記プロセッサと他のプロセッサとからなるマルチプ
   ロセッサのプロセッサ間メッセージ通信領域であること
   を特徴とする特許請求の範囲第１項または第２項に記載
   のプロセッサ。