JPH1091521A - 二重ディレクトリー仮想キャッシュ及びその制御方法 - Google Patents
二重ディレクトリー仮想キャッシュ及びその制御方法Info
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- JPH1091521A JPH1091521A JP8342315A JP34231596A JPH1091521A JP H1091521 A JPH1091521 A JP H1091521A JP 8342315 A JP8342315 A JP 8342315A JP 34231596 A JP34231596 A JP 34231596A JP H1091521 A JPH1091521 A JP H1091521A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、アドレス変換動作を行うことな
く、仮想アドレスを使用して直接アクセスすることを可
能にした二重ディレクトリー仮想キャッシュ及びその制
御方法に関する。 【解決手段】 マイクロプロセッサの要請により仮想ア
ドレスによりアクセスされるキャッシュメモリにおい
て、上記キャッシュメモリのキャッシュラインにデータ
を貯蔵するデータメモリ；仮想アドレスタグを貯蔵し
て、上記データメモリと並列にマイクロプロセッサの要
請によりアクセスされる仮想タグメモリ：物理的アドレ
スタグにより上記仮想アドレスを物理的アドレスに変換
させるアドレス変換手段及びバスモニタリングロジック
回路に連結され物理的アドレスタグを貯蔵する物理的タ
グメモリ：上記仮想アドレスタグを上記物理的アドレス
タグと関連させるポインターを包含するキャッシュメモ
リ。
く、仮想アドレスを使用して直接アクセスすることを可
能にした二重ディレクトリー仮想キャッシュ及びその制
御方法に関する。 【解決手段】 マイクロプロセッサの要請により仮想ア
ドレスによりアクセスされるキャッシュメモリにおい
て、上記キャッシュメモリのキャッシュラインにデータ
を貯蔵するデータメモリ；仮想アドレスタグを貯蔵し
て、上記データメモリと並列にマイクロプロセッサの要
請によりアクセスされる仮想タグメモリ：物理的アドレ
スタグにより上記仮想アドレスを物理的アドレスに変換
させるアドレス変換手段及びバスモニタリングロジック
回路に連結され物理的アドレスタグを貯蔵する物理的タ
グメモリ：上記仮想アドレスタグを上記物理的アドレス
タグと関連させるポインターを包含するキャッシュメモ
リ。
Description
【０００１】
【発明の属する技術分野】本発明はアドレス変換動作を
行なうことなく、仮想アドレスを使用して直接アクセス
することを可能にした二重ディレクトリー仮想キャッシ
ュ及びその制御方法に関する。
行なうことなく、仮想アドレスを使用して直接アクセス
することを可能にした二重ディレクトリー仮想キャッシ
ュ及びその制御方法に関する。
【０００２】
【従来の技術】一般に、マイクロプロセッサの遂行能力
を向上させる手段としてキャッシュシステムが使用され
ている。特に仮想アドレスを物理的アドレスに変換して
変換された物理的アドレスを使用してキャッシュをアク
セスすることに要求される時間を減少させることにあっ
て仮想キャッシュの重要性が漸次増加されている。この
ような仮想キャッシュは高性能システム、特に、高性能
マイクロプロセッサで内部貯蔵装置として使用されるこ
とができる。
を向上させる手段としてキャッシュシステムが使用され
ている。特に仮想アドレスを物理的アドレスに変換して
変換された物理的アドレスを使用してキャッシュをアク
セスすることに要求される時間を減少させることにあっ
て仮想キャッシュの重要性が漸次増加されている。この
ような仮想キャッシュは高性能システム、特に、高性能
マイクロプロセッサで内部貯蔵装置として使用されるこ
とができる。
【０００３】一般に、キャッシュはマイクロプロセッサ
の性能を向上させ、特に、データ貯蔵装置の効率を増加
させるために使用される仮想キャッシュとして、この仮
想アドレスは内部で使用される反面外部メモリをアクセ
スするためには物理的アドレスに変換されなければなら
ない。また、変換された物理的アドレスを使用して内部
及び外部キャッシュがアクセスされられる。
の性能を向上させ、特に、データ貯蔵装置の効率を増加
させるために使用される仮想キャッシュとして、この仮
想アドレスは内部で使用される反面外部メモリをアクセ
スするためには物理的アドレスに変換されなければなら
ない。また、変換された物理的アドレスを使用して内部
及び外部キャッシュがアクセスされられる。
【０００４】一般に、外部キャッシュは物理的アドレス
を通じてアクセスされるようになっている。しかし、物
理的アドレスを使用して内部キャッシュをアクセスしな
ければならない場合、アドレス変換動作が遂行されなけ
ればならないがこれは結局アクセス時間を増加させるこ
とになる。
を通じてアクセスされるようになっている。しかし、物
理的アドレスを使用して内部キャッシュをアクセスしな
ければならない場合、アドレス変換動作が遂行されなけ
ればならないがこれは結局アクセス時間を増加させるこ
とになる。
【０００５】このような問題点を解決するために仮想ア
ドレスを使用して直接内部キャッシュをアクセスできる
仮想キャッシュが使用されている。このような仮想キャ
ッシュにあって、内部データ同一性（ｃｏｎｓｉｓｔｅ
ｎｃｙ）が保障されなければならないし、内部キャッシ
ュは外部キャッシュまたメモリの変化に従って外側から
監視しなければならない。
ドレスを使用して直接内部キャッシュをアクセスできる
仮想キャッシュが使用されている。このような仮想キャ
ッシュにあって、内部データ同一性（ｃｏｎｓｉｓｔｅ
ｎｃｙ）が保障されなければならないし、内部キャッシ
ュは外部キャッシュまたメモリの変化に従って外側から
監視しなければならない。
【０００６】図１に従来のマイクロプロセッサシステム
の構成図が図示されている。図面のように従来のマイク
ロプロセッサシステムは性能向上のために内部キャッシ
ュ（１）及び外部キャッシュ（２）をもつ２−レベルキ
ャッシュシステムを使用している。外部キャッシュ
（２）が使用される場合、外部メモリは相対的に高容
量、ローコストであるが内部キャッシュ（１）に比べ長
いアクセス時間をもつことになる。内部キャッシュ
（１）が使用される場合、内部メモリは高価であるがマ
イクロプロセッサの高速動作を可能にする高速動作を遂
行する。
の構成図が図示されている。図面のように従来のマイク
ロプロセッサシステムは性能向上のために内部キャッシ
ュ（１）及び外部キャッシュ（２）をもつ２−レベルキ
ャッシュシステムを使用している。外部キャッシュ
（２）が使用される場合、外部メモリは相対的に高容
量、ローコストであるが内部キャッシュ（１）に比べ長
いアクセス時間をもつことになる。内部キャッシュ
（１）が使用される場合、内部メモリは高価であるがマ
イクロプロセッサの高速動作を可能にする高速動作を遂
行する。
【０００７】図２は図１のプロセッサを使用したマルチ
プロセッサの一例を図示している。図面のように、マル
チプロセッサシステムはバスマスターの他のプロセッサ
の動作もまた考慮しなければならない。これを遂行する
ためにマルチプロセッサシステムは外部バス上のモニタ
リング動作を要求するがこれをバススヌーピング（ｂｕ
ｓｓｎｏｏｐｉｎｇ）または簡単にスヌーピングと称す
る。このスヌーピングはマルチプロセッサシステムでデ
ータ同一性にあってとても重要である。
プロセッサの一例を図示している。図面のように、マル
チプロセッサシステムはバスマスターの他のプロセッサ
の動作もまた考慮しなければならない。これを遂行する
ためにマルチプロセッサシステムは外部バス上のモニタ
リング動作を要求するがこれをバススヌーピング（ｂｕ
ｓｓｎｏｏｐｉｎｇ）または簡単にスヌーピングと称す
る。このスヌーピングはマルチプロセッサシステムでデ
ータ同一性にあってとても重要である。
【０００８】図３は内部キャッシュのような仮想キャッ
シュを使用するプロセッサで仮想アドレス及び物理的ア
ドレスを使用する仮想キャッシュアクセスの概念図であ
り、図面のように仮想メモリを使用することになる。仮
想アドレス（ＶＡ）を物理的アドレス（ＰＡ）に変換し
て変換された物理的アドレスを使用して内部キャッシュ
をアクセスする時間と比較する時、仮想アドレス（Ｖ
Ａ）を使用して直接内部キャッシュをアクセスする時間
が著しく減少する。
シュを使用するプロセッサで仮想アドレス及び物理的ア
ドレスを使用する仮想キャッシュアクセスの概念図であ
り、図面のように仮想メモリを使用することになる。仮
想アドレス（ＶＡ）を物理的アドレス（ＰＡ）に変換し
て変換された物理的アドレスを使用して内部キャッシュ
をアクセスする時間と比較する時、仮想アドレス（Ｖ
Ａ）を使用して直接内部キャッシュをアクセスする時間
が著しく減少する。
【０００９】しかし、仮想アドレスを使用して直接内部
キャッシュをアクセスする場合、外部バス上では物理的
アドレス（ＰＡ）により動作がなることによりバススヌ
ーピングが発生してシステム内のアクセス時間が増加す
る問題点が発生になる。
キャッシュをアクセスする場合、外部バス上では物理的
アドレス（ＰＡ）により動作がなることによりバススヌ
ーピングが発生してシステム内のアクセス時間が増加す
る問題点が発生になる。
【００１０】
【発明が解決しようとする課題】上記問題点を解決する
ために案出した本発明は関連システムの物理的キャッシ
ュ使用を許容しながらマイクロアクセス時間を減少させ
てプロセッサの性能を増加させられる二重ディレクトリ
ー仮想キャッシュ及びその制御方法を提供することにそ
の目的がある。
ために案出した本発明は関連システムの物理的キャッシ
ュ使用を許容しながらマイクロアクセス時間を減少させ
てプロセッサの性能を増加させられる二重ディレクトリ
ー仮想キャッシュ及びその制御方法を提供することにそ
の目的がある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の二重ディレクトリー仮想キャッシュはプロセ
ッサの要請により仮想アドレスによりアクセスされるキ
ャッシュメモリにおいて、上記キャッシュメモリのキャ
ッシュラインにデータを貯蔵するデータメモリ； 仮想
アドレスタグを貯蔵して、上記データメモリと並列にマ
イクロプロセッサの要請によりアクセスされる仮想タグ
メモリ； 物理的アドレスタグにより上記仮想アドレス
を物理的アドレスに変換させるアドレス変換手段及びバ
スモニタリングロジック回路に連結され物理的アドレス
タグを貯蔵する物理的タグメモリ； 上記仮想アドレス
タグを上記物理的アドレスタグと関連させるポインター
を包含する。
の本発明の二重ディレクトリー仮想キャッシュはプロセ
ッサの要請により仮想アドレスによりアクセスされるキ
ャッシュメモリにおいて、上記キャッシュメモリのキャ
ッシュラインにデータを貯蔵するデータメモリ； 仮想
アドレスタグを貯蔵して、上記データメモリと並列にマ
イクロプロセッサの要請によりアクセスされる仮想タグ
メモリ； 物理的アドレスタグにより上記仮想アドレス
を物理的アドレスに変換させるアドレス変換手段及びバ
スモニタリングロジック回路に連結され物理的アドレス
タグを貯蔵する物理的タグメモリ； 上記仮想アドレス
タグを上記物理的アドレスタグと関連させるポインター
を包含する。
【００１２】プロセッサの要請によりキャッシュメモリ
を仮想アドレスにアクセスする方法において、上記キャ
ッシュメモリのキャッシュラインにデータを貯蔵するた
めのデータメモリを提供する段階；仮想アドレスタグを
貯蔵して上記データメモリと並列にマイクロプロセッサ
の要請によりアクセスされる仮想タグメモリを提供する
段階；物理的アドレスタグにより上記仮想アドレスを物
理的アドレスに変換させるアドレス変換手段及びバスモ
ニタリングロジック回路に連結され物理的アドレスタグ
を貯蔵するための物理的タグメモリを提供する段階；上
記仮想アドレスタグを上記物理的アドレスタグと連開さ
せるポインターを提供する段階を包含する。
を仮想アドレスにアクセスする方法において、上記キャ
ッシュメモリのキャッシュラインにデータを貯蔵するた
めのデータメモリを提供する段階；仮想アドレスタグを
貯蔵して上記データメモリと並列にマイクロプロセッサ
の要請によりアクセスされる仮想タグメモリを提供する
段階；物理的アドレスタグにより上記仮想アドレスを物
理的アドレスに変換させるアドレス変換手段及びバスモ
ニタリングロジック回路に連結され物理的アドレスタグ
を貯蔵するための物理的タグメモリを提供する段階；上
記仮想アドレスタグを上記物理的アドレスタグと連開さ
せるポインターを提供する段階を包含する。
【００１３】そして、バスモニタリングロジック回路を
具備したマイクロプロセッサからの要請に応答して仮想
アドレスにキャッシュメモリをアクセスする方法におい
て、上記仮想アドレスに該当する仮想タグが第１メモリ
に貯蔵されているかを検査してヒット信号またミス信号
を発生する段階； ヒット信号が発生した場合、データ
を貯蔵する上記第２メモリ内のキャッシュラインの状態
を決定する段階；上記キャッシュラインの状態が有効の
場合、リード又はライト動作を遂行する段階；上記キャ
ッシュラインの状態が無効の場合、仮想アドレスを物理
的アドレスに変換する段階； 物理的アドレスに該当す
る物理的タグが第３メモリ内に貯蔵されているかを決定
する段階； 上記第３メモリ内に該当物理的タグが存在
すれば上記物理的タグの状態ビットを上記第１メモリに
複写してリード又はライト動作を遂行する段階；上記第
３メモリ内に該当物理的アドレスが存在しない場合、又
は、ミス信号が発生した場合、上記第１メモリ内で代替
されるエントリを選択する段階：上記第１メモリ内で代
替されるエントリと相応するエントリが上記第３メモリ
内に存在するかを決定する段階； 及び、上記第３メモ
リ内に該当エントリが存在すれば外部メモリから新たな
キャッシュラインを読み込み、リード又はライト動作す
る段階； 上記第３メモリ内に代替されるエントリが存
在していなければ、代替される他のエントリを上記第３
メモリで再選択し、上記再選択したエントリにより上記
第１メモリ内で代替される該当エントリを選択して外部
メモリから新たなキャッシュラインを読み込み、リード
又はライト動作を遂行する段階を包含してなる。
具備したマイクロプロセッサからの要請に応答して仮想
アドレスにキャッシュメモリをアクセスする方法におい
て、上記仮想アドレスに該当する仮想タグが第１メモリ
に貯蔵されているかを検査してヒット信号またミス信号
を発生する段階； ヒット信号が発生した場合、データ
を貯蔵する上記第２メモリ内のキャッシュラインの状態
を決定する段階；上記キャッシュラインの状態が有効の
場合、リード又はライト動作を遂行する段階；上記キャ
ッシュラインの状態が無効の場合、仮想アドレスを物理
的アドレスに変換する段階； 物理的アドレスに該当す
る物理的タグが第３メモリ内に貯蔵されているかを決定
する段階； 上記第３メモリ内に該当物理的タグが存在
すれば上記物理的タグの状態ビットを上記第１メモリに
複写してリード又はライト動作を遂行する段階；上記第
３メモリ内に該当物理的アドレスが存在しない場合、又
は、ミス信号が発生した場合、上記第１メモリ内で代替
されるエントリを選択する段階：上記第１メモリ内で代
替されるエントリと相応するエントリが上記第３メモリ
内に存在するかを決定する段階； 及び、上記第３メモ
リ内に該当エントリが存在すれば外部メモリから新たな
キャッシュラインを読み込み、リード又はライト動作す
る段階； 上記第３メモリ内に代替されるエントリが存
在していなければ、代替される他のエントリを上記第３
メモリで再選択し、上記再選択したエントリにより上記
第１メモリ内で代替される該当エントリを選択して外部
メモリから新たなキャッシュラインを読み込み、リード
又はライト動作を遂行する段階を包含してなる。
【００１４】
【発明の実施の形態】以下、添付した図４乃至図６を参
照して本発明を詳細に説明すると次の通りである。先
に、図４は本発明による二重ディレクトリー仮想キャッ
シュの構成図である。図面のように、本発明による内部
キャッシュは大きく３個に区分されられる。即ち、本発
明による内部キャッシュは物理的タグメモリ（以下、Ｐ
−タグメモリという）（４１）、仮想タグメモリ（以
下、Ｖ−タグメモリという）（４２）及びデータメモリ
（４３）で構成されている。
照して本発明を詳細に説明すると次の通りである。先
に、図４は本発明による二重ディレクトリー仮想キャッ
シュの構成図である。図面のように、本発明による内部
キャッシュは大きく３個に区分されられる。即ち、本発
明による内部キャッシュは物理的タグメモリ（以下、Ｐ
−タグメモリという）（４１）、仮想タグメモリ（以
下、Ｖ−タグメモリという）（４２）及びデータメモリ
（４３）で構成されている。
【００１５】通常、ＣＰＵは仮想アドレスを使用してＶ
−タグメモリ（４２）をアクセスして、バススヌーピン
グ動作を遂行するために、ＣＰＵ内のバスモニタリング
ロジックは物理的アドレスを使用してＰ−タグメモリ
（４１）をアクセスする。利用可能な実際データをもつ
メモリ（４３）はＶ−タグメモリ（４２）と並列に仮想
アドレスを通じてＣＰＵによりアクセスされる。
−タグメモリ（４２）をアクセスして、バススヌーピン
グ動作を遂行するために、ＣＰＵ内のバスモニタリング
ロジックは物理的アドレスを使用してＰ−タグメモリ
（４１）をアクセスする。利用可能な実際データをもつ
メモリ（４３）はＶ−タグメモリ（４２）と並列に仮想
アドレスを通じてＣＰＵによりアクセスされる。
【００１６】バススヌーピングをする担当するＰ−タグ
メモリ（４１）は内部キャッシュ内のアドレスとバス上
のアドレスを可能な限り早く比較してデータをアクセス
する。ＣＰＵに迅速に応答するためにＶ−タグメモリ
（４２）はデータメモリ（４３）と共にＣＰＵによりア
クセスされる。
メモリ（４１）は内部キャッシュ内のアドレスとバス上
のアドレスを可能な限り早く比較してデータをアクセス
する。ＣＰＵに迅速に応答するためにＶ−タグメモリ
（４２）はデータメモリ（４３）と共にＣＰＵによりア
クセスされる。
【００１７】Ｐ−タグメモリ（４１）はＰ−タグメモリ
（４３）内の各ラインについてのタグをもつ（キャッシ
ュラインはキャッシュとメモリ間で一度に伝送できるデ
ータの大きさを有し、タグはキャッシュデータがアドレ
スに該当するか否かを示すデータであり、普通上位アド
レスに該当する。）各タグはデータメモリ（４３）にあ
るデータと唯一に対応可能するようにする情報をもって
いる。Ｐ−タグメモリ（４１）はデータメモリ（４３）
についてのポインター（ｐｏｉｎｔｅｒ）テーブルで構
成されるからＶ−タグメモリ（４２）とデータメモリ
（４３）とは同一な連関性（ａｓｓｏｃｉａｔｉｖｉｔ
ｙ）をもたなければならないという必要はない。
（４３）内の各ラインについてのタグをもつ（キャッシ
ュラインはキャッシュとメモリ間で一度に伝送できるデ
ータの大きさを有し、タグはキャッシュデータがアドレ
スに該当するか否かを示すデータであり、普通上位アド
レスに該当する。）各タグはデータメモリ（４３）にあ
るデータと唯一に対応可能するようにする情報をもって
いる。Ｐ−タグメモリ（４１）はデータメモリ（４３）
についてのポインター（ｐｏｉｎｔｅｒ）テーブルで構
成されるからＶ−タグメモリ（４２）とデータメモリ
（４３）とは同一な連関性（ａｓｓｏｃｉａｔｉｖｉｔ
ｙ）をもたなければならないという必要はない。
【００１８】キャッシュの各ラインについてのデータの
ツルーステート（ｔｒｕｅ ｓｔａｔｅ）はＰ−タグメ
モリ（４１）で維持される。Ｖ−タグメモリ（４２）
も、又、各ラインについて若干の情報を維持する。しか
し、有効データがＶ−タグメモリ（４２）では無効（ｉ
ｎｖａｌｉｄ）であると表示されることもできる。これ
は特定な事件、即ち文脈交換（ｔａｓｋｓｗｉｔｃｈ）
やページテーブルを変換させる事件が生じる場合Ｖ−タ
グ項目を無効にしなければならないからである。これは
仮想で物理的に住所マッピング（ｍａｐｐｉｎｇ）関係
が無効になることを意味しプロセッサがデータをアクセ
スする以前に検証過程を経なければならない。
ツルーステート（ｔｒｕｅ ｓｔａｔｅ）はＰ−タグメ
モリ（４１）で維持される。Ｖ−タグメモリ（４２）
も、又、各ラインについて若干の情報を維持する。しか
し、有効データがＶ−タグメモリ（４２）では無効（ｉ
ｎｖａｌｉｄ）であると表示されることもできる。これ
は特定な事件、即ち文脈交換（ｔａｓｋｓｗｉｔｃｈ）
やページテーブルを変換させる事件が生じる場合Ｖ−タ
グ項目を無効にしなければならないからである。これは
仮想で物理的に住所マッピング（ｍａｐｐｉｎｇ）関係
が無効になることを意味しプロセッサがデータをアクセ
スする以前に検証過程を経なければならない。
【００１９】従って、Ｖ−タグメモリ（４２）では２種
類のミスが発生することになるがその一つはデータが存
在しないことから発生する“ｎｏ ｍａｔｃｈｍｉｓ
ｓ”で、他の一つはデータが有効であるが、仮想アドレ
スを新たにマッピングさせなければならない“無効ミス
（ｉｎｖａｌｉｄｍｉｓｓ）”である。各々のタグメモ
リ（４１及び４２）は仮想アドレスを物理的アドレスと
連結させるポインター情報を持っている。
類のミスが発生することになるがその一つはデータが存
在しないことから発生する“ｎｏ ｍａｔｃｈｍｉｓ
ｓ”で、他の一つはデータが有効であるが、仮想アドレ
スを新たにマッピングさせなければならない“無効ミス
（ｉｎｖａｌｉｄｍｉｓｓ）”である。各々のタグメモ
リ（４１及び４２）は仮想アドレスを物理的アドレスと
連結させるポインター情報を持っている。
【００２０】本発明によるＣＰＵはＶ−タグメモリ（４
２）及びデータメモリ（４３）にアクセスを要請する。
この時、無効ミスが発生すれば、仮想アドレスから物理
的アドレスへのアドレス変換が発生する。変換した物理
的アドレスはＰ−タグメモリ（４１）に貯蔵される。デ
ータメモリ（４３）内に該当データがあると判明されれ
ば、Ｐ−タグメモリ（４１）内の状態情報はＶ−タグメ
モリ（４２）内の特定位置に複写される。上記のように
することにより、無効ミスがヒット（ｈｉｔ）のように
処理される。
２）及びデータメモリ（４３）にアクセスを要請する。
この時、無効ミスが発生すれば、仮想アドレスから物理
的アドレスへのアドレス変換が発生する。変換した物理
的アドレスはＰ−タグメモリ（４１）に貯蔵される。デ
ータメモリ（４３）内に該当データがあると判明されれ
ば、Ｐ−タグメモリ（４１）内の状態情報はＶ−タグメ
モリ（４２）内の特定位置に複写される。上記のように
することにより、無効ミスがヒット（ｈｉｔ）のように
処理される。
【００２１】ノーマッチが発生すると、物理的アドレス
がアドレス変換により得られ、ｃｐｕはそれが、Ｐ−タ
グメモリ（４１）にあるか否かを検査する。Ｐ−タグメ
モリ（４１）内に物理的アドレスが存在していなければ
ｃｐｕは、新しい項目を選択し、前の項目を新しく選択
した項目で置換し、外部メモリから新しいデータをコー
ルした後タグメモリ（４１）及び（４２）を更新する。
がアドレス変換により得られ、ｃｐｕはそれが、Ｐ−タ
グメモリ（４１）にあるか否かを検査する。Ｐ−タグメ
モリ（４１）内に物理的アドレスが存在していなければ
ｃｐｕは、新しい項目を選択し、前の項目を新しく選択
した項目で置換し、外部メモリから新しいデータをコー
ルした後タグメモリ（４１）及び（４２）を更新する。
【００２２】スヌーピング（モニタリング）ロジック回
路はバス上のすべてのアドレスをＰ−タグメモリ（４
１）と比較してＰ−タグメモリ（４１）に該当するアド
レスがある場合、次のような多様な事件がスヌーピング
ロジックで発生できる。 １）データを無効にして、Ｐ−タグメモリ（４１）及び
Ｖ−タグメモリ（４２）内の項目を無効にする。
路はバス上のすべてのアドレスをＰ−タグメモリ（４
１）と比較してＰ−タグメモリ（４１）に該当するアド
レスがある場合、次のような多様な事件がスヌーピング
ロジックで発生できる。 １）データを無効にして、Ｐ−タグメモリ（４１）及び
Ｖ−タグメモリ（４２）内の項目を無効にする。
【００２３】２）データを外部に駆動しなければならな
い場合、Ｐ−タグメモリ（４１）のポインターを使用し
てデータを外部に駆動して必要な場合キャッシュライン
の状態をその駆動と関連されるように変化させる。 ３）外部バスのデータを読み込んだキャッシュラインの
状態を変化させながらデータメモリを更新する。
い場合、Ｐ−タグメモリ（４１）のポインターを使用し
てデータを外部に駆動して必要な場合キャッシュライン
の状態をその駆動と関連されるように変化させる。 ３）外部バスのデータを読み込んだキャッシュラインの
状態を変化させながらデータメモリを更新する。
【００２４】本発明による二重ディレクトリ仮想キャッ
シュを図５及び図６を通じて詳細に説明する。はじめ
に、図５はプロセッサの要請に応答して動作する本発明
の二重ディレクトリ仮想キャッシュを説明している。
シュを図５及び図６を通じて詳細に説明する。はじめ
に、図５はプロセッサの要請に応答して動作する本発明
の二重ディレクトリ仮想キャッシュを説明している。
【００２５】ｃｐｕはＶ−タグメモリ（４２）に仮想ア
ドレスが貯蔵されているかを検査する。即ち仮想アドレ
スを使用してヒット／ミスが検査される（段階５１）。
ｃｐｕからの要請に該当する仮想アドレスがＶ−タグメ
モリに貯蔵されていれば、ヒット信号が発生されて該当
キャッシュラインの状態が検査される（段階５２）。キ
ャッシュラインの状態が有効であれば、従来のリード又
はライト動作がｃｐｕの要請により遂行される（段階５
６乃至６０）。キャッシュラインの状態が無効であれ
ば、仮想アドレスはＴＬＢ（ｔｒａｎｓｌａｔｉｏｎ
ｌｏｏｋ−ａｓｉｄｅ ｂｕｆｆｅｒ）により物理的ア
ドレスに変換されて（段階５３）、変換した物理的アド
レスはＰ−タグメモリで検査される（段階５４）。Ｐ−
タグメモリに該当する物理的タグが存在すれば、該当Ｐ
−タグが表示する状態情報がＶ−タグエントリに複写さ
れ（段階５５）、上記のリード又はライト動作が遂行さ
れる（段階５６）。
ドレスが貯蔵されているかを検査する。即ち仮想アドレ
スを使用してヒット／ミスが検査される（段階５１）。
ｃｐｕからの要請に該当する仮想アドレスがＶ−タグメ
モリに貯蔵されていれば、ヒット信号が発生されて該当
キャッシュラインの状態が検査される（段階５２）。キ
ャッシュラインの状態が有効であれば、従来のリード又
はライト動作がｃｐｕの要請により遂行される（段階５
６乃至６０）。キャッシュラインの状態が無効であれ
ば、仮想アドレスはＴＬＢ（ｔｒａｎｓｌａｔｉｏｎ
ｌｏｏｋ−ａｓｉｄｅ ｂｕｆｆｅｒ）により物理的ア
ドレスに変換されて（段階５３）、変換した物理的アド
レスはＰ−タグメモリで検査される（段階５４）。Ｐ−
タグメモリに該当する物理的タグが存在すれば、該当Ｐ
−タグが表示する状態情報がＶ−タグエントリに複写さ
れ（段階５５）、上記のリード又はライト動作が遂行さ
れる（段階５６）。
【００２６】Ｐ−タグメモリに該当する物理的タグが存
在しなかったり（段階５４）、ミス信号が発生すれば
（段階５１）、ｃｐｕはＶ−タグメモリで代替されるエ
ントリを選択し（段階６１）、Ｐ−タグメモリ内に該当
エントリ（ポインターと関連された）が存在するかを決
定する（段階６２）。Ｐ−タグメモリ内に該当エントリ
が存在すれば、ｃｐｕはキャッシュラインが無効である
か、キャッシュラインが変更されたかを検査する（段階
６５）。キャッシュラインが無効でありすでに変更され
たことなら、ｃｐｕは該当キャッシュラインを外部メモ
リに記録（ｗｒｉｔｅ）する（段階６６）。
在しなかったり（段階５４）、ミス信号が発生すれば
（段階５１）、ｃｐｕはＶ−タグメモリで代替されるエ
ントリを選択し（段階６１）、Ｐ−タグメモリ内に該当
エントリ（ポインターと関連された）が存在するかを決
定する（段階６２）。Ｐ−タグメモリ内に該当エントリ
が存在すれば、ｃｐｕはキャッシュラインが無効である
か、キャッシュラインが変更されたかを検査する（段階
６５）。キャッシュラインが無効でありすでに変更され
たことなら、ｃｐｕは該当キャッシュラインを外部メモ
リに記録（ｗｒｉｔｅ）する（段階６６）。
【００２７】Ｐ−タグメモリに該当エントリが存在して
いなければｃｐｕは代替されるエントリをＰ−タグメモ
リで再び選択し（段階６３）、選択したＰ−タグエント
リと相応するＶ−タグエントリをＶ−タグメモリで選択
して（段階６４）、選択したＶ−タグエントリについて
上記段階（６５及び６６）を遂行する。このようにし
て、ｃｐｕは外部データを使用してＶ−タグ及びＰ−タ
グメモリを更新し、リード、ライト動作を遂行する（段
階５６乃至６０）。
いなければｃｐｕは代替されるエントリをＰ−タグメモ
リで再び選択し（段階６３）、選択したＰ−タグエント
リと相応するＶ−タグエントリをＶ−タグメモリで選択
して（段階６４）、選択したＶ−タグエントリについて
上記段階（６５及び６６）を遂行する。このようにし
て、ｃｐｕは外部データを使用してＶ−タグ及びＰ−タ
グメモリを更新し、リード、ライト動作を遂行する（段
階５６乃至６０）。
【００２８】図６はバスモニタリングロジック回路の要
請に応答して動作する本発明の二重ディレクトリー仮想
キャッシュを説明している。図面のように、バスモニタ
リングロジック回路は入力された物理的アドレスに該当
するタグがＰ−タグメモリに存在するかを検査する（段
階８１）。該当タグが存在するなら、バスモニタリング
ロジック回路はバス動作を検査する（段階８２）。
請に応答して動作する本発明の二重ディレクトリー仮想
キャッシュを説明している。図面のように、バスモニタ
リングロジック回路は入力された物理的アドレスに該当
するタグがＰ−タグメモリに存在するかを検査する（段
階８１）。該当タグが存在するなら、バスモニタリング
ロジック回路はバス動作を検査する（段階８２）。
【００２９】リード動作の場合、無効（ｉｎｖａｌｉ
ｄ；Ｉ），変更（ｍｏｄｉｆｉｃａｔｉｏｎ：Ｍ）及び
共有（ｓｈａｒｅ：Ｓ）のようなキャッシュラインの状
態によりキャッシュメモリに貯蔵されたデータが外部バ
スに提供され、一般のモニタリングロジック回路により
キャッシュメモリのリード動作が遂行されるとき提供さ
れたキャッシュラインの状態が変えられる。即ち、要請
されたキャッシュラインの状態が変更（Ｍ）なら、デー
タは外部メモリに書かれて要請したキャッシュラインの
状態は共有（Ｓ）になる（段階８５及び８６）。
ｄ；Ｉ），変更（ｍｏｄｉｆｉｃａｔｉｏｎ：Ｍ）及び
共有（ｓｈａｒｅ：Ｓ）のようなキャッシュラインの状
態によりキャッシュメモリに貯蔵されたデータが外部バ
スに提供され、一般のモニタリングロジック回路により
キャッシュメモリのリード動作が遂行されるとき提供さ
れたキャッシュラインの状態が変えられる。即ち、要請
されたキャッシュラインの状態が変更（Ｍ）なら、デー
タは外部メモリに書かれて要請したキャッシュラインの
状態は共有（Ｓ）になる（段階８５及び８６）。
【００３０】ライト動作の場合、キャッシュメモリに貯
蔵されたデータは無効でなければならない。しかし、キ
ャッシュラインの状態によりライトバック（ｗｒｉｔｅ
−ｂａｃｋ）動作が遂行されられる（段階８３）。特
に、キャッシュラインの状態が変更（Ｍ）状態の場合、
該当データは外部メモリにライトバックされ、変更
（Ｍ）状態が更新された情報を持つからその状態は無効
（Ｉ）状態に変化になる。
蔵されたデータは無効でなければならない。しかし、キ
ャッシュラインの状態によりライトバック（ｗｒｉｔｅ
−ｂａｃｋ）動作が遂行されられる（段階８３）。特
に、キャッシュラインの状態が変更（Ｍ）状態の場合、
該当データは外部メモリにライトバックされ、変更
（Ｍ）状態が更新された情報を持つからその状態は無効
（Ｉ）状態に変化になる。
【００３１】更に、Ｐ−タグメモリ内のエントリが無効
状態になる時、Ｖ−タグメモリ内の該当エントリも又Ｐ
−タグポインターを用いて無効（Ｉ）状態に変更しなけ
ればならない。
状態になる時、Ｖ−タグメモリ内の該当エントリも又Ｐ
−タグポインターを用いて無効（Ｉ）状態に変更しなけ
ればならない。
【００３２】
【発明の効果】上記のような本発明は内部キャッシュメ
モリに物理的アドレスタグメモリをもつ仮想アドレスタ
グメモリを提供することによりアドレス変換の所要時間
を最小化してマイクロプロセッサの性能を向上させる。
本発明は例示的に説明されたが、添付の請求範囲のよう
に本発明の分野及び精神に逸脱なしに通常の知識を持つ
者により変更、付加及び代替が可能である。
モリに物理的アドレスタグメモリをもつ仮想アドレスタ
グメモリを提供することによりアドレス変換の所要時間
を最小化してマイクロプロセッサの性能を向上させる。
本発明は例示的に説明されたが、添付の請求範囲のよう
に本発明の分野及び精神に逸脱なしに通常の知識を持つ
者により変更、付加及び代替が可能である。
【図面の簡単な説明】
【図１】従来のマイクロプロセッサシステムの構成図で
ある。
ある。
【図２】図１のプロセッサを使用したマルチプロセッサ
の一例を図示した図である。
の一例を図示した図である。
【図３】内部キャッシュのような仮想キャッシュを使用
するプロセッサで仮想アドレス及び物理的アドレスを使
用する仮想キャッシュアクセスの概念図である。
するプロセッサで仮想アドレス及び物理的アドレスを使
用する仮想キャッシュアクセスの概念図である。
【図４】本発明による二重ディレクトリー仮想キャッシ
ュの構成図である。
ュの構成図である。
【図５】プロセッサの要請に応答して動作する本発明の
二重ディレクトリー仮想キャッシュを説明する図であ
る。
二重ディレクトリー仮想キャッシュを説明する図であ
る。
【図６】バースモニタリングロジック回路の要請に応答
して動作する本発明の二重ディレクトリー仮想キャッシ
ュを説明する図である。
して動作する本発明の二重ディレクトリー仮想キャッシ
ュを説明する図である。
４１ Ｐ−タグメモリ ４２ Ｖ−タグメモリ ４３ データメモリ
Claims (13)
- 【請求項１】 マイクロプロセッサの要請により仮想ア
ドレスによりアクセスされるキャッシュメモリにおい
て、 上記キャッシュメモリのキャッシュラインにデータを貯
蔵するデータメモリ；仮想アドレスタグを貯蔵して、上
記データメモリと並列にマイクロプロセッサの要請によ
りアクセスされる仮想タグメモリ：物理的アドレスタグ
により上記仮想アドレスを物理的アドレスに変換させる
アドレス変換手段及びバスモニタリングロジック回路に
連結され物理的アドレスタグを貯蔵する物理的タグメモ
リ：上記仮想アドレスタグを上記物理的アドレスタグと
関連させるポインターを包含するキャッシュメモリ。 - 【請求項２】 第１項において、 上記マイクロプロセッサは上記物理的タグメモリ内の状
態情報を上記仮想タグメモリに複写して、上記仮想タグ
メモリ及び上記物理的タグメモリを更新するための多数
の多衆化手段を包含してなることを特徴とするキャッシ
ュメモリ。 - 【請求項３】 第１項において、 上記バスモニタリングロジック回路はデータを無効に
し、上記仮想タグメモリ及び上記物理的タグメモリ内の
該当項目を無効にすることを特徴とするキャッシュメモ
リ。 - 【請求項４】 プロセッサの要請によりキャッシュメモ
リを仮想アドレスにアクセスする方法において、 上記キャッシュメモリのキャッシュラインにデータを貯
蔵するためのデータメモリを提供する段階；仮想アドレ
スタグを貯蔵して上記データメモリと並列にマイクロプ
ロセッサの要請によりアクセスされる仮想タグメモリを
提供する段階；物理的アドレスタグにより上記仮想アド
レスを物理的アドレスに変換させるアドレス変換手段及
びバスモニタリングロジック回路に連結され物理的アド
レスタグを貯蔵するための物理的タグメモリを提供する
段階；上記仮想アドレスタグを上記物理的アドレスタグ
と連関させるポインターを提供する段階を包含するキャ
ッシュメモリアクセス方法 - 【請求項５】 バスモニタリングロジック回路を具備し
たマイクロプロセッサからの要請に応答して仮想アドレ
スにキャッシュメモリをアクセスする方法において、 上記仮想アドレスに該当する仮想タグが第１メモリに貯
蔵されているかを検査してヒット信号またミス信号を発
生する段階；ヒット信号が発生した場合、データを貯蔵
する第２メモリに内のキャッシュラインの状態を決定す
る段階；上記キャッシュラインの状態が有数の場合、リ
ード又はライト動作を遂行する段階；上記キャッシュラ
インの状態が無数の場合、仮想アドレスを物理的アドレ
スに変換する段階；物理的アドレスに該当する物理的タ
グが第３メモリ内に貯蔵されているかを決定する段階；
上記第２メモリ内に該当物理的タグが存在すれば上記物
理的タグの状態ピットを上記第１メモリに複写してリー
ド又はライト動作を遂行する段階；上記第３メモリ内に
該当物理的アドレスが存在しないことやミス信号が発生
される場合、上記第１メモリ内で代替されるエントリを
選択する段階；上記第１メモリ内で代替されるエントリ
と相応するエントリが上記第３メモリ内に存在するかを
決定する段階；及び上記第３メモリ内に該当エントリが
存在すれば、外部メモリから新たなキャッシュラインを
読み込み、リード又はライト動作する段階；上記第３メ
モリ内に代替されるエントリが存在していなければ、代
替される他のエントリを上記第３メモリで再選択し、上
記再選択したエントリにより上記第１メモリ内で代替さ
れる該当エントリを選択して外部メモリから新たなキャ
ッシュラインを積み込み、リード又はライト動作を遂行
する段階を包含してなる方法。 - 【請求項６】 第５項において、 上記第３メモリはバスマスター上の物理的アドレスを使
用して上記バスモニタリングロジック回路によりアクセ
スされることを特徴とする方法。 - 【請求項７】 第６項において、 上記バスモニタリングロジック回路は上記物理的タグの
状態情報を変化させ、上記仮想タグの状態情報は上記物
理的タグの変化した状態情報により変化されることを特
徴とする方法。 - 【請求項８】 第５項において、 上記外部メモリから上記新たなキャッシュラインを読む
段階は変更したキャッシュラインを外部メモリに書く段
階を包含することを特徴とする方法。 - 【請求項９】 第８項において、 上記外部メモリは外部キャッシュメモリのことを特徴と
する方法。 - 【請求項１０】 第９項において、 上記外部メモリはメインメモリのことを特徴とする方
法。 - 【請求項１１】 第５項において、 上記第１メモリは上記仮想タグを上記物理的タグと関連
させるポインター情報を持っていることを特徴とする方
法。 - 【請求項１２】 第１１項において、 上記第３メモリは上記物理的タグを上記仮想タグと関連
させるポインター情報を持っていることを特徴とする方
法。 - 【請求項１３】 プロセッサの要請によりキャッシュメ
モリを仮想アドレスにアクセスする方法において、 上記キャッシュメモリのキャッシュラインにデータを貯
蔵するためのデータメモリを提供する段階；仮想アドレ
スタグを貯蔵して上記データメモリと並列にマイクロプ
ロセッサの要請によりアクセスされる仮想タグメモリを
提供する段階；物理的アドレスタグにより上記仮想アド
レスを物理的アドレスに変換させるアドレス変換手段及
びバスモニタリング手段に連結され物理的アドレスタグ
を貯蔵するための物理的タグメモリを提供する段階；上
記仮想アドレスタグを上記物理的アドレスタグと連関さ
せるポインターを提供する段階を包含するキャッシュメ
モリアクセス方法
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950041977A KR970029072A (ko) | 1995-11-17 | 1995-11-17 | 이중 디렉토리 가상 캐쉬 및 그 제어 방법 |
| KR1995P41977 | 1995-11-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091521A true JPH1091521A (ja) | 1998-04-10 |
| JP3116215B2 JP3116215B2 (ja) | 2000-12-11 |
Family
ID=19434528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08342315A Expired - Fee Related JP3116215B2 (ja) | 1995-11-17 | 1996-11-18 | 二重ディレクトリー仮想キャッシュの制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3116215B2 (ja) |
| KR (1) | KR970029072A (ja) |
| GB (1) | GB2307319B (ja) |
| TW (1) | TW324800B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147857A (ja) * | 1999-10-01 | 2001-05-29 | Hitachi Ltd | 改善されたメモリ管理ユニット及びキャッシュメモリを有するマイクロプロセッサを用いたデータ処理方法 |
| JP2015506517A (ja) * | 2012-01-17 | 2015-03-02 | クアルコム，インコーポレイテッド | 物理タグ付けされたデータキャッシュへのトラフィックをフィルタリングするための方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7136990B2 (en) | 2003-01-16 | 2006-11-14 | Ip-First, Llc. | Fast POP operation from RAM cache using cache row value stack |
| US7191291B2 (en) | 2003-01-16 | 2007-03-13 | Ip-First, Llc | Microprocessor with variable latency stack cache |
| US7139877B2 (en) * | 2003-01-16 | 2006-11-21 | Ip-First, Llc | Microprocessor and apparatus for performing speculative load operation from a stack memory cache |
| US7139876B2 (en) | 2003-01-16 | 2006-11-21 | Ip-First, Llc | Microprocessor and apparatus for performing fast speculative pop operation from a stack memory cache |
| US10606762B2 (en) | 2017-06-16 | 2020-03-31 | International Business Machines Corporation | Sharing virtual and real translations in a virtual cache |
| US10831664B2 (en) | 2017-06-16 | 2020-11-10 | International Business Machines Corporation | Cache structure using a logical directory |
| US10698836B2 (en) | 2017-06-16 | 2020-06-30 | International Business Machines Corporation | Translation support for a virtual cache |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8823077D0 (en) * | 1988-09-30 | 1988-11-09 | Int Computers Ltd | Data processing apparatus |
| GB2260429B (en) * | 1991-10-11 | 1995-05-24 | Intel Corp | Versatile cache memory |
| DE69427734T2 (de) * | 1993-10-29 | 2002-05-23 | Advanced Micro Devices Inc | Linearadressierter Mikroprozessorcachespeicher |
-
1995
- 1995-11-17 KR KR1019950041977A patent/KR970029072A/ko not_active IP Right Cessation
-
1996
- 1996-11-18 JP JP08342315A patent/JP3116215B2/ja not_active Expired - Fee Related
- 1996-11-18 GB GB9623913A patent/GB2307319B/en not_active Expired - Fee Related
- 1996-11-21 TW TW085114360A patent/TW324800B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147857A (ja) * | 1999-10-01 | 2001-05-29 | Hitachi Ltd | 改善されたメモリ管理ユニット及びキャッシュメモリを有するマイクロプロセッサを用いたデータ処理方法 |
| JP2015506517A (ja) * | 2012-01-17 | 2015-03-02 | クアルコム，インコーポレイテッド | 物理タグ付けされたデータキャッシュへのトラフィックをフィルタリングするための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2307319A (en) | 1997-05-21 |
| KR970029072A (ko) | 1997-06-26 |
| GB2307319B (en) | 2000-05-31 |
| GB9623913D0 (en) | 1997-01-08 |
| TW324800B (en) | 1998-01-11 |
| JP3116215B2 (ja) | 2000-12-11 |
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