JPH06195263A - キャッシュ・メモリ・システム - Google Patents

Abstract

(57)【要約】 【目的】複数のモジュールから成るメイン・メモリを共
有し、個々のプロセッサがキャッシュを持つマルチプロ
セッサ・システムでキャッシュ・コヒーレンシィを取る
ための機構を、性能を低下させずにコストを下げる。従
来は各モジュールが全てのプロセッサのキャッシュに何
が入っているかを示す情報を全て持っていたので、この
情報のために多くのメモリが必要であった。 【構成】ダイレクト・マッピング方式のキャッシュを例
に取り上げる。メモリ・アドレス210中の、キャッシュ
内のインデクスとして使用する部分213の一部211を、メ
モリ・モジュール１〜Ｎの選択に使用する。これによ
り、インデクス部213から、キャッシュ中のデータ・ラ
インがどのメモリ・モジュールのものかが判るので、そ
れらをセクタ１〜Ｎに分ける。メモリ・モジュールはタ
グ・メモリ中の自モジュールに関係するタグ情報だけを
記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュ・メモリ・シ
ステムに関するものであり、より詳細には、マルチプロ
セッサ・コンピュータ・システムに関連して用いられる
キャッシュ・メモリ・システムに関するものである。

【０００２】

【従来技術及びその問題点】コンピュータの演算速度に
おいて著しい進歩が達成されたにも拘らず、多くの演算
的なタスクのためには、データ処理システムはまだ不十
分なものである。この問題に対して提案された一つの解
決策は、並列に動作する多くのコンピュータを用いてシ
ステムを構成することである。このようなシステムにお
いては、各プロセッサは典型的にはプログラムの一部を
実行しながらメイン・メモリをアクセスする。現在にお
けるデータ・プロセッサの速度で動作する大規模なメモ
リ・システムのコストは、プロセッサのコストよりもは
るかに高いものである。このために、メイン・メモリ
は、データ・プロセッサよりもはるかに低速のメモリ・
モジュールから構成されている。プロセッサとメモリ・
モジュールとの間のインタフェースとしては高速のキャ
ッシュ・メモリが用いられる。この構成によりコンピュ
ータ・システムを比較的低速のメモリを使用できるよう
になる。この構成を取ることにより、プロセッサの速度
に近い演算速度を達成しながら、システムのコストを低
減させる。

【０００３】典型的には、各プロセッサはそれぞれ、当
該プロセッサが最近使用しデータのコピーをストアする
キャッシュ・メモリを持つ。あるプロセッサが、メイン
・メモリのある特定のアドレスにストアされているデー
タ・ワードの値を変更するときには、他のプロセッサの
キャッシュ・メモリにこのデータ・ワードのコピーがあ
ったなら、それを無効にするか、あるいはこのデータ・
ワードの新たな値を反映するように更新するかのいずれ
かが確実に行われるように注意を払わねばならない。

【０００４】ディレクトリに基づくマルチプロセッサ・
システムによれば、どのキャッシュがデータのコピーを
有するかについての情報を保持するためのディレクトリ
が用いられる。プロセッサによる書込みに際しては、こ
のディレクトリがメモリ・コントローラによってアクセ
スされ、また、当該データのコピーを有するキャッシュ
に対して無効化メッセージが伝送される。完全マッピン
グ・ディレクトリ (fully mapped directory) に基づく
方式においては、ディレクトリにはメモリ・ライン毎に
Nビットが設けられる。ここで、Nはシステム中のプロセ
ッサの総数である。各メモリ・モジュール内にこのよう
なディレクトリを１つ設けなければならない。通常、メ
イン・メモリはプロセッサの数の増大につれて線形的に
増大するものである。かくして、ディレクトリのための
スペースの必要量は、N^2 （ここで、演算記号^はべき
乗を表す）で増大する。プロセッサの個数が多くなるに
つれて、ディレクトリのために用いられるメモリのコス
トが過大になる。

【０００５】ディレクトリのために必要とされるスペー
スを減少させるために、多くの解決策が提案されてい
る。これらの解決策の中の最良のものによれば、メモリ
の必要量が N log N のオーダーになるようにして、デ
ィレクトリのために必要とされるメモリを減少させる。
しかしながら、これらの解決策によれば一般にキャッシ
ュ・メモリとメモリ・モジュールとの間の相互接続トラ
フィックが増大する。そして、このために、メモリ・シ
ステムの全体的な性能が劣化する。

【０００６】

【目的】一般的に言えば、本発明の目的は、マルチプロ
セッサ演算システムにおいて使用するための改良された
キャッシュ・メモリ・システムを提供することにある。

【０００７】本発明の別の目的は、ディレクトリの情報
をストアするために必要とされるメモリがプロセッサの
個数に従って増大する際の比率が、先行技術のシステム
で得られるよりも小さい比率になるようにしながら、そ
の一方ではキャッシュ・メモリとメモリ・モジュールと
の間の相互接続トラフィックを増大させないキャッシュ
・メモリ・システムを提供することにある。

【０００８】本発明のこれらの目的及びその他の目的
は、以下の詳細な説明及び添付された図面から、当業者
にとっては明らかになるだろう。

【０００９】

【発明の概要】本発明の一実施例によれば、マルチプロ
セッサ演算システムにおいてキャッシュの一貫性を維持
するために必要とされるディレクトリ情報のストア及び
検索を行う回路が設けられる。本発明では、相当に少な
いメモリ・スペースしか必要とせずに、完全にマッピン
グされたディレクトリ・システムと同じ情報を発生す
る。本発明で用いられるメモリ・モジュールの新規なイ
ンタリーブ動作においては、メイン・メモリとキャッシ
ュとの間で転送されるデータ・ラインが、当該データ・
ラインのアドレスのインデクス・フィールド・ビットの
サブセットに基づいて複数のメモリ・モジュール間に分
配される。このサブセットは、各データ・ラインについ
てのメモリ・モジュール番号を発生するために用いられ
る。メモリ・モジュール番号は、データ・ラインがスト
アされるメモリ・モジュールを識別する。現在キャッシ
ュにストアされている任意のメモリ・モジュールからの
データ・ラインに対応するタグのコピーは、当のメモリ
・モジュールにもストアされている。タグのこの第２の
コピーを維持するために必要とされる記憶用スペースは
Nのオーダーである。ここで、Nはシステム中のキャッシ
ュ・メモリの個数である。インデクス・フィールド・ビ
ットのうちの残りはセクタ・インデクスを発生させるた
めに用いられる。このセクタ・インデクスは、メモリ・
モジュールにストアされているタグ値をアクセスするた
めのアドレスとして用いられる。各メモリ・モジュール
には、キャッシュ毎に１個の、N個のタグ・ストア・メ
モリが含まれている。あるデータ・ラインのコピーがI
番目のキャッシュ中のインデクス・ロケーションKにス
トアされるならば、当該データ・ラインについてのタグ
のコピーは、Kから算出されたメモリ・モジュール番号
によって指定されるメモリ・モジュール内の、I番目の
タグ・メモリ中の、Kによって定義されるセクタ・イン
デクスと等しいアドレスにストアされる。

【００１０】タグT及びインデクス・フィールドIによっ
て特定されるデータのコピーを有するキャッシュ・メモ
リを判定するために、Iによって特定されるメモリ・モ
ジュール番号及びセクタ・インデクスが判定される。こ
れに次いで、算出されたメモリ・モジュール番号を有す
るメモリ・モジュールのセクタ・インデクスにおけるタ
グ・メモリの内容がTと比較される。ここで一致すれ
ば、これは対応するキャッシュがデータ・ラインのコピ
ーを有することを示している。

【００１１】

【実施例】本発明の利点を達成する態様については、図
１で１０で示されているようなマルチプロセッサ演算シ
ステムに用いるためのディレクトリに基づくキャッシュ
方式を参照して、より容易に理解することができる。こ
の議論のために、演算システム１０におけるプロセッサ
の数をNで表す。図１においては、例示的なプロセッサ
が１２ないし１５で示されている。各プロセッサにはキ
ャッシュ・メモリが接続されている。プロセッサ１２な
いし１５に対応するキャッシュ・メモリはそれぞれ１６
ないし１９で示されている。演算システムのメイン・メ
モリは典型的には複数のメモリ・モジュールに分割され
る。この例の説明の都合上、メモリ・モジュールの数は
Ｎであるとされる。しかしながら、当業者には明かであ
るように、異なる数のメモリ・モジュールを採用する実
施例も用いることができる。これらのキャッシュ・メモ
リは相互接続ネットワーク２４によってメモリ・モジュ
ールと接続される。相互接続ネットワーク２４は、任意
のキャッシュが任意のメモリ・モジュールに接続できる
ようにする、クロス接続スイッチまたはその他の構成で
作ることができる。

【００１２】図２には、典型的な先行技術によるメモリ
・モジュール３０が示されている。メモリ・モジュール
３０は複数のデータ・レコード３２に分割されている。
各データ・レコードには、ディレクトリ・フィールド３
６及びデータ・ライン３４が含まれている。データ・ラ
イン３４にはプロセッサによって用いられるデータが含
まれており、対応するディレクトリ・フィールド３６
は、システム中のいろいろなプロセッサからのロード命
令及びストア命令を適切に処理するためにキャッシュ・
システムが必要とする情報をストアするために用いられ
る。あるプロセッサがデータ・ライン３４に含まれてい
る情報を要求したときには、データ・ライン全体が当該
プロセッサに関連したキャッシュにコピーされる。同様
にして、データ・ライン３４に含まれているアドレスに
対してプロセッサがデータを書き込だときには、当該プ
ロセッサに関連したキャッシュ中のデータ・ラインのコ
ピー全体が、メモリ・モジュールに書き戻される。

【００１３】ディレクトリ・レコードは、２つのサブフ
ィールド３８及び４０に分割されている。サブフィール
ド３８にはN個のビットが含まれており、Nビット中の１
つのビットが１つのプロセッサにプロセッサに対応して
いる。各ビットは、当のデータ・ラインのコピーが対応
するプロセッサに装着されているキャッシュ中に現在入
っているかどうかを表示するために用いられる。第２の
サブフィールド４０には ２個のビットが含まれてお
り、夫々ラベルL、Mが付されている。データ・ラインを
読み出すとエラーが引き起こされるメモリ保守操作の間
にデータ・ラインをロックするために 、ビットLが用い
られる。例えば、メモリ・コントローラが全キャッシュ
に対して無効化メッセージを同報伝達して、キャッシュ
に含まれているある特定のデータ・ラインのいずれのコ
ピーも有効ではない旨をこれらのキャッシュに告知して
いるときには、ビットLがセットされて、プロセッサが
当のデータ・ラインをアクセスしないようにする。より
詳細に後述するように、ビットMは、データ・ラインの
修正されたコピーがいずれかのキャッシュに含まれてお
り、このためにメモリにストアされている値はもはや信
頼できないということを示す。

【００１４】キャッシュが読出し命令を受け取ったが、
このキャッシュが当該データの有効なコピーを持ってい
ない場合には、ディレクトリに対して読出しミスが伝送
される。このデータ・ラインに対応するビットMがセッ
トされていない場合には、メイン・メモリからデータ・
ラインが供給され、当のキャッシュに対応するビットが
ディレクトリ内でセットされる。ビットMがセットされ
ていて、データ・ラインの有効なコピーが他のキャッシ
ュ中に存在するだけであることが指示されているときに
は、データの供給に先立ってメモリに対してデータ・ラ
インをコピーして戻すことにより一貫性が維持される。
次に、ビットMがリセットされる。

【００１５】キャッシュが書込み命令を受取ったが、こ
のキャッシュが対応するデータ・ラインの排他的コピー
(exclusive copy)を持っていないときには、ディレクト
リに対して書込みミス信号が伝送される。この状況は、
このデータ・ラインに対応するビットMがセットされて
いないとき、またはこのキャッシュがこのデータ・ライ
ンのコピーを持っていないときに起こる。次に、データ
・ラインの共有コピーを含むキャッシュに対して、ディ
レクトリから無効化信号が伝送される。無効化の確認応
答を別のキャッシュから受信した後で、要求をしている
キャッシュに対して書込みが許容される。無効化信号が
送出されるとロック・ビットがセットされ、無効化への
確認応答が全て受信されるとロック・ビットがクリアさ
れる。ロック・ビットがセットされているラインに対す
る要求が到着すると、その要求は、後程再発行するよう
に要求元に送り帰される。

【００１６】先に注意したように、上述したディレクト
リのエントリをストアするために必要とされるスペース
は、プロセッサの数とともに増大する。このスペースの
必要量はN^2のオーダーである。サブフィールド３８の
代わりにわずかの個数のポインタ・フィールドで代用す
ることによってディレクトリのサイズを小さくしようと
いう試みが、多くのシステムでなされてきた。各ポイン
タには、データのコピーを有するキャッシュがどれであ
るかを識別する情報がストアされている。データ・ライ
ン毎にNより少ないポインタを用意することにより、メ
モリの節減が達成される。これらのスキームのメモリの
必要量はNlogNのオーダーである。ある特定のデータ・
ラインのコピーを有するキャッシュの数がポインタの数
よりも少ないかこれに等しい限りは、これらのシステム
は上述されたものと類似の態様で動作する。コピーを要
求しているキャッシュの数がこの数を越えたときには、
ポインタのオーバフローが生じ、書込みミスについての
サービスをするために全てのキャッシュに対して同報メ
ッセージが送られる。この同報メッセージによりネット
ワークのトラフィックが実質的に増大することから、メ
モリ・システムの全体的なスループットが低下する。

【００１７】本発明によれば、完全にマッピングされた
ディレクトリ・システムの利点を維持したままで、ディ
レクトリのストアに必要とされるメモリを減少させる。
本発明においてこの目標を達成する態様は、従来のダイ
レクト・マッピング・キャッシュ・システムが動作する
態様を参照すれば、より容易に理解することができる。
図３には、先行技術によるダイレクト・マッピング方式
のキャッシュ１００のブロック図が示されている。キャ
ッシュ１００はプロセッサ１０２からの読出し命令及び
書込み命令を受信する。このような命令は、クロス接続
ネットワーク１０４を介してキャッシュ１００に接続さ
れた複数のメモリ・モジュール１０６を含んでなるシス
テムのメイン・メモリ１０８中のメモリ・アドレスを参
照する。

【００１８】読出し命令または書込み命令の入来がコン
トローラ１２８によって検出されたときには、コントロ
ーラ１２８は当該命令によって参照されたアドレスを４
個のフィールドを含むレジスタ１１０にストアさせる。
タグ・ビット・フィールド１１２は典型的にはデータ・
ラインのアドレスの上位側ビットで構成される。インデ
クス・フィールド１１４及びオフセット・フィールド１
１６にはデータ・ラインのアドレスの低位側ビットが含
まれている。タグ・フィールド及びインデクス・フィー
ルドは、データ・ラインのメイン・メモリ中でのアドレ
スを表す。オフセット・フィールド１１６及びバイト・
フィールド１１８は、プロセッサによって要求されたバ
イトのデータ・ライン中でのオフセットを指定する。

【００１９】キャッシュ１００には、データ・メモリ１
２２中のデータ・ラインのコピーがストアされる。この
データ・ラインは、データ・メモリ１２２中の当のデー
タ・ラインのアドレスのインデクス・フィールド１１４
によって決定される物理アドレスにストアされる。デー
タ・メモリ１２２にストアされたデータ・ラインに対応
するデータ・ライン・アドレスの高位側ビットは、タグ
・メモリ１２０と呼ばれる第２のメモリ中の、インデク
ス・フィールドによって決定されたロケーションにスト
アされる。タグ・メモリ１２０にも各データ・ラインに
ついての状態値がストアされており、キャッシュ内のコ
ピーがデータ・ラインの排他的なコピーであるか、ある
いは他のキャッシュと共有されるコピーであるかが、こ
の状態値で指示される。

【００２０】コントローラ１２８が読出し命令を受信す
ると、コントローラ１２８はデータ・メモリ１２２中の
インデクス・フィールド及びオフセット・フィールドで
指定されたロケーションをレジスタ１２６にロードす
る。これと同時に、コントローラ１２８は、タグ・メモ
リ１２０中のインデクス・フィールド１１４によって指
定されたロケーションのエントリの内容を、タグ・フィ
ールド１１２内の値と比較させる。これら２つの値が一
致すると、レジスタ１２６内のデータがプロセッサ１０
２に送られる。

【００２１】コントローラ１２８が書込み命令を受信す
ると、キャッシュ内にデータが存在していれば、上と同
様な態様でデータ・レジスタ１２６に対してロードが行
なわれる。次に、このデータ中の書込み命令中のデータ
によって置換されるべき部分が置換される。キャッシュ
がデータの排他的コピーを保持していることが状態変数
で指示されているとすると、このデータはデータ・メモ
リ１２２に書き戻される。キャッシュがライト・スルー
方式のキャッシュであるときには、このデータは適切な
メモリ・モジュール１０６にも書き戻される。

【００２２】読出し命令または書込み命令で参照された
データがキャッシュ内に存在しないときには、キャッシ
ュは上述したようにシステムのメモリからのデータを要
求する。

【００２３】従来のメモリ・システムにおいては、ある
データ・ラインがストアされているメモリ・モジュール
は、このデータ・ラインのメモリ・アドレスの高位側ビ
ットまたは低次ビットのいずれかによって特定される。
ビット・パターンの選択により、２種の相異なるメモリ
・インタリーブ方式が提供される。現在のメモリ命令が
参照するデータ・モジュールがどれであるかという知識
から次のメモリ命令が参照するメモリ・モジュールを予
測することができないシステムにおいては、これら２つ
の方式の何れか一方が他方に比べて有利であるというこ
とはない。

【００２４】本発明において、メモリ・モジュールはイ
ンデクス・フィールド・ビットのサブセットによって指
定される。以下の議論を簡略化するために、データ・ラ
インがストアされるメモリ・モジュールを指定するため
に高位側のインデクス・フィールド・ビットを使用する
と仮定する。残りのインデクス・ビットは、その機能に
ついてより詳細に後述されるセクタ・インデクスを決定
する。メモリ・モジュールを指定するこの方法には、キ
ャッシュ中のタグ・メモリを色々なメモリ・モジュール
に対応する領域に分割するという効果がある。

【００２５】この分割については、図４を参照すること
でより容易に理解することができる。図４には、種々の
キャッシュのタグ・メモリ２０１の構成が示されてい
る。読出し命令または書込み命令に含まれているアドレ
ス２１０は、上述したように、ここでもタグ・フィール
ド、インデクス・フィールド、オフセット・フィールド
及びバイト・フィールドに分割される。インデクス・フ
ィールド２１３はタグ・メモリ２０１内でタグ比較のた
めのデータがストアされるロケーションを決定する。ア
ドレスによって指定されたデータ・ラインがストアされ
ているメモリ２０３のメモリ・モジュール２０４が、イ
ンデクスの上位mビット（ここで、mはNの２を底とする
対数である）によって決定されることから、タグ・メモ
リは実効的に複数のセクタに分割される。各セクタは、
ある特定のメモリ・モジュールにストアされているデー
タ・ラインに対応するタグ値をストアするために用いら
れる。各セクタには2^(i-m)個のエントリがある。ここ
でiはインデクス・フィールド内のビット数である。セ
クタ１にはメモリ・モジュール１からのデータ・ライン
についてのタグがストアされ、セクタ２にはメモリ・モ
ジュール２からのデータ・ラインについてのタグがスト
アされる。以下同様である。キャッシュの動作はメイン
・メモリ１０８がメモリ・モジュールに分割される態様
とは無関係であることから、本発明によるダイレクト・
マッピング方式のキャッシュは、図３で説明した従来の
キャッシュと同様な態様で動作する。

【００２６】しかしながら、メモリ・モジュール上への
アドレスのこのマッピングにより、本発明で各メモリ・
モジュール中にディレクトリ情報をストアするために必
要なメモリ量をかなり減少させることができるようにな
る。本発明においては、各タグのコピーが２個ストアさ
れる。タグのコピーの一方はプロセッサに隣接したキャ
ッシュ中に物理的に置かれており、もう一方のコピーは
複数のメイン・メモリ・モジュールのうちのデータ・ラ
インがストアされるモジュールの中に物理的に置かれて
いる。メモリ・モジュールについての上述のインタリー
ブ方式を用いることにより、各キャッシュは、自分がキ
ャッシュしているデータのうちの1/NをN個のメモリ・モ
ジュールの中の１つにマッピングする。図４に示されて
いるセクタの各々は、メモリ・モジュールの中の正確に
１つにマッピングされる。

【００２７】メモリ・モジュールは、当のメモリ・モジ
ュールにマッピングされているタグのコピーを維持する
ことしか必要とされない。メモリ・モジュールxは、N個
のキャッシュの各々のセクタx中のタグのコピーを持っ
ている。各セクタはキャッシュ・メモリの1/Nのオーダ
ーであるから、ディレクトリ・エントリをストアするた
めに必要とされるメモリは N^2 * (1/N) = N のオーダ
ーである。先行技術の最良のものでも N log N のオー
ダーのディレクトリ・スペースを必要とすることから、
また先に指摘したようにこれらの方式は完全マッピング
・ディレクトリ方式に比べてかなり貧弱な性能しか持っ
ていないことから、本発明によれば先行技術の方式に対
して著しい改良がもたらされる。

【００２８】本発明においては、メモリ・モジュール上
に置かれたタグのコピーは上述したセクタ・インデクス
を用いることによりアドレスされる。上位mビットがセ
クタを識別するために用いられる場合には、インデクス
・ビットの下位 s = i - mビットによってセクタ・イン
デクスが定義される。各メモリ・モジュール中で必要と
されるタグ・エントリの個数は、各セクタ中のタグの個
数2^(i-m)にキャッシュの個数２^mを乗算したものに等
しい。これから、タグ・ディレクトリ中のエントリの数
が2^iであることがわかる。ここで、この数はマルチプ
ロセッサ・システムのメイン・メモリの容量とは無関係
であるということを注意しなければならない。より詳細
に後述するように、これにより、各メモリ・モジュール
に含まれる単一のチップ・プロセッサとして本発明を実
施できることがわかる。

【００２９】本発明の利点については、以下の例からよ
り容易に見て取ることができるであろう。３２ビットの
プロセッサを使用し、各アドレスはメイン・メモリ内の
バイトに対応しているマルチプロセッサ・システムにつ
いて考えることにする。ここで、各プロセッサは、３２
バイトのキャッシュ・ラインを持つ２５６KBのキャッシ
ュを持っているとする。メモリはバイトに分割されてお
り、ワード当り４バイトであることから、バイト・フィ
ールドは２ビットであり、またオフセット・フィールド
は３ビットである。キャッシュは2^18バイトをストアす
る。従って、ｉ＋ｏ＋２＝１８ である。ここに、ｏは
オフセット・フィールド中のビット数である。従ってｉ
＝１３である。これより、タグ・フィールドは１４ビッ
トであることがわかる。システムが１６MBのメモリ・モ
ジュールに分割されているときには、各メモリ・モジュ
ール中でタグのコピーをストアするために必要とされる
ストア・スペースの大きさは１６KBもない。従って、タ
グのコピーをストアするには、データ・ラインのストア
に必要なスペースの０．１％も必要としない。これと比
較してみるに、類似のシステムについての完全マッピン
グ方式で必要とされるディレクトリ・スペースは、デー
タ・ラインのストアに必要なスペースの６％を越える。

【００３０】本発明で必要とされるディレクトリ・スペ
ースは極めて小さいことから、タグを単一チップ内に実
際にストアすることができる。このチップをインタリー
ブ式デュアル・タグ・ディレクトリ・チップ(interleav
ed dual tag directory chip)と呼ぶ。このチップを用
いたメモリ・システムは、図１を参照して先に説明した
完全マッピング・ディレクトリ方式について上述したも
のと類似した態様で動作する。システム内の各メモリ・
モジュール毎に１つのインタリーブ式デュアル・タグ・
ディレクトリ・チップが関連付けられている。インタリ
ーブ式デュアル・タグ・ディレクトリ・チップには、キ
ャッシュの各々からの当のメモリ・モジュールに対応す
るセクタのコピーがストアされる。メモリ・アドレスか
らセクタ・インデクス及びタグが与えられると、インタ
リーブ式デュアル・タグ・ディレクトリ・チップは、図
１を参照して説明したビット L, M, P1 〜 PN を発生す
る。

【００３１】図５には、本発明によるインタリーブ式デ
ュアル・タグ・ディレクトリ・チップ３００のブロック
図が示されている。チップ３００は、バス３０１上でｓ
ビットのセクタ・インデクスを、またバス３０３上でｔ
ビットのタグ値を受信する。チップ３００はN個のメモ
リ３０２を含むが、これらはチップ３００に関連付けら
れているメモリ・モジュールに関するキャッシュ・セク
タのコピーをストアするために用いられる。例えば、チ
ップ３００がメモリ・モジュール１に関連付けられてい
るとした場合、メモリ３０２はそれぞれ指示されたキャ
ッシュからのセクタ１のコピーをストアする。セクタ・
インデクスは、メモリ３０２にストアされているタグ値
をアドレスするために用いられる。各メモリ３０２には
比較回路３０４が関連付けられている。この回路は、メ
モリ３０２にストアされておりセクタ・インデクスによ
ってインデクスされるタグ値と、バス３０３上に与えら
れるタグ値の一致を検出する。両タグ値が一致すると、
レジスタ３０６中の対応するビットがセットされる。

【００３２】タグのルックアップ・ビット P1, .....,
PN がセットされた後では、システムは、上述した完全
マッピング・ディレクトリ・システムと論理的に等価で
ある。あるキャッシュが変更される毎に、それに対応す
るタグ・データがあるメモリ３０２にストアされる。こ
のメモリ３０２は、新たなキャッシュ・エントリが、メ
モリ３０２の中の、このデータ・ラインをストアするの
に使用されているメモリ・モジュールに接続されたイン
タリーブ式デュアル・タグ・ディレクトリ・チップから
なるセクタに対応する。キャッシュxがメモリ・モジュ
ールyにストアされているデータを要求すると、当該デ
ータ・ラインに対応するタグが、メモリ・モジュールy
に関連付けられているインタリーブ式デュアル・タグ・
ディレクトリ・チップのx番目のメモリ３０２のなかの
このデータ・ラインに対応しているセクタ・インデクス
位置にストアされる。

【００３３】種々のデータ・ラインに関連付けられたタ
グをストアすることに加えて、メモリ３０２には、図２
を参照して説明したビットM及びLに対応する各ラインに
関連している２個の状態ビットがストアされる。本発明
の好適な実施例においては、メモリ・コントローラによ
って用いられる ビットM及びLビットを発生させるため
の一致の有無を確認する操作の間に、これらのビット同
士をＯＲする。キャッシュがデータ・ラインの排他的な
コピーを持つべきであるとメモリ・プロセッサが判定し
たときには、このプロセッサは当該データ・ライン及び
キャッシュについての情報がストアされているメモリ３
０２中の対応対応するビットMをセットする。

【００３４】図６は、本発明によるインタリーブ式デュ
アル・タグ・ディレクトリ・チップを単一のチップ４０
０で実現した例を示すブロック図である。チップ４００
には、コントローラ４０２、複数のセクタ・メモリ４０
４、及びバス４０９上で入来するタグと、キャッシュ
ＩＤ、及びバス４０５と４０７とのそれぞれの上でのセ
クタ・インデクスによって特定されるセクタ・メモリ内
にストアされている値との比較をするための比較回路４
０６がふくまれている。一致の有無を確認する操作の出
力４１０は出力レジスタ４０８にストアされている。チ
ップ４００はまた、セクタメモリの中の、夫々パス４０
５、４０７から与えられるキャッシュＩＤ及びセクタ・
インデクスによって指定されるロケーションに、ビット
L及びMをストアできなければならない。コントローラ４
０２は、予め定められた信号がバス４０３上で受信され
たときには、このようなデータをセクタ・メモリにスト
アする。上述した一致の有無を確認する操作を開始する
ために第２の信号が用いられる。

【００３５】ここで、本発明によるインタリーブ式デュ
アル・タグ・ディレクトリ・チップが、機能的には、プ
ロセッサにではなくメイン・メモリに接続された完全連
想型キャッシュ(fully associative cache)と類似して
いることに注意すべきである。通常は、完全連想型キャ
ッシュはコストが高いために、ダイレクト・マッピング
方式のキャッシュの方が完全連想型キャッシュよりも好
まれる。この高いコストは、プロセッサに対してデータ
を供給するために用いられるときに、完全連想型キャッ
シュが高速で動作しなければならないことの結果であ
る。本発明ではこの高いコストは回避されている。それ
は、インタリーブ式デュアル・タグ・ディレクトリ・チ
ップはメイン・メモリに接続されており、メイン・メモ
リの速度で動作することしか必要とされないからであ
る。図７は、本発明によるインタリーブ式デュアル・タ
グ・ディレクトリ・チップを用いてなるマルチプロセッ
サ・システム５００のブロック図を示す。プロセッサ５
０２は、このプロセッサのスピードに追随できるスピー
ドで動作しなければならないキャッシュ５０４に接続さ
れている。インタリーブ式デュアル・タグ・ディレクト
リ・チップ５０８はメイン・メモリ・モジュール５０６
に接続されている。キャッシュ・ミスが生じたときに
は、アドレスのインデクス部分によって特定されたメモ
リに接続されているインタリーブ式デュアル・タグ・デ
ィレクトリ・チップに対して問い合わせが行われて、当
のデータの任意のコピーのロケーションを判定する。イ
ンタリーブ式デュアル・タグ・ディレクトリ・チップ
は、キャッシュ５０４のそれよりもかなり長いメモリ・
サイクル・タイムに間に合う時間内にその出力値５０９
を発生しなければならない。

【００３６】以上要するに、マルチプロセッサ演算シス
テムにおけるキャッシュの一貫性を達成するために、完
全マッピング方式のディレクトリ・システムを実施する
ための改良された方法及び装置が提供される。本発明に
対する種々の修正は、上述の説明及び添付の図面から、
当業者にとっては自明のことである。従って、本発明
は、特許請求の範囲の記載の範囲によってのみ限定され
るべきものである。

【００３７】

【効果】以上説明したように、本発明によれば、マルチ
プロセッサ・システムのキャッシュの一貫性維持を、性
能・費用上の犠牲を最小限にして達成することができ
る。

【図面の簡単な説明】

【図１】マルチプロセッサ・コンピュータ・システムの
ブロック図。

【図２】先行技術によるメモリ・モジュールのブロック
図。

【図３】先行技術によるダイレクト・マッピング・キャ
ッシュのブロック図。

【図４】本発明に基づいたメモリ・システムのタグ・メ
モリの構成を示す図。

【図５】本発明に基づいたインタリーブしたデュアル式
タグ・ディレクトリ・チップのブロック図。

【図６】本発明に基づいたインタリーブしたデュアル式
タグ・ディレクトリ・チップの単一チップによる実施例
のブロック図。

【図７】本発明に基づいたインタリーブしたデュアル式
タグ・ディレクトリ・チップを使用したメモリ・システ
ムの実施例のブロック図。

【符号の説明】

１０：マルチプロセッサ演算システム １２、１３、１４、１５：プロセッサ １６、１７、１８、１９：キャッシュ・メモリ ２４：相互接続ネットワーク ３０：メモリ・モジュール ３２：データ・レコード ３６：ディレクトリ・フィールド ３４：データ・ライン ３８、４０：サブフィールド １００：キャッシュ １０２：プロセッサ １０４：クロス接続ネットワーク １０６：メモリ・モジュール １０８：メイン・メモリ １１０：レジスタ １１２：タグ・ビット・フィールド １１４：インデクス・フィールド １１６：オフセット・フィールド １１８：バイト・フィールド １２０：タグ・メモリ １２２：データ・メモリ １２６：レジスタ １２８：コントローラ ２０１：タグ・メモリ ２０３：メモリ ２０４：メモリ・モジュール ２１０：アドレス ２１３：インデクス・フィールド ３００：インタリーブ式デュアル・タグ・ディレクトリ
・チップ ３０１、３０３：バス ３０２：メモリ ３０４：比較回路 ３０６：レジスタ ４００：チップ ４０２：コントローラ ４０４：セクタ・メモリ ４０５、４０７、４０９：バス ４０６：比較回路 ４０８：出力レジスタ ５００：マルチプロセッサ・システム ５０２：プロセッサ ５０４：キャッシュ ５０６：メイン・メモリ・モジュール ５０８：インタリーブ式デュアル・タグ・ディレクトリ
・チップ ５１０：相互接続ネットワーク

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のメモリ・モジュール、複数のキャッ
   シュ・メモリ、及び任意の前記キャッシュ・メモリを任
   意の前記メモリ・モジュールに接続するための手段を含
   むメモリ・システムにおいて、 前記メモリ・システムにはデータ・ラインのストア及び
   読出しのための手段が設けられ、 各々の前記データ・ラインはタグ及びインデクス・フィ
   ールドを有する２進数によって特定されるアドレスにス
   トアされ、 前記インデクス・フィールドは前記メモリ・モジュール
   の１つ及びある１つのセクタ・インデクスを識別するメ
   モリ・モジュール番号を決定し、 前記メモリ・モジュール番号は前記インデクス・フィー
   ルドのサブセットによって決定され、 前記セクタ・インデクスは前記インデクス・フィールド
   ・ビットの前記サブセットに属しない部分によって決定
   され、 所与のメモリ・モジュール番号を有する全てのデータ・
   ラインは同じ前記メモリ・モジュールにストアされ、 各々の前記キャッシュ・メモリは、前記データ・ライン
   のコピーをストアするためのデータ・ライン・ストア手
   段、及び前記データ・ライン・ストア手段にストアされ
   た各データ・ラインのタグ・フィールドのコピーをスト
   アするためのタグ・ストア手段を含み、 前記データ・ライン及びタグは、前記データ・ライン・
   ストア手段、及び前記データ・ラインのインデクス・フ
   ィールドによって決定される前記タグ・ストア手段にス
   トアされ、 各々の前記メモリ・モジュールに接続され、前記メモリ
   ・モジュールにストアされるデータ・ラインのコピーを
   有するキャッシュ・メモリを決定するために以下の(a)
   ないし(d)を含む回路を設けたことを特徴とするキャッ
   シュ・メモリ・システム： (a)複数のタグ記憶メモリ：前記キャッシュ・メモリの
   各々に前記タグ記憶メモリの中の１つが対応しており、
   前記タグ記憶メモリの各々は予め定められた値に等しい
   メモリ・モジュール番号を持つ前記対応するキャッシュ
   ・タグ・ストア手段に全てのデータ・ラインのタグ・フ
   ィールドをストアするための手段を含んでおり、前記タ
   グ・フィールドの各々は、前記データ・ラインのインデ
   クス・フィールドから生成されたセクタ・インデクスに
   よって指定されたロケーションにストアされる； (b)タグ値を受信する手段： (c)セクタ・インデクス値を受信する手段； (d)前記タグ記憶メモリの各々の前記受信したセクタ・
   インデクスによって指定されるロケーションにストアさ
   れているタグ値を前記受信したタグ値と比較し、前記受
   信したタグ値が前記ストアされているタグ値と一致する
   腕かを示す信号を生成する手段。