JP2662603B2 - 無効要求を選別する方法及び装置 - Google Patents

無効要求を選別する方法及び装置

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JP2662603B2
JP2662603B2 JP1152049A JP15204989A JP2662603B2 JP 2662603 B2 JP2662603 B2 JP 2662603B2 JP 1152049 A JP1152049 A JP 1152049A JP 15204989 A JP15204989 A JP 15204989A JP 2662603 B2 JP2662603 B2 JP 2662603B2
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Description

【発明の詳細な説明】 本願と同じ譲受人に譲渡された下記の特許出願が、本
願の原出願と同時に出願され、関連の主題を含んでい
る： 発明者Michael A.Callender,Geroge Michael Uhler及
びW.Hugh Durdanによる、「共有メモリとプライベート
キャッシュメモリを有するマルチプロセッサコンピュー
タシステム」、出願通し番号集 号。
（産業上の利用分野） この発明は一般にキャッシュメモリを用いたコンピュ
ータシステムに関し、より詳しくはいずれかまたは全て
のローカルキャッシュメモリ内に存在する共有データの
複数コピーを有するマルチプロセッサコンピュータシス
テムに関する。
（従来の技術） 一般的な単一プロセッサ計算機システムのアーキテク
チャは、ノイマンモデルの計算法のある変形と考えられ
る。このモデルによれば、命令とデータが同一メモリ内
に記憶され、プロセッサがそのメモリから１つづつ命令
をフェッチして、各命令で指定された演算を実行する。
プロセッサの速度が速まるにつれ、主コンピュータメモ
リのアクセス時間をプロセッサの計算速度ともっと適切
に整合させる方法が必要とされてきた。これを達成する
一つの周知の方法はキャッシュメモリの用いる方法で、
これは一般に主メモリよりはるかに速いアクセス時間を
有するが、主メモリよりも何倍も高価につくことがあ
る。従って、実用上の考慮から、通常キャッシュメモリ
は主メモリよりはるかに小さい。
キャッシュメモリは主メモリに記憶された情報の一部
の部分集合（サブセット）を含む、プロセッサと主メモ
リ間のデータ路を与えるシステムバスと処理装置（CP
U）との間に存在する。プロセッサがキャッシュ内にコ
ピーされている主メモリのロケーションヘアアクセスし
ようとするとき（キャッシュ‘ヒット’）、必要な値を
CPUへ与えるのに主メモリへアクセスする必要がなく、
プロセッサはより速く動作を再開できる。一方、プロセ
ッサがシャキャッシュ内にコピーされていない主メモリ
のロケーションへアクセスしようとするときには（キャ
ッシュ‘ミス’）、主メモリへのアクセスが行われなけ
ればならない。この場合、読出データはプロセッサとキ
ャッシュ両方に送られ、その後同じメモリロケーション
へアクセスする試みがキャッシュヒットになるようにす
る。こうして、プロセッサの実効メモリアクセス時間
は、キャッシュメモリの速いアクセス時間と主メモリの
遅いアクセス時間との中間値に減少される。通常キャッ
シュメモリは主メモリより１等級（マグニチュード）以
上小さいので、キャッシュメモリの制御するコンピュー
タサブシステムは、どのメモリロケーションがどのキャ
ッシュロケーションに対応しているのかを判定する方法
（マッピング機能）、及びすでに満杯のキャッシュ内へ
新たなメモリロケーションを書き込む場合に、どのキャ
ッシュロケーションにオーバライト（重ね書き）すべき
かを判定する方法（キャッシュ交換アルゴリズム）を備
えていなければならない。これらの構成オプションを妥
当に選択すると、90〜99％のキャッシュ‘ヒット率’
（キャッシュヒットをもたらすメモリアクセス要求の割
合）が得られる。
キャッシュ性能の別の重要な側面は、所望なメモリロ
ケーションが該当処理装置のキャッシュメモリ内にも存
在するかどうかを処理装置が判定するために辿らねばな
らない手順である。かかるキャッシュメモリの探索をで
きるだけ速く効率的に行うための多くの手法が、当該分
野に存在する。使用すべき的確な手法は、キャッシュ自
体の個々の実効方式、特にマッピング機能に依存する。
しかし一般的には、‘タグディレクトリ’または‘タグ
ストア’と呼ばれる構成が、キャッシュの速い探索を可
能にするものとして提供されている。タグストアとは、
各々がキャッシュメモリの１ブロックと対応した複数の
エントリからなるテーブルである。従来、キャッシュブ
ロックは幾つかの主メモリワードを含んでおり、キャッ
シュへのアクセスは全てこの基本のキャッシュブロック
サイズを単位として行われている。タグストアの各エン
トリは、キャッシュ内のいずれか１つのキャッシュブロ
ックを指定するのに充分なビットを含んでいる。主メモ
リからの１データブロックがキャッシュブロック内へマ
ッピングされるとき、そのキャッシュブロックに対応し
たタグストアのエントリに、主メモリにおけるデータブ
ロックのアドレスの高位ビットがロードされる。完全連
想式のキャッシュ設計では、キャッシュのサーチして所
望の主メモリロケーションを探索したい場合、プロセッ
サは所望のアドレスをタグストア内のエントリと比較す
る。合致が認められると、対応したワードが複数のワー
ドキャッシュブロック内から選ばれる。直接マッピング
式のキャッシュ設計では、対象アドレスの最下位ビット
がタグストアへのインデックスとして使われる。そし
て、アドレスの残りの高位ビットがタグストアのエント
リと比較され、キャッシュヒットを判定する。ヒット連
想式のキャッシュ設計では、対象アドレスの最下位ビッ
トがタグストア内における少数（例えば２または４）の
ロケーションへのインデックスとして使われ、これらの
ロケーションからインデックスドエントリが抽出され、
その限定数のエントリ毎に並列に比較が行われてキャッ
シュヒットを判定する。
CPUモジュールの平均メモリアクセス時間を減らすの
に有効な別の向上策は、キャッシュメモリをマルチレベ
ルの階層構造に編成し、最も小さく最も速い一次キャッ
シュメモリがCPUに最も近く位置し、徐々に遅く且つ大
きくなる二次キャッシュメモリがプロセッサと主メモリ
間のデータバスに沿って位置するように構成することで
ある。このような構成は、非常に速いメモリ装置の高コ
ストと比較的低コストなメモリ装置の遅いアクセス時間
との折哀を表している。最も速く最も小さい一次キャッ
シュメモリでキャッシュミスが生じると、CPUは階層内
で次に下位のキャッシュメモリにアクセスし、そこでの
大きいメモリサイズはキャッシュヒットのより大きい確
立を示唆している。そこでもキャッシュミスが生じる
と、CPUは階層内でさらに下位の二次キャッシュメモリ
にアクセスし、キャッシュ構造のどこかのレベルでキャ
ッシュヒットが生じるまで、あるいは主メモリへのアク
セスが開始されるまで、上記のプロセスが繰り返され
る。
しかし、キャッシュメモリの使用の結果システム効率
が高くなるにつれ、データ一貫性（コヒーレンス）の問
題が生じる。つまり、キャッシュロケーションがそれの
対応する主メモリロケーションと同じ値を保持している
ことが保証されねばならない。データの一貫性を維持す
るための一つの方法は、該当メモリロケーションへのメ
モリ書込アクセスが要求される度に、キャッシュメモリ
内に含まれるデータの変更値をキャッシュメモリ（キャ
ッシュ内に存在する場合）とそれに対応した主メモリロ
ケーションの両方へ書き込むことである。この方法は、
‘書込配分でない’ライトスルー（write−through）方
式と呼ばれている。ライトスルー方式は代替的に、その
メモリロケーションがキャッシュ内に存在していない書
込トランザクションのメモリロケーションを割り当てる
こともでき、この場合ライトスルー方式は書込割当機能
を用いる。データの一貫性を維持する別の方法はライト
バック（write−back）方式で、この方式では対応のキ
ャッシュロケーションをオーバーライトしなければなら
なくなるまで、変更データ値は遅い主メモリに書き込ま
れない。これら両方式を比べた得失として、ライトスル
ー方式では各書込アクセス毎に主メモリに更新するのに
メモリサブシステムのレベルで大きいバンド幅を必要と
する一方、ライトバック方式ではキャッシュの一貫性の
複雑さが増大する。充分なバンド幅を持つシステムで
は、ライトスルー方式の方がその単純さのため好ましい
ことが多い。
（発明が解決しようとする課題） 最近における処理装置のコスト低下が、ノイマン型マ
シン編成からさらに急速な発展を容易とし、共通のシス
テムバスを介して共通の主メモリスペースへアクセスを
行いながら、複数のプロセッサが相互に同時に動作する
方式が出現してきた。各プロセッサは、プロセッサとシ
ステムバス間に存在する各自のプライベートキャッシュ
を備えることができる。このようなマルチプロセッサシ
ステムでは、キャッシュメモリの使用がシングルプロセ
ッサシステムの場合よりシステム性能にとってより重要
となる。なぜなら、共有メモリへアクセスするため共通
のシステムバスを使用する際、各プロセッサが別のプロ
セッサと競合状態になるからである。同じく、１つのメ
モリロケーション内に記憶されている値が、いずれかま
たは全てのプロセッサのプライベートキャッシュメモリ
内へ以前に複製されているかもしれないため、データ一
貫性の問題も一層深刻になる。ローカルキャッシュメモ
リが各々ライトバック方式を採用する場合、１つのプロ
セッサがあるメモリロケーションの値を変更して、その
変更値を自分のキャッシュメモリにだけ書き込むとき、
他のいずれかのローカルキャッシュメモリ内におけるそ
のメモリロケーションのコピーもその１つのプロセッサ
によってなされた変更を反映することを、システムがな
んとか保証しなければならない。
（課題を解決するための手段） 本発明は、時分割式のシステムバスを介して共通のメ
モリスペースを共有する複数のCPUモジュールを備えた
マルチプロセッサコンピュータシステムに係わる。共通
のメモリスペースは、各々が共有システムメモリの一部
を含む複数のメモリモジュールとして実現できる。各CP
Uモジュールは、命令の実行を行うプロセッサと、プラ
イベートなキャッシュメモリ装置と、CPUモジュールの
効率的な制御及びCPUモジュールとシステム内の他の構
成要素との調整のために付加可能なサポート用ハードウ
ェアを具備する。
マルチプロセッサの分野では一般的なように、システ
ムバスにインタフェースされたいずれのモジュールも、
次の４種類のトランザクションのうち１つをバスに対し
て開始できる：空（nul1）、読取、書込及びデータ読
出。これらのトランザクションの１つがバス上で行われ
ている間の時間を、バスサイクルと呼ぶ。空トランザク
ションはいずれのモジュールもバスに要求を出していな
いときに生じ、全てのモジュールによって無視される。
読取トランザクションは、CPUがメモリモジュールに対
してメモリデータを戻す要求を送った場合に生じる。書
込トランザクションは、CPUがメモリモジュールに対し
て新たなメモリデータを書き込む要求を送った場合に生
じる。データ読出トランザクションは、前の読取トラン
ザクションに応じてメモリモジュールがデータをCPUへ
戻すときに生じる。各モジュール間でのシステムバスの
使用をめぐる競合は、システムバスの実行方式に特有
で、仲裁プロトコルの分野で周知な何らかの方法で仲裁
される。
CPUモジュールに関連してサポートハードウェアの一
部として、当該分野で周知な方式は、読出データキュー
（Read Data Queue）と呼ばれる機構をシステムバストC
PUモジュールの間に導入し得ることを示唆している。こ
の機構は、読取トランザクションに応じてメモリから戻
されてきたデータ値を保持する。読出データのキューイ
ングは、主メモリへのアクセスが行われている間、デー
タが戻ってくるのをただ待つ代わりに、プロセッサが他
のタスクを行えるようにすることによってシステムの性
能を高める。読出データキューは、複数のエントリを含
む先入れ先出し（FIFO）キューで、各エントリはデータ
フィールドと有効ビットを含んでいる。CPUモジュール
がデータ読出トランザクションを介して主メモリからデ
ータを受け取るとき、そのデータは読出データキューの
一端に置かれ、有効ビットがそのエントリにセットされ
る。CPUが送られてきたデータをそのキャッシュメモリ
内に受け入れる準備が整うと、最初の有効エントリがキ
ューの他端から取り出され、有効ビットがクリアされ
る。
インバリデート（無効要求）キュー（Invalidate Que
ue）と呼ばれる別のFIFO機構を、システムバスとCPUモ
ジュールとの間に導入することもできる。インバリデー
トキューも、各々が少なくともアドレスフィールドと有
効ビットを具備し‘インバリデート’と称する複数のエ
ントリを含んでいる。CPUが、一貫性トランザクション
のためにシステムバスをモニターする。前記ライトスル
ー方式を採用したシステムでは、CPUがシステムバス上
における書込トランザクションをモニターする。システ
ムバス上でいずれかのデータ書込トランザクションが検
出されると、そのトランザグションのアドレスがCPUモ
ジュールのインバリデートキューの一端に置かれ、有効
ビットがセットされる。CPUがインバリデートを処理可
能になると、最初の有効エントリがインバリデートキュ
ーの他端から取り出され、有効ビットがクリアされる。
書込トランザクションのアドレスがキャッシュ構造の内
容に照らしてチェックされ、存在すれば、そのアドレス
に対応したエントリは無効としてマーク表示される。こ
うして、CPUが古くなったデータ値を使うことが妨がれ
る。
マルチプロセッサシステムでのキャッシュの一貫性に
対する要求は、複雑である。マルチプロセッサシステム
におけるキャッシュの一貫性の一側面は、各キャッシュ
メモリがシステムバス上に生じたトランザクションを同
じ順序で処理すれば維持される。システムバス上に現れ
たインバリデートの順序は、それらを保存するFIFOキュ
ーによって保つことができる。同じく、データ読出トラ
ンザクションの順序も、それらのFIFOキューによって保
持できる。しかし残念ながら、システムバスに現れた際
における。データ読出トランザクションに対するインバ
リデートの順序、同じく逆にインバリデートに対するデ
ータ読出トランザクションの順序は、別個の読出データ
及びインバリデートキューを用いても通常保存できな
い。
上記したようなキューを用いずにキャッシュの一貫性
を維持する別の方法も、当該分野において存在する。例
えば、個々のプロセッサモジュール間における直接交信
の手段を与える追加のハードウェアをシステムに含めた
り；データの一貫性を保存する専用のコマンドをCPUの
命令セットに含めたり；あるいは主メモリと個々の各プ
ライベートキャッシュメモリとの間に直接交信の手段を
確立したりすることが可能である。さらに別の代替法で
は、どのデータが各々のキャッシュメモリ内に存在する
かをシステムが追跡し続けられるように包括的なディレ
クトリを構成し、必要に応じてシステムがキャッシュメ
モリ内のデータを無効にし、データの一貫性を維持する
ようにもできる。
しかし、上記の方法のいずれかを実施する際、システ
ムコストまたはシステム性能のどちらかで、ある程度の
犠牲が余儀なくされる。プロセッサ同士間もしくはキャ
ッシュメモリと主メモリ間に交信路を形成する場合、さ
らに包括的なキャッシュディレクトリを含める場合、上
記の犠牲は主に経済的な面で現れる一方、命令セットを
変更してデータの一貫性を保存しようとすると、システ
ム性能が犠牲にされることとなろう。
データの一貫性を保存するため、検出された全ての書
込トランザクションを処理する別の方式は、CPU（プロ
セッサ）のバス飽和を引き起こすことになろう。つま
り、システムバス上のどの書込トランザクションについ
ても各CPUでインバリデートの処理を行えば、マルチプ
ロセッサシステムの全計算時間のかなりの量がそれで占
められてしまう。
従って、プロセッサバスがオーバロードしないよう
に、プライベートプロセッサバスに送られるインバリデ
ートバスの数を、“選別（フィルタリング）する”効率
的な手段を実施するのが有利である。つまり、該当プロ
セッサのキャッシュ内に存在するメモリアドレスに対応
したインバリデータだけを、プライベートプロセッサバ
スへ送るのが有利である。
本発明は、マルチプロセッサシステム内のCPUモジュ
ールが、そのCPUモジュールのキャッシュメモリ内のデ
ータに影響を及ぼさない書込トランザクションを“選別
出力”するのを可能とした方法及び装置を提供する。こ
れによって、マルチプロセッサシステム内で発生される
過度なインバリデートトラヒックのため、システムの効
率が著しく減少されることはない。
本発明に従って設計されるマルチプロセッサコンピュ
ータシステムは、共通のシステムバスにインタフェース
された複数のCPUモジュールを具備する。これらのモジ
ュールが、コンピュータの主メモリを形成すると共に時
間分割式システムバスにインタフェースされた複数のメ
モリモジュールへのアクセスを共有する。CPUモジュー
ルは各々、中央プロセッサの他、キャッシュメモリの機
能を制御するのに必要なハードウェアと共に、主メモリ
内の情報の一部の部分集合を記憶するのに使われるロー
カルキャッシュメモリを具備している。本発明の一実施
例において、ローカルキャッシュメモリは、一次キャッ
シュとそれより大きい二次つまりバックアップキャッシ
ュで構成された階層構造を有する。一次キャッシュメモ
リに含まれるデータはバックアップキャッシュメモリ内
に含まれたデータの部分集合といてもよいし、あるいは
各キャッシュメモリ内のデータ集合（セット）を相互に
排他的にしてもよい。前者の場合、各プロセッサモジュ
ールの一次及びバックアップキャッシュメモリ内におけ
るコピー間でもデータの一貫性を保持する必要があるた
め、データ一貫性の問題がさらに複雑化する。
各CPUモジュール内のプロセッサバスが、CPUからメモ
リインタフェースへ至り、主メモリまたはキャッシュメ
モリからデータを読み取ったり、そこへデータを書き込
むためのデータ路を与える。プロセッサバスは、要求さ
れたキャッシュインバリデート（無効要求）を実行する
のにも使われる。各CPUモジュール内のメモリインタフ
ェースが、ローカルプロセッサバスを共通の時分割式シ
ステムバスに接続する。またメモリインタフェースは、
システム内における複数のCPUモジュール間でのバス競
合を処理するのに使われ仲裁プロトコルにも寄与する。
本発明では、プロセッサバスの他、メモリインタフェー
スとキャッシュコントローラロジック間での直接交信の
ため専用のデータ路が設けられている。以下、この専用
データ路をインバリデートバス（Ｉ−バス）と称し、こ
のバスがプロセッサバスと共にメモリインタフェースの
一部と見なされる。
潜在的なインバリデートの選別（フィルタリング）
は、各CPUモジュールのメモリインタフェースで行われ
る。メモリインタフェースが、他のCPUモジュールから
のメモリ書込について、共通のシステムバスをモニター
する。書込トランザクションが検出されると、メモリイ
ンタフェースがＩバスを介してキャッシュコントローラ
と交信し、書込トランザクションが該当CPUモジュール
のキャッシュメモリ階層にコピーされたメモリロケーシ
ョンを含んでいるかどうかを判定する。書込ロケーショ
ンがCPUモジュールのキャッシュメモリ内のどこにも存
在しないと、書込トランザクションは無視され、どのイ
ンバリデートもキャッシュコントローラつまりCPUモジ
ュールに送られず、プロセッサバスはCPUモジュールに
よって利用可能な状態に留まる。書込ロケーションがCP
Uモジュールのキャッシュメモリ内にコピーされている
と、メモリインタフェースがプロセッサバスを介して書
込トランザクションの情報を送り、キャッシュコントロ
ーラ及びCPUモジュールによって受け取られ、インバリ
デートとして処理される。
本発明の前記及びその他の特徴は、添付の図面を参照
した好ましい実施例の説明から一層明かとなろう。
図面は発明の好ましい実施例を示し、各図中同じ部材
は同じ参照番号で表してある。
（実施例） 本発明によるマルチプロセッサベースのコンピュータ
システム８の全体構成が、第１図に示してある。システ
ムの共有主メモリを構成する多数（Ｎ個）のメモリモジ
ュール10が、当該分野で周知なように、バスの実行方式
に依存した手段によって共通のシステム12にインタフェ
ースされたものとして表してある。実際上、メモリモジ
ュール10の数Ｎは、主メモリの所望な実行方式に応じて
１以上の任意の数とし得る。本発明は２つ以上のプロセ
ッサモジュール14を用いた計算機システムを意図してい
るが、分かりやすくするため２つだけが図示してある。
第２図は、２つのCPUモジュール14を有する同様なマ
ルチプロセッサコンピュータシスム８を示す。各CPUモ
ジュール14は、緊密に接続された一次キャッシュ及びCP
U装置20からなる２レベルの階層キャッシュメモリ構造
と、バックアップキャッシュ／キャッシュコントローラ
装置22を使用する。また各CPUモジュール14は、システ
ムバス12へのアクセスに関する仲裁プロトコルに寄与す
るメモリインタフェース装置24も具備している。プロセ
ッサバス30が、CPU20とバックアップキャッシュ／キャ
ッシュコントローラ装置22の間、及びCPU20と各CPUモジ
ュール14のメモリインタフェース装置24の間での交信用
データ路を与える。システム用の共有主メモリは、同じ
くシステムバス12にインタフェースされた複数のメモリ
モジュール10の形で実施される。このような主メモリに
係わる実行及びインタフェース方式は、当該分野で周知
である。尚CPUモジュール14は、２レベルのキャッシュ
メモリ階層を用いたCPUの典型例である。
第２図に示したマルチプロセッサコンピュータシステ
ム８におけるキャッシュメモリの無効化は、次のように
行われる。メモリインタフェース装置24がシステムバス
12をモニターし、そこに現れる各書込トランザクション
を検出する。各書込トランザクション毎に、メモリイン
タフェース装置24が適切な無効化情報（書込アクセスの
アドレスを含む）を、それぞれの各CPUモジュール14内
のプロセッサバス30を介してCPU20とバックアップキャ
ッシュ／キャッシュコントローラ装置22の両方に送る。
本発明では、CPUモジュール内の異なる構成を開示す
る。すなわち第３図が、本発明に従って設計された第１
図のCPUモジュール14の１つを示している。CPUモジュー
ル14は、第２図に示した典型的なマルチプロセッサシス
テムと同様、CPU/一次キャッシュ装置20、キャッシュコ
ントローラ／バックアップキャッシュ装置22、メモリイ
ンタフェース装置24、これら３つの装置を相互に接続す
るプロセッサバス30で構成されている。CPU/一次キャッ
シュ装置20内には、複数のエントリのテーブルを与える
一次キャッシュタグストア44が含まれており、各エント
リが一次キャッシュメモリ内の１ブロックのデータと対
応している。ここで、本発明の一特徴は、一次キャッシ
ュタグストア44のコピー40がキャッシュコントローラ装
置22に含まれている点にある。第３図に示された別の特
徴は、メモリインタフェース装置24とキャッシュコント
ローラ／バックアップキャッシュ装置22の間の追加のデ
ータ路46が設けられていることである。この追加のデー
タ路46は、インバリデートバス（Ｉ−バス）と称する専
用バスである。
本発明のシステムにおけるキャッシュメモリの無効化
は、次のように行われる。メモリインタフェース装置24
が通常の方法でシステムバス12をモニターし、書込トラ
ンザクションをモニターする。書込トランザクションが
検出されると、メモリインタフェース装置24が書込アク
セスのアドレスを、インバリデートバス46を介してキャ
ッシュコントローラ／バックアップキャッシュ装置22に
送る。キャッシュコントローラ／バックアップキャッシ
ュ装置22は、書込トランザクションに含まれているロケ
ーションが一次キャッシュタグストア44またはバックア
ップキャッシュタグストア42のどちらかに存在している
かどうかを、バックアップキャッシュタグストア42と一
次キャッシュタグストアのコピー40に問い合わせる。書
込アクセスのロケーションがいずれかのキャッシュタグ
ストア内に存在すれば、メモリインタフェース装置24が
プロセッサバス30上にインバリデート（無効要求）を出
力し、これがCPU/一次キャッス装置20またはキャッシュ
コントローラ／バックアップキャッシュ装置22のいずれ
か、あるいは両方によって通常の方法で処理される。書
込トランザクションに含まれているロケーションがいず
れのキャッシュメモリにも存在しなければ、それ以上の
措置を講じる必要は何等なく、プロセッサバス30は自由
な状態のままである。
別の実施例（図示せず）では、キャッシュコントロー
ラ装置がCPUに直接に付設され、バックアップつまり二
次キャッシュ装置は使われない。この実施例での専用Ｉ
バス46はCPUに直接接続され、前述したように機能し
て、無効要求をプロセッサバス30へ選別出力する。
本発明の原理、好ましい実施例及び形態を、以上の明
細書において説明した。ここに開示した特定の形態は制
限するものでなく例示と見なされるので、本発明はそれ
らの形態に制限されるものと解釈されるべきでない。ま
た、発明の精神を逸脱することなく、各種の変形及び変
更が当業者にとっては可能であろう。
【図面の簡単な説明】
第１図は共有の主メモリを構成する複数のメモリモジュ
ールと複数のCPUモジュールを含み、これら全てが共通
のシステムバスにインタフェースされているマルチプロ
セッサコンピュータシステムのブロック図；第２図は同
様なマルチプロセッサコンピュータシステムのブロック
図で、各々２レベルの階層キャッシュメモリを有し、共
通のシステムバスにインタフェースされた２つのCPUモ
ジュールを示す；及び第３図は本発明に従って編成され
た第１図のCPUモジュールの１つのブロック図である。 ８……コンピュータシステム、10……主メモリを構成す
るメモリモジュール、12……システムバス、14……プロ
セッサ（CPUモジュール）、20……CPU（中央処理装
置）、22……キャッシュコントローラ（及び二次キャッ
シュメモリ）、24……メモリインタフェース、30……プ
ロセッサバス、40……一次キャッシュタグストアのコピ
ー、42……二次キャッシュタグストア、44……一次キャ
ッシュメモリ及びそのタグストア、46……インバリデー
トバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジー マイケル ユーラー アメリカ合衆国 マサチューセッツ州 01752 マルボロー コンコード ロー ド 1200 (72)発明者 ダブリュー ヒュー ダーダン アメリカ合衆国 マサチューセッツ州 02168 ウォーバン フェアリー ロー ド 51 (56)参考文献 特開 昭61−62150（ＪＰ，Ａ) 特開 昭54−92137（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】a.データを記憶し、メモリ制御信号を発生
    する複数のアドレス可能な記憶ロケーションを含む主メ
    モリ手段と、 b.各々のプロセッサが、 i.前記主メモリ手段に記憶されたデータの部分集合を記
    憶する一次キャッシュメモリと該一次キャッシュメモリ
    内に記憶されたデータのメモリアドレスを指示する一次
    キャッシュタグストアとを含み、命令に応じてデータを
    処理し、前記主メモリ手段内のアドレス可能な記憶ロケ
    ーションにアクセスするトランザクションを開始する中
    央処理装置、及び ii.前記主メモリ手段に記憶されたデータの部分集合を
    記憶する二次キャッシュメモリ、該二次キャッシュメモ
    リ内に記憶されたデータのメモリアドレスを指示する二
    次キャッシュタグストア、及び前記一次キャッシュグダ
    ストアのコピーを記憶する一次キャッシュタグストアコ
    ピー手段を含み、前記中央処理装置とは別個のキャッシ
    ュコントローラを含む、 データを処理する複数のプロセッサと、 c.前記主メモリ手段と前記プロセッサとを相互に接続
    し、且つ前記プロセッサの各々を相互に接続するシステ
    ムバスと、 を備えており、 d.前記プロセッサの各々がさらにメモリインタフェース
    を含み、該メモリインタフェースが、 i.前記システムバス上の書込トランザクションをモニタ
    ーするため、前記メモリインタフェースをシステムバス
    に接続する接続手段、 ii.前記システムバス上で検出された書込トランザクシ
    ョンを受け取る受取手段、 iii.検出された書込トランザクションに関連のメモリア
    ドレスを、前記キャッシュコントローラに伝送するイン
    バリデートバス手段、及び iv.前記受取手段を前記キャッシュコントローラと前記
    中央処理装置に接続する前記インバリデートバスとは別
    個のプロセッサバス を含んでおり、前記受取手段によって前記キャッシュコ
    ントローラに伝送されたメモリアドレスが前記一次キャ
    ッシュタグストアまたは前記キャッシュコントローラに
    おける前記二次キャッシュタグストア内に存在すれば、
    前記メモリアドレスが無効要求として前記プロセッサバ
    スにて前記一次キャッシュおよび二次キャッシュへと伝
    送され、存在しなければ前記書込トランザクションが前
    記プロセッサによって無視される、 ことを特徴とするコンピュータシステム。
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