JP2634141B2 - マルチプロセッサ・システム - Google Patents

マルチプロセッサ・システム

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JP2634141B2
JP2634141B2 JP6004040A JP404094A JP2634141B2 JP 2634141 B2 JP2634141 B2 JP 2634141B2 JP 6004040 A JP6004040 A JP 6004040A JP 404094 A JP404094 A JP 404094A JP 2634141 B2 JP2634141 B2 JP 2634141B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ・シス
テムに関し、とくに順序性を持ったデータ列のある時点
におけるデータ・セットをマルチプロセッサ・システム
の要素プロセッサに高速に割り当て、効率良く並列に実
行できるようにするものである。
【０００２】
【従来の技術】従来、三次元グラフィクス・インターフ
ェイスの一つであるＰＨＩＧＳ（Programmer's Hierach
ical Interactive Graphics System）などでは、データ
を構造で持ち、描画時にこのデータの構造を評価して、
描画命令の列を発生する。この描画命令の列は、アトリ
ビュートおよびプリミティブよりなる。アトリビュート
はＴＳＬ(Traverse State List)の中のアトリビュート
の項目に入れられる。そしてプリミティブはそのプリミ
ティブが発行されたときのＴＳＬ内のアトリビュートを
使って描画を行なう。これをマルチプロセッサで並列に
実行しようとした場合、プリミティブごとにプロセッサ
を割り当てて実行させると効率が良い。この場合プリミ
ティブが割り当てられる各プロセッサはプリミティブが
割り当てられた時のＴＳＬの内容を覚えておかなければ
ならない、これを行なうためにはプリミティブの処理を
行なうたびに、その時点でのＴＳＬを自分の私有領域に
コピーしておかなければならない。ＴＳＬの大きさは、
通常１０００バイト以上あるのでバスのトラフィックの
増大等でオーバーヘッドが大きくなりマルチプロセッサ
による並列実行による高速化の利点が損なわれる。
【０００３】ＴＳＬをプリミティブの割り当て時にコピ
ーするのではなく、各要素プロセッサがそれぞれ独立に
解釈実行する方式も考えられる。これをシンメトリ方式
と呼ぶ（シンメトリ方式は「ＰＨＩＧＳの構造体を処理
するジオメトリ演算のマルチプロセッサ上での実行効率
評価」松本尚、川瀬桂、森山孝男：並列処理シンポジウ
ムＪＳＰＰ’９２、p375-382の中で紹介されてい
る。）。
【０００４】シンメトリ方式は、共有メモリ上に排他的
にアクセスされるカウンタを設け、各要素プロセッサは
カウンタの値を読みだし、これを１インクリメントして
更新する。こうして得られたカウンタの値をチケットと
して、各要素プロセッサは通し番号がチケットの番号と
同じプリミティブ（図形要素）に出合うまでトラバーサ
ルを行なう。その間に出合ったチケットの番号と違うプ
リミティブは全て読み飛ばし、アトリビュート設定指示
やトラバーサルの指示のみ実行する。その後チケットの
番号と同じプリミティブを処理する。
【０００５】シンメトリ方式で処理を行なう場合、スヌ
ープキャッシュプロトコルにａｌｌ−ｒｅａｄプロトコ
ルを用いることにより、高速化が行なえる。これについ
ては特開平２−２３８５３４号公報を参照されたい。
【０００６】この方法は、ストラクチャの格納場所ＣＳ
Ｓ(Central Structure Store)の領域内で全ての要素プ
ロセッサ（ＰＥ）が読み込む必要のある部分（ストラク
チャヘッダやアトリビュート設定指示など）に対して、
スヌーププロトコルをａｌｌ−ｒｅａｄに設定してお
き、ある要素プロセッサが共有バスを用いてこれらのデ
ータを読みだした場合にバスをスヌープしている他のプ
ロセッサのキャッシュにおいてもそのデータをできる限
りキャッシュ内に取り込むようにするものである。これ
により、他の要素プロセッサがトラバーサルのために同
じデータをその後に読もうとした場合、そのデータはす
でにキャッシュされていることが期待され、共有バスへ
のアクセスが低減されるので処理の高速化が期待でき
る。この様子を図１に示す。
【０００７】この図は右端のプロセッサが共有メモリか
ら読み込んでいるデータをその他のスヌープキャッシュ
が取り込んでいるところである。しかし、このａｌｌ−
ｒｅａｄプロトコルを用いたシンメトリ方式は各要素プ
ロセッサが一定時間内にＣＳＳのほぼ同じあたりを読み
込む（トラバーサルする）場合にのみ効果がある。要素
プロセッサの数が増えたときとか、プリミティブの処理
時間のばらつきが大きいときには、キャッシュサイズの
大きさをこえてａｌｌ−ｒｅａｄによる強制的割つけが
起こり、まだ保持しておくべきデータのリプレースがお
こる。これをここでは説明のためオーバランと呼ぶ。こ
のオーバランが起こると不必要なリプレースが起こるの
で、共有バスのトラフィックの増大及び処理速度の低下
が起こる。オーバランの様子を以下に説明する。
【０００８】ここでは、説明を簡単にするために、ＰＥ
の数は２、キャッシュサイズは１６ワード２ウェイセッ
トアソシエティブであるとする。（実際のキャッシュサ
イズはもっと大きい）。また、キャッシュミスが起きた
ときは、一回のバス転送で１ワードづつ共有メモリから
読み込むとする。また、キャッシュブロックのリプレー
スはＬＲＵ（Least Recently Used）で行なわれるとす
る。
【０００９】今、２つのＰＥ、ＰＥ０とＰＥ１がそれぞ
れトラバースを行なっているところを考える。トラバー
スはアドレス０００から順に１ワードづつアドレスの増
加する方に向かって読み込みが起こるものとする。また
トラバースの途中ではプリミティブ処理のため、一定時
間トラバースが停止することがある。この停止する場所
及び停止時間はそれぞれのＰＥによって異なる。 図２
は、ＰＥ０がアドレス００ｃ、ＰＥ１がアドレス００１
まで読み込んだ状態を示している。スヌープキャッシュ
のａｌｌ−ｒｅａｄプロトコルが有効に働き、バス転送
は１３回で済む。図３はＰＥ０がアドレス００ｆまで読
み込んだ状態である。キャッシュブロックは全てうまっ
てしまったので、以降のデータアクセスにはキャッシュ
ブロックのリプレースが起こる。
【００１０】図４はＰＥ０がアドレス０１３まで読み込
んだ状態である。このとき、ＰＥ１は未だアドレス００
１までしか読み込みを行なっていない。キャッシュされ
ていたアドレス０００−００３までのデータは、ＰＥ０
のアクセスによってそれぞれアドレス０１０−０１３ま
でのデータによってリプレースされる。ＰＥ１はまだア
ドレス００２、００３のデータはアクセスしておらず、
なおかつこの先必要であるにもかかわらずリプレースさ
れてしまった。これがオーバランである。
【００１１】図５はＰＥ１がアドレス００２のデータを
読み込んだところである。このときも、これから先に必
要なアドレス００ａのデータを追い出してアドレス００
２の内容を読み込むことになる。
【００１２】以降図６、図７、図８、図９と進み、それ
ぞれのＰＥがアドレス０１７まで読み込みを行なうと、
それぞれのバスアクセスの回数は、ＰＥ０が３２回、Ｐ
Ｅ１が３０回となる。これは、オーバランによって必要
なキャッシュの内容がａｌｌ−ｒｅａｄプロトコルの強
制的割つけによって上書きされてしまうからである。
【００１３】この、現象はＰＥの数が増えるにつれて起
こり易くなる。ａｌｌ−ｒｅａｄプロトコルによる他の
キャッシュへの割つけは、そのアクセスアドレスに対応
するキャッシュブロックがリプレースされる前にライト
バックしなければならない場合（ダーティな場合）以外
に必ず起こる。
【００１４】
【発明が解決しようとする課題】本発明は共有バス、共
有メモリ型のマルチプロセッサで順序性を持ったデータ
列のある時点におけるデータセットを要素プロセッサに
高速に割り当て、効率良く並列に実行することを可能に
することを目的としている。
【００１５】
【課題を解決するための手段】本発明では、以上の目的
を達成するために、キャッシュ・ブロックに対して参照
ビットを設けて、まだ参照していないキャッシュ・ブロ
ックへの他のキャッシュからのａｌｌ−ｒｅａｄに伴う
割つけを防ぐ機構を追加している。
【００１６】このプロトコルをｗｅａｋ−ａｌｌ−ｒｅ
ａｄプロトコルと呼ぶことにする。ｗｅａｋ−ａｌｌ−
ｒｅａｄプロトコルの実装に際しては、ハードウェアの
負担は従来のａｌｌ−ｒｅａｄプロトコルに対して、参
照ビットとその制御の追加だけでよい。また、参照ビッ
トを有効ビット（これはａｌｌ−ｒｅａｄの場合でも必
要）で兼用することによってハードウェア量を増やさず
に実現することもできるが、この場合はソフトウェアへ
の制限が大きくなる。
【００１７】参照ビットは、キャッシュ・ブロックに新
しいデータが読み込まれたときに０となり、そのキャッ
シュ・ブロックがＣＰＵから参照されたとき１となる。
基本的な動作はａｌｌ−ｒｅａｄプロトコルと同じで、
他のキャッシュのデータ読み込みを関して、もし該当ブ
ロックがライトバックの必要なくリプレース可能で、な
おかつ参照ビットが１の場合、そのデータをキャッシュ
の中に取り込む。なお、自分のＣＰＵのアクセスによる
リプレースは参照ビットが０のときでも行なう。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明を行なう。図１０にシステムの全体を示
す。図１０において複数のプロセッサＰＥ１、ＰＥ２、
ＰＥ３、ＰＥ４はそれぞれプライベート・キャッシュＳ
Ｃ１、ＳＣ２、ＳＣ３、ＳＣ４（ＳＣはスヌーピ・キャ
ッシュの略である）を介して共有バス１００および共有
メモリ２００に接続されている。そして各プライベート
・キャッシュＳＣ側に制御装置を設けて共有バス１００
上の信号を監視させ、分散制御方式によりデータの一貫
性を実現する。すわなちこの方式では各制御装置が共有
バス１００上のプロトコルにしたがって動作することに
よりデータの一貫性を実現する。なおリスト管理部ＬＭ
はトラバーサル・ステート・リスト・バッファＴＳＬを
管理するものである。
【００１９】各プロセッサＰＥは共有メモリ２００に格
納された描画指示命令ディスプレイ・リスト３００を読
みとり、処理を行なった後ディスプレイ・バス４００を
介してラスタライザ５００にデータを渡す。６００は表
示装置を示す。
【００２０】図１１はプライベート・キャッシュＳＣの
構造を示す。第１アドレス線、第１コントロール線、第
１データ線はプロセッサＰＥに接続される。第２アドレ
ス線、第２コントロール線、第２データ線は共有バス１
００に接続され、プロセッサＰＥおよびプライベート・
キャッシュＳＣからの共有メモリ２００へのアクセスの
ため使用されるほか、プライベート・キャッシュＳＣが
バス１００上の信号を監視するために使用される。
【００２１】タグ・メモリTag11、Tag12、Tag21、Tag22
およびアドレス比較器Comp11、Comp12、Comp21、Comp22
はプロセッサＰＥからのアクセスと、共有バス１００の
監視を同時に行なうために二重化されている。タグ・メ
モリTag11およびTag21はそれぞれ同じ内容で、データ・
メモリData1に対するアドレスと属性を保持している。
タグ・メモリTag12とTag22についても同様にデータ・メ
モリData2に対するアドレスと属性を保持している。な
おCtr1、Ctr2はコントローラであり、Mux1、Mux2はマル
チプレクサである。
【００２２】図１２にタグ・メモリTagの詳細を示す。
タグ・メモリTagのタグは状態を示すビット群Ｓと参照
を示すビットＲそして、メモリアドレスの一部からな
る。ビット群Ｓはキャッシュ間のデータの一貫性をとる
ために使われる。これに関してはProceedings of 13th
International Symposium on ComputerArchitecture、
(1986)、414-423、"A Class of Compatible CacheConsi
stency Protocols and Support by the IEEE Futurebu
s"に詳しく記述されている。参照ビットRはキャッシュ
ブロックにデータが読み込まれた時にりセット（０）さ
れ、プロセッサによりデータが参照された時にセット
（１）される。
【００２３】本発明のｗｅａｋ−ａｌｌ−ｒｅａｄプロ
トコルではある要素プロセッサがｗｅａｋ−ａｌｌ−ｒ
ｅａｄで共有メモリからデータを読み込んだ場合、その
他の要素プロセッサは通常のスヌープ・キャッシュの処
理の他に、以下のような処理を行なう。
【００２４】キャッシュ・ラインに無効なキャッシュブ
ロックが存在する場合は、その一つを選択しｗｅａｋ−
ａｌｌ−ｒｅａｄされたデータをキャッシュする。同時
にキャッシュブロックの状態を更新するとともに参照ビ
ットＲをリセット（０）する。
【００２５】キャッシュ・ラインに無効なキャッシュブ
ロックが存在せず、キャッシュブロック状態がクリーン
（そのブロックのデータが共有メモリの内容と同一）で
かつ参照ビットＲがセット（１）されているブロックが
存在する場合、その一つを選択しｗｅａｋ−ａｌｌ−ｒ
ｅａｄされたデータをキャッシュする。同時にキャッシ
ュ・ブロックの状態を更新するとともに参照ビットＲを
リセット（０）する。
【００２６】
【発明の効果】本発明のｗｅａｋ−ａｌｌ−ｒｅａｄプ
ロトコルによって、図２から図９のアクセスパターンを
行なうと、バスアクセスの回数は、ＰＥ０が３２回、Ｐ
Ｅ１が１６回となる。したがって、ａｌｌ−ｒｅａｄプ
ロトコルを用いた場合（ＰＥ０が３２回、ＰＥ１が３０
回）に対してキャッシュヒット率が向上しバスアクセス
の回数（使用率）が減少する。特にバスの使用率は共有
バス型のマルチプロセッサにとって、その最大のボトル
ネックとなり得るので、バスアクセスの回数の低減は性
能向上に極めて大きく貢献する。
【図面の簡単な説明】
【図１】 従来の構成を示すブロック図である。
【図２】 従来の構成の不都合を説明する図である。
【図３】 従来の構成の不都合を説明する図である。
【図４】 従来の構成の不都合を説明する図である。
【図５】 従来の構成の不都合を説明する図である。
【図６】 従来の構成の不都合を説明する図である。
【図７】 従来の構成の不都合を説明する図である。
【図８】 従来の構成の不都合を説明する図である。
【図９】 従来の構成の不都合を説明する図である。
【図１０】 この発明の実施例の全体構成を示すブロッ
ク図である。
【図１１】 上述実施例の要部の構成を示すブロック図
である。
【図１２】 図１１の構成例の細部を説明する図であ
る。
【符号の説明】
ＰＥはプロセッサ。 ＳＣはプライベート・キャッシュ。 Ｔａｇはタグ・メモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森山 孝男 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 東京基礎研 究所内 (56)参考文献 特開 平４−280351（ＪＰ，Ａ) 特開 昭62−241051（ＪＰ，Ａ) 特開 平２−47756（ＪＰ，Ａ) 特開 平２−234247（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 共有バスに、個別のキャッシュ・メモリ
    を介して複数のプロセッサを結合したマルチプロセッサ
    ・システムにおいて、 上記キャッシュ・メモリの各々に、 上記バス上のデータの転送を監視し、他のキャッシュ・
    メモリが上記バスを介して読み込むデータを、上記デー
    タの転送が所定のモードのときに、対応するキャッシュ
    ・メモリに読み込む手段と、 キャッシュ・ラインごとに設けられ、当該キャッシュ・
    ラインが対応するプロセッサから参照されたかどうかを
    示すビットを保持するビット保持手段と、 上記ビット保持手段を参照して、上記キャッシュ・ライ
    ンが対応するプロセッサにより参照されていないとき
    に、当該キャッシュ・ラインを上記読み込み手段による
    読み込みでリプレースしないようにするリプレース制御
    手段とを設けたことを特徴とするマルチプロセッサ・シ
    ステム。
  2. 【請求項２】 上記キャッシュ・メモリは、プロセッサ
    からのアクセスを受ける第１のサブ・キャッシュ・メモ
    リと、バス上の信号を監視するのに用いる第２のサブ・
    キャッシュ・メモリとを含む請求項１記載のマルチプロ
    セッサ・システム。
  3. 【請求項３】 個別のキャッシュ・メモリを介して共有
    バスに接続された複数のプロセッサと、 上記プロセッサで生成される画像データを受け取って表
    示を行う表示部とを有し、 上記キャッシュ・メモリの各々に、 上記バス上のデータの転送を監視し、他のキャッシュ・
    メモリが上記バスを介して読み込むデータを、上記デー
    タの転送が所定のモードのときに、対応するキャッシュ
    ・メモリに読み込む手段と、 キャッシュ・ラインごとに設けられ、当該キャッシュ・
    ラインが対応するプロセッサから参照されたかどうかを
    示すビットを保持するビット保持手段と、 上記ビット保持手段を参照して、上記キャッシュ・ライ
    ンが対応するプロセッサにより参照されていないとき
    に、当該キャッシュ・ラインを上記読み込み手段による
    読み込みでリプレースしないようにするリプレース制御
    手段とを設けたことを特徴とする画像表示装置。
JP6004040A 1994-01-19 1994-01-19 マルチプロセッサ・システム Expired - Lifetime JP2634141B2 (ja)

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US08/702,424 US5802570A (en) 1994-01-19 1996-08-14 Multiprocessor system with parallel execution of data

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