JP3281893B2 - キャッシュ・メモリ階層内で利用するキャッシュ・コヒーレンシ機構を実施するための方法およびシステム - Google Patents

キャッシュ・メモリ階層内で利用するキャッシュ・コヒーレンシ機構を実施するための方法およびシステム

Info

Publication number
JP3281893B2
JP3281893B2 JP03458498A JP3458498A JP3281893B2 JP 3281893 B2 JP3281893 B2 JP 3281893B2 JP 03458498 A JP03458498 A JP 03458498A JP 3458498 A JP3458498 A JP 3458498A JP 3281893 B2 JP3281893 B2 JP 3281893B2
Authority
JP
Japan
Prior art keywords
cache
cache memory
bit
line
primary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03458498A
Other languages
English (en)
Other versions
JPH10254772A (ja
Inventor
ドウェイン・アラン・ヒックス
ペンチュン・ピーター・リュー
マイケル・ジョン・メイフィールド
ラージンデル・ポール・シング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH10254772A publication Critical patent/JPH10254772A/ja
Application granted granted Critical
Publication of JP3281893B2 publication Critical patent/JP3281893B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理システム
に関し、さらに詳細には、高性能データ処理システム内
で利用するキャッシュ・メモリに関する。さらに具体的
に言えば、本発明は、高性能データ処理システム内で非
包括的キャッシュ・メモリ階層をサポートするキャッシ
ュ・コヒーレンシ機構を実施するための方法およびシス
テムに関する。
【０００２】
【従来の技術】複数レベルのキャッシュ・メモリを含む
コンピュータ・アーキテクチャは、近年になって特に関
心の高い分野になり、発展した技術である。広く行われ
ている研究ではこれまで、２レベルキャッシュ・メモリ
階層と、それに関連した、このようなキャッシュ・メモ
リ階層を操作して、システムのキャッシュ・コヒーレン
シ要件を満たしながらプロセッサのパフォーマンスを最
大限にするプロトコルとを扱ってきた。
【０００３】２レベル・キャッシュ・メモリ階層は、異
なるサイズおよび速度を有する２つのキャッシュ・メモ
リからなるキャッシュ・メモリ・システムである。通常
は、一般に１次キャッシュまたはＬ１キャッシュと呼ば
れる第１キャッシュ・メモリの方がアクセス時間が高速
であり、かつビットごとのコストが高く、一般に２次キ
ャッシュまたはＬ２キャッシュと呼ばれる第２キャッシ
ュの方がアクセス時間が低速であり、かつビットごとの
コストが低い。通常は、小型かつ高速の１次キャッシュ
をオンチップにし、大型かつ低速の２次キャッシュをオ
フチップにするが、いくつかの高性能プロセッサの設計
ではオンチップの２次キャッシュもかなり一般的であ
る。
【０００４】コヒーレント・メモリ・システムの主な目
的は、資源の共用の同期および協調使用が可能になるよ
うにメモリ階層内の全てのメモリ装置に同じ情報のコピ
ーを提供することである。そうでなければ、古いまたは
失効した情報のコピーが不注意に利用された場合に問題
が生じることになる。このため、包含と呼ばれる方式で
は、１次キャッシュは通常は２次キャッシュに記憶され
たデータのサブセットを含むように設計される。この包
含方式は、１次キャッシュと２次キャッシュの間にある
一定レベルの冗長度を提供し、１次キャッシュへのバス
・トラフィックを減少させることができる。ただし、こ
の包含方式に関連した欠点もある。１つの欠点は、２次
キャッシュ中で置換されたキャッシュ・ラインが１次キ
ャッシュのそれと異なる場合、および２次キャッシュ中
で置換されたキャッシュ・ラインが「修正」状態にある
場合に、ラインの再充てん操作に対処するために１次キ
ャッシュからシステム・メモリへの追加のキャストアウ
トが必要になることである。ちなみに、２次キャッシュ
中で置換されたキャッシュ・ラインと同じアドレスを有
する１次キャッシュ中のキャッシュ・ラインは、包含方
式では１次キャッシュ中に単独で存在することができな
いので、これをシステム・メモリにキャストアウトする
必要がある。
【０００５】非包括的キャッシュ・メモリ階層によって
包含の制限を緩和させればキャッシュ・パフォーマンス
は向上するが、１次キャッシュと２次キャッシュの間の
コヒーレンシを維持するために特別なプロトコルを利用
しなければならない。本発明は、非包括的な１次キャッ
シュおよび２次キャッシュをサポートするキャッシュ・
コヒーレンシ機構を提供するためのものである。
【０００６】
【発明が解決しようとする課題】前述に鑑みて、したが
って本発明の１つの目的は、改善されたデータ処理の方
法およびシステムを提供することである。
【０００７】本発明の別の目的は、キャッシュ・メモリ
を高性能データ処理システム内で利用するための改善さ
れた方法およびシステムをを提供することである。
【０００８】本発明のさらに別の目的は、高性能データ
処理システム内で非包括的キャッシュ・メモリ階層をサ
ポートするキャッシュ・コヒーレンシ機構を実施するた
めの改善された方法およびシステムを提供することであ
る。
【０００９】
【課題を解決するための手段】前述の目的は、下記のよ
うに達成される。本発明の方法およびシステムによれ
ば、高性能データ処理システム内のメモリ階層は、１次
キャッシュ・メモリ、２次キャッシュ・メモリ、および
主メモリを含む。１次キャッシュ・メモリおよび２次キ
ャッシュ・メモリは非包括的である。さらに、第１状態
ビットおよび第２状態ビットが、１次キャッシュ内に１
次キャッシュの各キャッシュ・ラインと関連して与えら
れる。好ましい実施形態では、第１状態ビットは、１次
キャッシュ・メモリ中の対応するキャッシュ・ラインが
ライトスルー・モードで修正されている場合にのみセッ
トされるが、第２状態ビットは、対応するキャッシュ・
ラインが２次キャッシュ・メモリ中にも存在する場合に
のみセットされる。このように、１次キャッシュ・メモ
リ中の第１状態ビットおよび第２状態ビットを利用する
ことにより、１次キャッシュ・メモリと２次キャッシュ
・メモリの間のキャッシュ・コヒーレンシを維持するこ
とができる。
【００１０】
【発明の実施の形態】本発明は、どのような複数レベル
非包括的キャッシュ・メモリ階層式のデータ処理システ
ムでも実施することができる。また、本発明の特徴は、
１次キャッシュおよび２次キャッシュを有する様々なデ
ータ処理システムで、または複数のキャッシュ・メモリ
・アクセスを必要とするいたるところで適用可能である
ことを理解されたい。
【００１１】次に図面、具体的には図１を参照すると、
本発明の好ましい実施形態に従って複数レベル非包括的
キャッシュ・メモリ階層を組み込むことができる通常の
データ処理システムのブロック・ダイヤグラムが図示さ
れている。図１では、単一のプロセッサ１０４のみを示
すが、マルチプロセッサ・システムでも本発明の特徴は
有効である。スーパースカラーＲＩＳＣタイプにするこ
ともあるＣＰＵ１０６を有するプロセッサ１０４は、オ
ンチップ命令キャッシュ１０７およびオンチップ・デー
タ・キャッシュ１０８を含む単一チップ装置として構築
される。キャッシュ１０７、１０８はともに１次キャッ
シュであり、ローカル・バス構造内の別々のパスにより
ＣＰＵ１０６に接続される。命令キャッシュ１０７はキ
ャッシュ制御装置１０９ａを介してローカル・バス１０
５に接続され、データ・キャッシュ１０８はキャッシュ
制御装置１０９ｂを介してローカル・バス１０５に接続
される。
【００１２】２次キャッシュ１１０もまた、キャッシュ
制御装置１１１を介してローカル・バス１０５に接続さ
れる。２次キャッシュ１１０は通常は命令キャッシュ１
０７またはデータ・キャッシュ１０８のどちらよりもは
るかに大きく、２次キャッシュ１１０へのアクセスもま
た、命令キャッシュ１０７またはデータ・キャッシュ１
０８のどちらへのアクセスよりもいくらか低速になる。
ＣＰＵ１０６もまた、ローカル・バス１０５とシステム
・バス１１３の間のタイミングおよび制御の変換を行う
バス・インタフェース１１２を介してシステム・バス１
１３に接続される。さらに、主メモリ１１５およびディ
スク記憶装置１１６がシステム・バス１１３に結合され
る。
【００１３】命令キャッシュ１０７およびデータ・キャ
ッシュ１０８は、実（すなわち物理）アドレスと同様に
有効（すなわち未変換）アドレスでもアドレスすること
ができる。従って、プロセッサ１０４内のローカル・バ
ス１０５は、有効アドレス・バス、実アドレス・バス、
および命令アドレス・バスを含むいくつかのアドレス・
バスを有する。対照的に、２次キャッシュ１１０は通常
は実アドレスのみでアドレスされる。
【００１４】図示のように、メモリ階層は最高速から最
低速、最小から最大、最高コストから最低コスト、１次
キャッシュ１０７、１０８から順次２次キャッシュ１１
０、主メモリ１１５、ディスク記憶装置１１６となる。
通常は、主メモリ１１５はディスク記憶装置１１６の内
容のサブセットを含み、２次キャッシュ１１０は主メモ
リ１１５の内容のサブセットを含む。ただし、１次キャ
ッシュ１０７、１０８と２次キャッシュ１１０とが非包
括的関係にあるので、各キャッシュ１０７、１０８は２
次キャッシュ１１０の内容とは無関係な情報を含むこと
ができる。
【００１５】ＣＰＵ１０６はプロセッサ・サイクル以内
に１次キャッシュ１０７、１０８にアクセスすることが
できるが、複数のプロセッサ・サイクルを費やして２次
キャッシュ１１０にアクセスすることもできる。１次キ
ャッシュ１０７、１０８、および２次キャッシュ１１０
中でキャッシュ「ミス」が発生した場合には、主メモリ
１１５にアクセスしてキャッシュ・ライン充てん操作を
実行する、すなわちキャッシュ・ラインを、アドレスさ
れたデータを含む主メモリ１１５からの等価なビット部
分で置換する。このキャッシュ・ライン充てん操作は、
キャッシュ「ミス」が発生した試みたキャッシュ・アク
セスに合うように実行しなければならない。キャッシュ
・ライン充てん操作を試みた位置を主メモリ１１５が含
まない場合には、キャッシュ・ライン充てん操作を完了
することができるように、このデータを含むページをデ
ィスク記憶装置１１６から獲得する。ディスク記憶装置
１１６からページを獲得し、これを主メモリ１１５に書
き込むには、通常は多数のプロセッサ・サイクルを要す
るが、この間にＣＰＵ１０６を切り替えて別のタスクを
実行させる、または停止させてデータが要求を満たすま
で待機することができる。
【００１６】次に図２を参照すると、本発明の好ましい
実施形態による１次キャッシュ１６の編成を示すブロッ
ク・ダイヤグラムが示されている。１次キャッシュ１６
は、命令キャッシュ１０７またはデータ・キャッシュ１
０８、あるいはその両方にすることができる。１次キャ
ッシュ１６は、それぞれに６４個のキャッシュ・ライン
を有するウェイ０、ウェイ１、ウェイ２、およびウェイ
３からなる４ウェイ・キャッシュとして構成されること
が好ましい。データ・キャッシュ１６の各ウェイは３つ
の部分、すなわちタグ部分、データ部分、および状態ビ
ット部分にさらに分割される。図２に示すように、タグ
部分は、ウェイ０、ウェイ１、ウェイ２、およびウェイ
３のそれぞれに対してタグ・セット６０ａ、タグ・セッ
ト６０ｂ、タグ・セット６０ｃ、およびタグ・セット６
０ｄを含む。同様に、データ部分は、ウェイ０、ウェイ
１、ウェイ２、およびウェイ３のそれぞれに対してデー
タ・セット７０ａ、データ・セット７０ｂ、データ・セ
ット７０ｃ、およびデータ・セット７０ｄを含む。ま
た、状態ビット部分は、ウェイ０、ウェイ１、ウェイ
２、およびウェイ３のそれぞれに対して状態ビット・フ
ィールド８０ａ、状態ビット・フィールド８０ｂ、状態
ビット・フィールド８０ｃ、および状態ビット・フィー
ルド８０ｄを含む。タグ・セット６０ａないし６０ｄの
それぞれはデータ・セット７０ａないし７０ｄのそれぞ
れに対応する。全てのタグ・セット６０ａないし６０
ｄ、データ・セット７０ａないし７０ｄ、および状態ビ
ット・フィールド８０ａないし８０ｄは同一の構成にな
るので、タグ・セット６０ａ、データ・セット７０ａ、
および状態ビット・フィールド８０ａについてのみ以下
に詳細に記述する。
【００１７】タグ・セット６０ａおよびデータ・セット
７０ａはそれぞれ、ライン０からライン６３までの６４
個のキャッシュ・ラインを有し、各キャッシュ・ライン
にはアドレス３０のビット２０ないし２５により指標が
付けられる。データ・セット７０ａの各キャッシュ・ラ
インは６４バイト（または１６ワード）の幅があるが、
タグ・セット６０ａの各キャッシュ・ラインは２０ビッ
トの幅しかない。データ・セット７０ａ中の各キャッシ
ュ・ラインはＣＰＵ１０６が必要とすることがある実際
の情報を含み、キャッシュ・ライン内の各バイトにはア
ドレス３０のビット２６ないし３１により指標が付けら
れる。一方、タグ・セット６０ａ中の各キャッシュ・ラ
インは、アドレス３０のビット０ないし１９と比較して
キャッシュ「ヒット」またはキャッシュ「ミス」のどち
らが存在するかを決定するために利用するアドレス・タ
グを含む。ちなみに、タグ・セット６０ａないし６０ｄ
のうちの１つのアドレス・タグとアドレス３０のビット
０ないし１９が一致すれば、キャッシュ「ヒット」であ
る。
【００１８】次に図３を参照すると、本発明の好ましい
実施形態による１つのキャッシュ・ラインの状態ビット
・フィールド８０ａの詳細図が示されている。図示のよ
うに、状態ビット・フィールド８０ａは５つの異なる状
態ビット、すなわち有効ビット１０、共有ビット１１、
修正ビット１２、Ｌビット１３、およびＣビット１４を
含む。有効ビット１０、共有ビット１１、修正ビット１
２を合わせて利用し、４状態ＭＥＳＩ（修正（modifie
d）、排他的（excluisive）、共有（shared）、および
無効（invalid））プロトコルを実施する。４状態ＭＥ
ＳＩプロトコルの実施は、キャッシュ・メモリ設計の技
術分野の当業者には周知である。残りのＬビット１３お
よびＣビット１４は、本発明の好ましい実施形態によ
る、非包括的な１次キャッシュおよび２次キャッシュを
サポートするキャッシュ・コヒーレンシ機構を実施する
ためのものである。
【００１９】次に図４を参照すると、本発明の好ましい
実施形態による２次キャッシュ１１０の編成を示すブロ
ック・ダイヤグラムが示されている。２次キャッシュ１
１０は、２０４８のキャッシュ・ラインを有する直接
（ダイレクト）マップ式キャッシュとして構成されるこ
とが好ましい。各キャッシュ・ラインはタグ部分６２、
データ部分７２、および状態ビット部分８２に分割され
る。各キャッシュ・ラインの状態ビット部分８２は、３
つの状態ビット、すなわち有効ビット１５、共有ビット
１６、および修正ビット１７を含む。データ部分７２の
各キャッシュ・ラインは６４バイト（１６ワード）の幅
があるが、タグ部分６２の各キャッシュ・ラインは１５
ビットの幅しかない。データ部分７２の各キャッシュ・
ラインは、ＣＰＵ１０６が必要とすることがある実際の
情報を含む。
【００２０】１次キャッシュ１６と同様に、２次キャッ
シュ１１０中の各キャッシュ・ラインにはアドレス３０
のビット１５ないし２５により指標が付けられ、キャッ
シュ・ライン内の各バイトにはアドレス３０のビット２
６ないし３１により指標が付けられる。さらに、タグ部
分６２の各キャッシュ・ラインは、アドレス３０のビッ
ト０ないし１４と比較してキャッシュ「ヒット」または
キャッシュ「ミス」のどちらが存在するかを決定するた
めに利用するアドレス・タグを含む。
【００２１】次に図５を参照すると、本発明の好ましい
実施形態によるＬビットおよびＣビットを利用するライ
ン充てん操作を示す、高水準論理のフロー・ダイアグラ
ムが示されている。キャッシュ「ミス」がある場合に
は、再充てん操作はブロック２０に示すようにまず１次
キャッシュから開始する。その後ブロック２２に示すよ
うにキャッシュ・ラインが置換のために選択される。１
次キャッシュのライン置換の詳細については図６にさら
に記載する。その後ブロック２４に示すように、２次キ
ャッシュにもライン充てん操作を実行すべきか否かを決
定する。２次キャッシュにライン充てん操作を実行すべ
きでない場合には、ブロック２８に示すように１次キャ
ッシュの対応するキャッシュ・ラインにデータがロード
され、対応するキャッシュ・ラインのＣビットおよびＬ
ビットはともに「０」にリセットされる。そうではな
く、２次キャッシュにライン充てん操作を実行すべきで
ある場合には、２次キャッシュのキャッシュ・ラインが
置換のために選択される。その後ブロック２６に示すよ
うに、１次キャッシュの対応するキャッシュ・ラインお
よび２次ラインにデータがロードされ、１次キャッシュ
の対応するキャッシュ・ラインのＣビットは「０」にリ
セットされ、１次キャッシュの対応するキャッシュ・ラ
インのＬビットは「１」にセットされる。従来通り、ビ
ットをセットするとはビットを論理「１」にセットする
ことを意味し、ビットをリセットするとはビットを論理
「０」にリセットすることを意味するが、逆の指定もま
た条件に合っている。
【００２２】次に図６を参照すると、本発明の好ましい
実施形態による１次キャッシュに関するライン置換操作
を示す高水準論理のフロー・ダイアグラムが示されてい
る。ブロック３０から開始して、ブロック３１およびブ
ロック３２に示すように、キャストアウト候補キャッシ
ュ・ラインの修正（Ｍ）ビットまたはＣビットのどちら
をセットするかを決定する。キャストアウト候補キャッ
シュ・ラインの修正ビットおよびＣビットがともにセッ
トされない場合には、ブロック３３に示すようにキャス
トアウト候補キャッシュ・ラインは２次キャッシュに送
られずに除去される。そうではなく、キャストアウト候
補キャッシュ・ラインの修正ビットがセットされる場合
には、ブロック３６に示すようにキャストアウト候補キ
ャッシュ・ラインは２次キャッシュに送られる。同様
に、ブロック３２、３５、および３６に示すように、修
正ビットはセットされないがキャストアウト候補キャッ
シュ・ラインのＣビットおよびＬビットがともにセット
される場合には、キャストアウト候補キャッシュ・ライ
ンはやはり２次キャッシュに送られる。
【００２３】次に図７を参照すると、本発明の好ましい
実施形態による２次キャッシュに関するライン置換操作
を示す高水準論理のフロー・ダイアグラムが示されてい
る。ブロック４０から開始して、ブロック４２に示すよ
うに、１次のキャストアウト候補キャッシュのＬビット
は「０」にリセットされる。その後、ブロック４４に示
すようにキャストアウト候補キャッシュ・ラインの修正
ビットをセットするか否かを決定する。キャストアウト
候補キャッシュ・ラインの修正ビットをセットしない場
合には、ブロック４８に示すようにキャストアウト候補
キャッシュ・ラインは主メモリに送られずに除去され
る。そうではなく、キャストアウト候補キャッシュ・ラ
インの修正ビットをセットする場合には、ブロック４６
に示すようにキャストアウト候補キャッシュ・ラインは
主メモリに送られる。
【００２４】次に図８を参照すると、本発明の好ましい
実施形態による１次キャッシュからのキャスト・アウト
操作を示す高水準論理のフロー・ダイアグラムが示され
ている。ブロック５０から開始して、ブロック５２に示
すように、キャストアウト候補キャッシュ・ラインの修
正ビットをセットするか否かを決定する。キャストアウ
ト候補キャッシュ・ラインの修正ビットをセットする場
合には、そのキャッシュ・ラインは２次キャッシュに書
き込まれ、そのキャッシュ・ラインの修正ビットは
「１」にセットされる。そうではなく、キャストアウト
候補キャッシュ・ラインの修正ビットをセットしない場
合には、キャッシュ・ラインはやはり２次キャストに書
き込まれるが、そのキャッシュ・ラインの修正ビットは
「０」にリセットされる。
【００２５】その後、２次キャッシュのキャッシュ・ラ
インが古くなりライン充てん操作を必要とする場合に
は、対応するキャッシュ・ラインはその修正ビットがセ
ットされた場合にのみ主メモリに送られる。そうでない
場合は対応するキャッシュ・ラインは除去される。
【００２６】次に図９を参照すると、本発明の好ましい
実施形態による１次キャッシュへの記憶操作を示す高水
準論理のフロー・ダイアグラムが示されている。１次キ
ャッシュへの記憶操作のために、ブロック６２に示すよ
うに、最初に１次キャッシュがライトスルー・モードで
あるか否かを決定する。１次キャッシュがライトスルー
・モードでない（すなわち１次キャッシュがライト・バ
ック・モードである）場合には、ブロック６８およびブ
ロック７０にそれぞれ示すように、データ・ワードは１
次キャッシュに書き込まれ、対応するキャッシュ・ライ
ンの修正ビットは「１」にセットされる。そうではな
く、１次キャッシュがライトスルー・モードである場合
には、ブロック６４およびブロック６６にそれぞれ示す
ように、データ・ワードは２次キャッシュには書き込ま
れずに１次キャッシュおよび主メモリに書き込まれ、Ｃ
ビットは「１」にセットされる。
【００２７】要約すると、ライトスルー・モードでは、
記憶操作によってデータ・ワードが１次キャッシュおよ
び主メモリに書き込まれ、１次キャッシュの対応するキ
ャッシュ・ラインのＣビットがセットされる。ライト・
バック・モードでは、記憶操作によってデータ・ワード
は１次キャッシュのみに書き込まれ、１次キャッシュの
対応するキャッシュ・ラインの修正ビットがセットされ
る。１次キャッシュにライン充てん操作を行う際には、
キャストアウト候補キャッシュ・ラインの修正ビットま
たはＣビットのどちらかがセットされる場合には、キャ
ストアウト候補キャッシュ・ラインは２次キャッシュに
送られる。しかし、キャストアウト候補キャッシュ・ラ
インの修正ビットおよびＣビットがともにセットされな
い場合には、キャストアウト候補キャッシュ・ラインは
２次キャッシュに送られずに除去される。どのような場
合でも、データ・ワードが最初に１次キャッシュにロー
ドされる場合には、キャッシュ・ラインのＣビットは
「０」にリセットされる。
【００２８】記述したように、本発明は、データ処理シ
ステム内で非包括的キャッシュ・メモリ階層をサポート
するキャッシュ・コヒーレンシ機構を実施するための方
法を提供するものである。ライトスルー・モードでは、
データ・ワードは１次キャッシュおよび主メモリには書
き込まれるが、２次キャッシュをスキップする。したが
って、１次キャッシュのキャッシュ・ラインは全ての更
新を維持し、２次キャッシュの対応するキャッシュ・ラ
インは、１次キャッシュのキャッシュ・ラインを廃棄す
べき場合にのみ更新される。このようにして、１次キャ
ッシュのスヌープ（Ｓｎｏｏｐ）またはキャストアウト
が発生するまで１次キャッシュが（主メモリに加えて）
全てのデータ・ワードの変更を累積するので、２次キャ
ッシュへのバス・トラフィックは軽減される。さらに、
１次キャッシュにはデータがあり、２次キャッシュには
必ずしもデータがないことにより、通常は関連性（asso
ciative）の高い１次キャッシュを通常は稠密だが関連
性の低い２次キャッシュとともに有効に使用することが
できる。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３０】（１）１次キャッシュ・メモリ、２次キャ
ッシュ・メモリ、および主メモリを含み、前記１次キャ
ッシュ・メモリおよび前記２次キャッシュ・メモリが非
包括的であるデータ処理システム内でキャッシュ・コヒ
ーレンシ機構を実施する方法であって、前記１次キャッ
シュ内の各キャッシュ・ラインと関連して第１状態ビッ
トおよび第２状態ビットを与える段階と、前記１次キャ
ッシュ・メモリ中の対応するキャッシュ・ラインがライ
トスルー・モードにおいて記憶操作により修正されてい
る場合にのみ、前記第１状態ビットをセットする段階
と、対応するキャッシュ・ラインが前記１次キャッシュ
および前記２次キャッシュの両方に存在する場合にの
み、前記第２状態ビットをセットする段階と、前記第１
状態ビットおよび前記第２状態ビットを利用して前記１
次キャッシュと前記２次キャッシュの間のキャッシュ・
コヒーレンシを維持する段階とを含む方法。 （２）前記１次キャッシュ・メモリに関するライン置換
の間に、前記１次キャッシュ・メモリ中の前記第１状態
ビット、前記第２状態ビット、および修正ビットがセッ
トされていない場合に、キャッシュ・ラインを前記２次
キャッシュ・メモリに送らずに除去する段階をさらに含
む、非包括的キャッシュ・メモリ階層をサポートするキ
ャッシュ・コヒーレンシ機構を実施する上記（１）に記
載の方法。 （３）前記１次キャッシュ・メモリに関する前記ライン
置換の間に、前記第１状態ビットおよび前記第２状態ビ
ットがともにセットされているか、または前記１次キャ
ッシュ・メモリ中の前記修正ビットがセットされている
場合に、キャッシュ・ラインを前記２次キャッシュ・メ
モリに送る段階をさらに含む、非包括的キャッシュ・メ
モリ階層をサポートするキャッシュ・コヒーレンシ機構
を実施する上記（２）に記載の方法。 （４）前記２次キャッシュ・メモリに関するライン置換
の間に、前記２次キャッシュ・メモリ中の修正ビットが
セットされていない場合に、キャッシュ・ラインを前記
主メモリに送らずに除去する段階をさらに含む、非包括
的キャッシュ・メモリ階層をサポートするキャッシュ・
コヒーレンシ機構を実施する上記（１）に記載の方法。 （５）前記２次キャッシュ・メモリに関する前記ライン
置換の間に、前記２次キャッシュ・メモリ中の前記修正
ビットがセットされている場合に、キャッシュ・ライン
を前記主メモリに送る段階をさらに含む、非包括的キャ
ッシュ・メモリ階層をサポートするキャッシュ・コヒー
レンシ機構を実施する上記（４）に記載の方法。 （６）前記１次キャッシュ・メモリに関するキャストア
ウトの間に、前記１次キャッシュ・メモリ中の修正ビッ
トがセットされている場合に、キャッシュ・ラインを前
記２次キャッシュ・メモリに書込みながら前記２次キャ
ッシュ・メモリ中の修正ビットをセットする段階をさら
に含む、非包括的キャッシュ・メモリ階層をサポートす
るキャッシュ・コヒーレンシ機構を実施する上記（１）
に記載の方法。 （７）前記１次キャッシュ・メモリに関する前記キャス
トアウトの間に、前記１次キャッシュ・メモリ中の前記
修正ビットがセットされていない場合に、キャッシュ・
ラインを前記２次キャッシュ・メモリに書込みながら前
記２次キャッシュ・メモリ中の修正ビットをリセットす
る段階をさらに含む、非包括的キャッシュ・メモリ階層
をサポートするキャッシュ・コヒーレンシ機構を実施す
る上記（６）に記載の方法。 （８）前記１次キャッシュ・メモリに関するライン充て
ん操作の間に、前記ライン充てん操作を前記２次キャッ
シュ・メモリ中で実行すべき場合に、キャッシュ・ライ
ンを前記１次キャッシュ・メモリにロードしながら、前
記第１状態ビットをリセットし、前記第２状態ビットを
セットする段階をさらに含む、非包括的キャッシュ・メ
モリ階層をサポートするキャッシュ・コヒーレンシ機構
を実施する上記（１）に記載の方法。 （９）前記１次キャッシュ・メモリに関する前記ライン
充てん操作の間に、前記ライン充てん操作を前記２次キ
ャッシュ・メモリ中で実行すべきでない場合に、キャッ
シュ・ラインを前記１次キャッシュ・メモリにロードし
ながら、前記第１状態ビットおよび前記第２状態ビット
をリセットする段階をさらに含む、非包括的キャッシュ
・メモリ階層をサポートするキャッシュ・コヒーレンシ
機構を実施する上記（８）に記載の方法。 （１０）非包括的キャッシュ・メモリ階層をサポートす
るキャッシュ・コヒーレンシ機構を有するデータ処理シ
ステムであって、主メモリと、１次キャッシュ内の各キ
ャッシュ・ラインに関連して第１状態ビットおよび第２
状態ビットを有する１次キャッシュ・メモリと、２次キ
ャッシュ・メモリとを含み、前記２次キャッシュ・メモ
リおよび前記１次キャッシュ・メモリが非包括的であ
り、さらに、前記１次キャッシュ・メモリの対応するキ
ャッシュ・ラインがライトスルー・モードで記憶操作に
よって修正されている場合にのみ前記第１状態ビットを
セットし、前記１次キャッシュおよび前記２次キャッシ
ュの両方に対応するキャッシュ・ラインが存在する場合
にのみ前記第２状態ビットをセットし、前記第１状態ビ
ットおよび前記第２ビットを利用して前記１次キャッシ
ュと前記２次キャッシュの間でキャッシュ・メモリを維
持することができる手段とを含むシステム。 （１１）前記１次キャッシュ・メモリに関するライン置
換の間に、前記１次キャッシュ・メモリ中の前記第１状
態ビット、前記第２状態ビット、および修正ビットがセ
ットされていない場合に、キャッシュ・ラインを前記２
次キャッシュ・メモリに送らずに除去する手段をさらに
含む、非包括的キャッシュ・メモリ階層をサポートする
キャッシュ・コヒーレンシ機構を有する上記（１０）に
記載のデータ処理システム。 （１２）前記１次キャッシュ・メモリに関する前記ライ
ン置換の間に、前記第１状態ビットおよび前記第２状態
ビットがともにセットされているか、または前記１次キ
ャッシュ・メモリ中の前記修正ビットがセットされてい
る場合に、キャッシュ・ラインを前記２次キャッシュ・
メモリに送る手段をさらに含む、非包括的キャッシュ・
メモリ階層をサポートするキャッシュ・コヒーレンシ機
構を有する上記（１１）に記載のデータ処理システム。 （１３）前記２次キャッシュ・メモリに関するライン置
換の間に、前記２次キャッシュ・メモリ中の修正ビット
がセットされていない場合に、キャッシュ・ラインを前
記主メモリに送らずに除去する手段をさらに含む、非包
括的キャッシュ・メモリ階層をサポートするキャッシュ
・コヒーレンシ機構を有する上記（１０）に記載のデー
タ処理システム。 （１４）前記２次キャッシュ・メモリに関する前記ライ
ン置換の間に、前記２次キャッシュ・メモリ中の前記修
正ビットがセットされている場合に、キャッシュ・ライ
ンを前記主メモリに送る手段をさらに含む、非包括的キ
ャッシュ・メモリ階層をサポートするキャッシュ・コヒ
ーレンシ機構を有する上記（１３）に記載のデータ処理
システム。 （１５）前記１次キャッシュ・メモリに関するキャスト
アウトの間に、前記１次キャッシュ・メモリ中の修正ビ
ットがセットされている場合に、キャッシュ・ラインを
前記２次キャッシュ・メモリに書込みながら前記２次キ
ャッシュ・メモリ中の修正ビットをセットする手段をさ
らに含む、非包括的キャッシュ・メモリ階層をサポート
するキャッシュ・コヒーレンシ機構を有する上記（１
０）に記載のデータ処理システム。 （１６）前記１次キャッシュ・メモリに関する前記キャ
ストアウトの間に、前記１次キャッシュ・メモリ中の前
記修正ビットがセットされていない場合に、キャッシュ
・ラインを前記２次キャッシュ・メモリに書込みながら
前記２次キャッシュ・メモリ中の修正ビットをリセット
する手段をさらに含む、非包括的キャッシュ・メモリ階
層をサポートするキャッシュ・コヒーレンシ機構を有す
る上記（１５）に記載のデータ処理システム。 （１７）前記１次キャッシュ・メモリに関するライン充
てん操作の間に、前記ライン充てん操作を前記２次キャ
ッシュ・メモリ中で実行すべき場合に、キャッシュ・ラ
インを前記１次キャッシュ・メモリにロードしながら、
前記第１状態ビットをリセットし、前記第２状態ビット
をセットする手段をさらに含む、非包括的キャッシュ・
メモリ階層をサポートするキャッシュ・コヒーレンシ機
構を有する上記（１０）に記載のデータ処理システム。 （１８）前記１次キャッシュ・メモリに関する前記ライ
ン充てん操作の間に、前記ライン充てん操作を前記２次
キャッシュ・メモリ中で実行すべきでない場合に、キャ
ッシュ・ラインを前記１次キャッシュ・メモリにロード
しながら、前記第１状態ビットおよび前記第２状態ビッ
トをリセットする手段をさらに含む、非包括的キャッシ
ュ・メモリ階層をサポートするキャッシュ・コヒーレン
シ機構を有する上記（１７）に記載のデータ処理システ
ム。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態による複数レベル非
包括的キャッシュ・メモリ階層を有する典型的なデータ
処理システムを示すブロック・ダイヤグラムである。
【図２】本発明の好ましい実施形態による１次キャッシ
ュの編成を示すブロック・ダイヤグラムである。
【図３】本発明の好ましい実施形態による１次キャッシ
ュ中の状態ビット・フィールドを示す詳細図である。
【図４】本発明の好ましい実施形態による２次キャッシ
ュの編成を示すブロック・ダイヤグラムである。
【図５】本発明の好ましい実施形態によるＬビットおよ
びＣビットを利用するライン充てん操作を示す、高水準
論理のフロー・ダイアグラムである。
【図６】本発明の好ましい実施形態による１次キャッシ
ュに関するライン置換操作を示す、高水準論理のフロー
・ダイアグラムである。
【図７】本発明の好ましい実施形態による２次キャッシ
ュに関するライン置換操作を示す、高水準論理のフロー
・ダイアグラムである。
【図８】本発明の好ましい実施形態による１次キャッシ
ュからのキャスト・アウト操作を示す、高水準論理のフ
ロー・ダイアグラムである。
【図９】本発明の好ましい実施形態による１次キャッシ
ュへの記憶操作を示す、高水準論理のフロー・ダイアグ
ラムである。
【符号の説明】
１０４ プロセッサ １０５ ローカル・バス １０６ ＣＰＵ １０７ 命令キャッシュ １０８ データ・キャッシュ １０９ａ キャッシュ制御装置 １０９ｂ キャッシュ制御装置 １１０ ２次キャッシュ １１１ キャッシュ制御装置 １１２ バス・インタフェース １１３ システム・バス １１５ 主メモリ １１６ ディスク記憶装置
フロントページの続き (72)発明者 ペンチュン・ピーター・リュー アメリカ合衆国78750 テキサス州オー スチン ロウ・ブリッジ・レーン 10812 (72)発明者 マイケル・ジョン・メイフィールド アメリカ合衆国78730 テキサス州オー スチン グレンレーク・ドライブ 9111 (72)発明者 ラージンデル・ポール・シング アメリカ合衆国78717 テキサス州オー スチン イーフレアム・ロード 8403 (56)参考文献 特開 平４−92938（ＪＰ，Ａ) 特開 平４−92937（ＪＰ，Ａ) 特開 昭62−203252（ＪＰ，Ａ) 特開 平４−353948（ＪＰ，Ａ) 特開 平７−121442（ＪＰ，Ａ) 特開 平４−230549（ＪＰ，Ａ) 特開 平４−353947（ＪＰ，Ａ) 特開 平４−71049（ＪＰ，Ａ) 特開 昭63−173147（ＪＰ，Ａ) 特開 平８−328957（ＪＰ，Ａ) 特開 平５−257809（ＪＰ，Ａ) 特表 平７−502356（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】１次キャッシュ・メモリ、２次キャッシュ
    ・メモリ、および主メモリを含み、前記１次キャッシュ
    ・メモリおよび前記２次キャッシュ・メモリが非包括的
    であるデータ処理システム内でキャッシュ・コヒーレン
    シ機構を実施する方法であって、 前記１次キャッシュ内の各キャッシュ・ラインと関連し
    て第１状態ビットおよび第２状態ビットを与える段階
    と、 前記１次キャッシュ・メモリ中の対応するキャッシュ・
    ラインがライトスルー・モードにおいて記憶操作により
    修正されている場合にのみ、前記第１状態ビットをセッ
    トする段階と、 対応するキャッシュ・ラインが前記１次キャッシュおよ
    び前記２次キャッシュの両方に存在する場合にのみ、前
    記第２状態ビットをセットする段階と、 前記第１状態ビットおよび前記第２状態ビットを利用し
    て前記１次キャッシュと前記２次キャッシュの間のキャ
    ッシュ・コヒーレンシを維持する段階とを含む方法。
  2. 【請求項２】前記１次キャッシュ・メモリに関するライ
    ン置換の間に、前記１次キャッシュ・メモリ中の前記第
    １状態ビット、前記第２状態ビット、および修正ビット
    がセットされていない場合に、キャッシュ・ラインを前
    記２次キャッシュ・メモリに送らずに除去する段階をさ
    らに含む、非包括的キャッシュ・メモリ階層をサポート
    するキャッシュ・コヒーレンシ機構を実施する請求項１
    に記載の方法。
  3. 【請求項３】前記１次キャッシュ・メモリに関する前記
    ライン置換の間に、前記第１状態ビットおよび前記第２
    状態ビットがともにセットされているか、または前記１
    次キャッシュ・メモリ中の前記修正ビットがセットされ
    ている場合に、キャッシュ・ラインを前記２次キャッシ
    ュ・メモリに送る段階をさらに含む、非包括的キャッシ
    ュ・メモリ階層をサポートするキャッシュ・コヒーレン
    シ機構を実施する請求項２に記載の方法。
  4. 【請求項４】前記２次キャッシュ・メモリに関するライ
    ン置換の間に、前記２次キャッシュ・メモリ中の修正ビ
    ットがセットされていない場合に、キャッシュ・ライン
    を前記主メモリに送らずに除去する段階をさらに含む、
    非包括的キャッシュ・メモリ階層をサポートするキャッ
    シュ・コヒーレンシ機構を実施する請求項１に記載の方
    法。
  5. 【請求項５】前記２次キャッシュ・メモリに関する前記
    ライン置換の間に、前記２次キャッシュ・メモリ中の前
    記修正ビットがセットされている場合に、キャッシュ・
    ラインを前記主メモリに送る段階をさらに含む、非包括
    的キャッシュ・メモリ階層をサポートするキャッシュ・
    コヒーレンシ機構を実施する請求項４に記載の方法。
  6. 【請求項６】前記１次キャッシュ・メモリに関するキャ
    ストアウトの間に、前記１次キャッシュ・メモリ中の修
    正ビットがセットされている場合に、キャッシュ・ライ
    ンを前記２次キャッシュ・メモリに書込みながら前記２
    次キャッシュ・メモリ中の修正ビットをセットする段階
    をさらに含む、非包括的キャッシュ・メモリ階層をサポ
    ートするキャッシュ・コヒーレンシ機構を実施する請求
    項１に記載の方法。
  7. 【請求項７】前記１次キャッシュ・メモリに関する前記
    キャストアウトの間に、前記１次キャッシュ・メモリ中
    の前記修正ビットがセットされていない場合に、キャッ
    シュ・ラインを前記２次キャッシュ・メモリに書込みな
    がら前記２次キャッシュ・メモリ中の修正ビットをリセ
    ットする段階をさらに含む、非包括的キャッシュ・メモ
    リ階層をサポートするキャッシュ・コヒーレンシ機構を
    実施する請求項６に記載の方法。
  8. 【請求項８】前記１次キャッシュ・メモリに関するライ
    ン充てん操作の間に、前記ライン充てん操作を前記２次
    キャッシュ・メモリ中で実行すべき場合に、キャッシュ
    ・ラインを前記１次キャッシュ・メモリにロードしなが
    ら、前記第１状態ビットをリセットし、前記第２状態ビ
    ットをセットする段階をさらに含む、非包括的キャッシ
    ュ・メモリ階層をサポートするキャッシュ・コヒーレン
    シ機構を実施する請求項１に記載の方法。
  9. 【請求項９】前記１次キャッシュ・メモリに関する前記
    ライン充てん操作の間に、前記ライン充てん操作を前記
    ２次キャッシュ・メモリ中で実行すべきでない場合に、
    キャッシュ・ラインを前記１次キャッシュ・メモリにロ
    ードしながら、前記第１状態ビットおよび前記第２状態
    ビットをリセットする段階をさらに含む、非包括的キャ
    ッシュ・メモリ階層をサポートするキャッシュ・コヒー
    レンシ機構を実施する請求項８に記載の方法。
  10. 【請求項１０】非包括的キャッシュ・メモリ階層をサポ
    ートするキャッシュ・コヒーレンシ機構を有するデータ
    処理システムであって、 主メモリと、 １次キャッシュ内の各キャッシュ・ラインに関連して第
    １状態ビットおよび第２状態ビットを有する１次キャッ
    シュ・メモリと、 ２次キャッシュ・メモリとを含み、前記２次キャッシュ
    ・メモリおよび前記１次キャッシュ・メモリが非包括的
    であり、 さらに、前記１次キャッシュ・メモリの対応するキャッ
    シュ・ラインがライトスルー・モードで記憶操作によっ
    て修正されている場合にのみ前記第１状態ビットをセッ
    トし、前記１次キャッシュおよび前記２次キャッシュの
    両方に対応するキャッシュ・ラインが存在する場合にの
    み前記第２状態ビットをセットし、前記第１状態ビット
    および前記第２ビットを利用して前記１次キャッシュと
    前記２次キャッシュの間でキャッシュ・メモリを維持す
    ることができる手段とを含むシステム。
  11. 【請求項１１】前記１次キャッシュ・メモリに関するラ
    イン置換の間に、前記１次キャッシュ・メモリ中の前記
    第１状態ビット、前記第２状態ビット、および修正ビッ
    トがセットされていない場合に、キャッシュ・ラインを
    前記２次キャッシュ・メモリに送らずに除去する手段を
    さらに含む、非包括的キャッシュ・メモリ階層をサポー
    トするキャッシュ・コヒーレンシ機構を有する請求項１
    ０に記載のデータ処理システム。
  12. 【請求項１２】前記１次キャッシュ・メモリに関する前
    記ライン置換の間に、前記第１状態ビットおよび前記第
    ２状態ビットがともにセットされているか、または前記
    １次キャッシュ・メモリ中の前記修正ビットがセットさ
    れている場合に、キャッシュ・ラインを前記２次キャッ
    シュ・メモリに送る手段をさらに含む、非包括的キャッ
    シュ・メモリ階層をサポートするキャッシュ・コヒーレ
    ンシ機構を有する請求項１１に記載のデータ処理システ
    ム。
  13. 【請求項１３】前記２次キャッシュ・メモリに関するラ
    イン置換の間に、前記２次キャッシュ・メモリ中の修正
    ビットがセットされていない場合に、キャッシュ・ライ
    ンを前記主メモリに送らずに除去する手段をさらに含
    む、非包括的キャッシュ・メモリ階層をサポートするキ
    ャッシュ・コヒーレンシ機構を有する請求項１０に記載
    のデータ処理システム。
  14. 【請求項１４】前記２次キャッシュ・メモリに関する前
    記ライン置換の間に、前記２次キャッシュ・メモリ中の
    前記修正ビットがセットされている場合に、キャッシュ
    ・ラインを前記主メモリに送る手段をさらに含む、非包
    括的キャッシュ・メモリ階層をサポートするキャッシュ
    ・コヒーレンシ機構を有する請求項１３に記載のデータ
    処理システム。
  15. 【請求項１５】前記１次キャッシュ・メモリに関するキ
    ャストアウトの間に、前記１次キャッシュ・メモリ中の
    修正ビットがセットされている場合に、キャッシュ・ラ
    インを前記２次キャッシュ・メモリに書込みながら前記
    ２次キャッシュ・メモリ中の修正ビットをセットする手
    段をさらに含む、非包括的キャッシュ・メモリ階層をサ
    ポートするキャッシュ・コヒーレンシ機構を有する請求
    項１０に記載のデータ処理システム。
  16. 【請求項１６】前記１次キャッシュ・メモリに関する前
    記キャストアウトの間に、前記１次キャッシュ・メモリ
    中の前記修正ビットがセットされていない場合に、キャ
    ッシュ・ラインを前記２次キャッシュ・メモリに書込み
    ながら前記２次キャッシュ・メモリ中の修正ビットをリ
    セットする手段をさらに含む、非包括的キャッシュ・メ
    モリ階層をサポートするキャッシュ・コヒーレンシ機構
    を有する請求項１５に記載のデータ処理システム。
  17. 【請求項１７】前記１次キャッシュ・メモリに関するラ
    イン充てん操作の間に、前記ライン充てん操作を前記２
    次キャッシュ・メモリ中で実行すべき場合に、キャッシ
    ュ・ラインを前記１次キャッシュ・メモリにロードしな
    がら、前記第１状態ビットをリセットし、前記第２状態
    ビットをセットする手段をさらに含む、非包括的キャッ
    シュ・メモリ階層をサポートするキャッシュ・コヒーレ
    ンシ機構を有する請求項１０に記載のデータ処理システ
    ム。
  18. 【請求項１８】前記１次キャッシュ・メモリに関する前
    記ライン充てん操作の間に、前記ライン充てん操作を前
    記２次キャッシュ・メモリ中で実行すべきでない場合
    に、キャッシュ・ラインを前記１次キャッシュ・メモリ
    にロードしながら、前記第１状態ビットおよび前記第２
    状態ビットをリセットする手段をさらに含む、非包括的
    キャッシュ・メモリ階層をサポートするキャッシュ・コ
    ヒーレンシ機構を有する請求項１７に記載のデータ処理
    システム。
JP03458498A 1997-03-05 1998-02-17 キャッシュ・メモリ階層内で利用するキャッシュ・コヒーレンシ機構を実施するための方法およびシステム Expired - Fee Related JP3281893B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/810775 1997-03-05
US08/810,775 US5787478A (en) 1997-03-05 1997-03-05 Method and system for implementing a cache coherency mechanism for utilization within a non-inclusive cache memory hierarchy

Publications (2)

Publication Number Publication Date
JPH10254772A JPH10254772A (ja) 1998-09-25
JP3281893B2 true JP3281893B2 (ja) 2002-05-13

Family

ID=25204675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03458498A Expired - Fee Related JP3281893B2 (ja) 1997-03-05 1998-02-17 キャッシュ・メモリ階層内で利用するキャッシュ・コヒーレンシ機構を実施するための方法およびシステム

Country Status (5)

Country Link
US (1) US5787478A (ja)
JP (1) JP3281893B2 (ja)
KR (1) KR19980079433A (ja)
CN (1) CN1110752C (ja)
TW (1) TW364081B (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6374330B1 (en) * 1997-04-14 2002-04-16 International Business Machines Corporation Cache-coherency protocol with upstream undefined state
US6061766A (en) * 1997-06-24 2000-05-09 Sun Microsystems, Inc. Non-inclusive cache method using pipelined snoop bus
US6076147A (en) * 1997-06-24 2000-06-13 Sun Microsystems, Inc. Non-inclusive cache system using pipelined snoop bus
US6065098A (en) * 1997-09-18 2000-05-16 International Business Machines Corporation Method for maintaining multi-level cache coherency in a processor with non-inclusive caches and processor implementing the same
US6216218B1 (en) 1997-11-03 2001-04-10 Donald L. Sollars Processor having a datapath and control logic constituted with basis execution blocks
US6067601A (en) * 1997-11-03 2000-05-23 Brecis Communications Cache memory based instruction execution
US6397298B1 (en) * 1999-07-30 2002-05-28 International Business Machines Corporation Cache memory having a programmable cache replacement scheme
US6715040B2 (en) * 2001-01-05 2004-03-30 Nec Electronics, Inc. Performance improvement of a write instruction of a non-inclusive hierarchical cache memory unit
US6584546B2 (en) * 2001-01-16 2003-06-24 Gautam Nag Kavipurapu Highly efficient design of storage array for use in first and second cache spaces and memory subsystems
US6922753B2 (en) * 2002-09-26 2005-07-26 International Business Machines Corporation Cache prefetching
US6922756B2 (en) * 2002-12-19 2005-07-26 Intel Corporation Forward state for use in cache coherency in a multiprocessor system
US7020746B2 (en) * 2003-01-28 2006-03-28 Microsoft Corporation Method and system for an atomically updated, central cache memory
US7373466B1 (en) * 2004-04-07 2008-05-13 Advanced Micro Devices, Inc. Method and apparatus for filtering memory write snoop activity in a distributed shared memory computer
US7383388B2 (en) 2004-06-17 2008-06-03 International Business Machines Corporation Method for storing data
US20060155934A1 (en) * 2005-01-11 2006-07-13 Ramakrishnan Rajamony System and method for reducing unnecessary cache operations
US7325101B1 (en) * 2005-05-31 2008-01-29 Sun Microsystems, Inc. Techniques for reducing off-chip cache memory accesses
US20070038814A1 (en) * 2005-08-10 2007-02-15 International Business Machines Corporation Systems and methods for selectively inclusive cache
JP5319049B2 (ja) * 2005-08-22 2013-10-16 富士通セミコンダクター株式会社 キャッシュシステム
US7596661B2 (en) * 2005-09-01 2009-09-29 Mediatek Inc. Processing modules with multilevel cache architecture
US7725619B2 (en) * 2005-09-15 2010-05-25 International Business Machines Corporation Data processing system and method that permit pipelining of I/O write operations and multiple operation scopes
US7404045B2 (en) * 2005-12-30 2008-07-22 International Business Machines Corporation Directory-based data transfer protocol for multiprocessor system
CN101595462B (zh) * 2007-01-31 2012-04-25 高通股份有限公司 用以减少多级高速缓冲存储器层级中的掷出的设备和方法
US8661208B2 (en) * 2007-04-11 2014-02-25 Hewlett-Packard Development Company, L.P. Non-inclusive cache systems and methods
US9279079B2 (en) * 2007-05-30 2016-03-08 Sharp Kabushiki Kaisha Method of manufacturing phosphor, light-emitting device, and image display apparatus
JP2009053820A (ja) * 2007-08-24 2009-03-12 Nec Electronics Corp 階層型キャッシュメモリシステム
US9442846B2 (en) * 2009-03-17 2016-09-13 Cisco Technology, Inc. High speed memory systems and methods for designing hierarchical memory systems
US20110202727A1 (en) * 2010-02-18 2011-08-18 Qualcomm Incorporated Apparatus and Methods to Reduce Duplicate Line Fills in a Victim Cache
US9378148B2 (en) 2013-03-15 2016-06-28 Intel Corporation Adaptive hierarchical cache policy in a microprocessor
US9418009B2 (en) * 2013-12-27 2016-08-16 Intel Corporation Inclusive and non-inclusive tracking of local cache lines to avoid near memory reads on cache line memory writes into a two level system memory
US10204047B2 (en) * 2015-03-27 2019-02-12 Intel Corporation Memory controller for multi-level system memory with coherency unit
US11954034B2 (en) * 2022-03-28 2024-04-09 Woven By Toyota, Inc. Cache coherency protocol for encoding a cache line with a domain shared state

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2622011B2 (ja) * 1990-04-16 1997-06-18 三菱電機株式会社 画面切替方法
EP0461926B1 (en) * 1990-06-15 1998-09-02 Compaq Computer Corporation Multilevel inclusion in multilevel cache hierarchies
US5379396A (en) * 1991-10-11 1995-01-03 Intel Corporation Write ordering for microprocessor depending on cache hit and write buffer content
US5428761A (en) * 1992-03-12 1995-06-27 Digital Equipment Corporation System for achieving atomic non-sequential multi-word operations in shared memory
US5636365A (en) * 1993-10-05 1997-06-03 Nec Corporation Hierarchical buffer memories for selectively controlling data coherence including coherence control request means
US5564035A (en) * 1994-03-23 1996-10-08 Intel Corporation Exclusive and/or partially inclusive extension cache system and method to minimize swapping therein

Also Published As

Publication number Publication date
KR19980079433A (ko) 1998-11-25
US5787478A (en) 1998-07-28
TW364081B (en) 1999-07-11
CN1110752C (zh) 2003-06-04
CN1195817A (zh) 1998-10-14
JPH10254772A (ja) 1998-09-25

Similar Documents

Publication Publication Date Title
JP3281893B2 (ja) キャッシュ・メモリ階層内で利用するキャッシュ・コヒーレンシ機構を実施するための方法およびシステム
US7698508B2 (en) System and method for reducing unnecessary cache operations
US7032074B2 (en) Method and mechanism to use a cache to translate from a virtual bus to a physical bus
EP0461926B1 (en) Multilevel inclusion in multilevel cache hierarchies
US6289420B1 (en) System and method for increasing the snoop bandwidth to cache tags in a multiport cache memory subsystem
US6021468A (en) Cache coherency protocol with efficient write-through aliasing
KR100885277B1 (ko) 캐시에서의 라인들을 추론적으로 무효화하는 방법 및 시스템
US7237068B2 (en) Computer system employing bundled prefetching and null-data packet transmission
US7266647B2 (en) List based method and apparatus for selective and rapid cache flushes
JP4447580B2 (ja) 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ
CN101446923B (zh) 一种响应于指令而清洗高速缓冲存储器线的装置和方法
US6272602B1 (en) Multiprocessing system employing pending tags to maintain cache coherence
JPH09259036A (ja) ライトバックキャッシュおよびライトバックキャッシュ内で整合性を維持する方法
JPH11506852A (ja) 多数のバスマスタと共用レベル２キャッシュとを備える多レベルキャッシュシステムでのキャッシュスヌーピングオーバーヘッドの低減
JP2000250812A (ja) メモリ・キャッシュ・システムおよびその管理方法
JP2002536716A (ja) 仮想メモリシステムにおけるメモリアクセスの改善技術
US6751705B1 (en) Cache line converter
US8621152B1 (en) Transparent level 2 cache that uses independent tag and valid random access memory arrays for cache access
JP3866447B2 (ja) マルチプロセッサ・ノードデータ処理システムに使用するディレクトリエントリ割当てシステム及び方法
US7117312B1 (en) Mechanism and method employing a plurality of hash functions for cache snoop filtering
US5809526A (en) Data processing system and method for selective invalidation of outdated lines in a second level memory in response to a memory request initiated by a store operation
US7325102B1 (en) Mechanism and method for cache snoop filtering
JP2004199677A (ja) キャッシュを動作させるためのシステム及び方法
US7685372B1 (en) Transparent level 2 cache controller
JPH10301850A (ja) データ処理システム内のキャッシュ・コヒーレンシを維持するためにセクタ化キャッシュ・メモリに疑似精密包含方式を設ける方法及びシステム

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees