CN1195817A - 在非包含的高速缓存存储器分级体系内使用的实现高速缓存一致性机制的方法和系统 - Google Patents

Abstract

在数据处理系统内实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法和系统被揭示。按照本发明的方法和系统,存储器分级体系包括一个主高速缓存存储器、一个副高速缓存存储器和一个主存储器。主高速缓存存储器和副高速缓存存储器是非包含的。另外,在主高速缓存内提供第一个状态比特和第二个状态比特,与主高速缓存的每个高速缓存存储行有关。作为一个优选实施例,第一个状态比特只有当主高速缓存存储器中相应的高速缓存存储行在改写方式下已被改变时才被置位,而第二个状态比特只有当在副高速缓存存储器中也存在相应的高速缓存存储行时才被置位。这样一来,通过利用主高速缓存存储器中的第一个状态比特和第二个状态比特可以保持主高速缓存存储器和副高速缓存存储器之间的高速缓存一致性。

Description

在非包含的高速缓存存储器分级 体系内使用的实现高速缓存一 致性机制的方法和系统

                         发明背景

本发明总的来说涉及数据处理系统，具体来说涉及在高性能数据处理系统内使用的高速缓存存储器。再进一步具体地说，本发明涉及在高性能数据处理系统内实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法和系统。

包含多级高速缓存存储器的计算机体系结构已成为一个特别感兴趣的领域，并且是近几年中日益增长的技术。以前主要的研究已解决了两级高速缓存存储器分级体系及用于操作这种高速缓存存储器分级体系的有关协议，以使处理器在满足系统的高速缓存一致性要求的同时，达到最高的性能。

两级高速缓存存储器分级体系是由不同大小和速度的两个高速缓存存储器组成的一个高速缓存存储器系统。一般来说，第一个高速缓存存储器常称为主高速缓存或L1高速缓存，它的存取时间较快，每比特的成本较高，而第二个存储器常称为副高速缓存或L2高速缓存，它的存取时间较慢但每比特的成本也较低。一般来说，较小较快的主高速缓存在芯片上而较大较慢的次高速缓存在芯片外，尽管在有些高性能处理器设计中，芯片内的副高速缓存也相当常见。

一致性存储器系统的主要目的是为存储器分级体系内的所有存储器装置提供信息的相同拷贝，以便能实现资源共享的同步和合作用途。要不然，当无意中使用了信息的旧的过时的拷贝时，就会发生问题。因此，在一个称为“包含”的方案下，主高速缓存通常被设计成包含一个存储在副高速缓存中的数据子集。这个包含方案在主高速缓存和副高速缓存之间提供一定程度的冗余度，因此至主高速缓存的总线流量可能被降低。然而，包含方案也存在缺点。一个缺点是要求从主高速缓存至系统存储器的附加逐出(cast-out)，以便当在副高速缓存中被置换的高速缓存存储行与在主高速缓存中的那个存储行不同且在副高速缓存中被置换的高速缓存存储行处于“改变”状态时，适应行重填写操作。另外，在主高速缓存中具有与副高速缓存中被置换的高速缓存存储行相同地址的高速缓存存储行需要被逐出到系统存储器，因为按照包含方案它不能在主调整缓存中单独存在。

虽然，如果包含的限制经由一个非包含的高速缓存存储器分级体系被放宽的话将改善高速缓存的性能，但是为了在主高速缓存和副高速缓存之间保持一致性，必须使用特殊的协议。本发明试图提供支持非包含的主高速缓存和副高速缓存的一个高速缓存一致性机制。

如前所述，本发明的一个目的正是为此提供数据处理的一个改进方法和系统。

本发明的另一个目的是为高性能数据处理系统内所使用的高速缓存存储器提供一个改进的方法和系统。

本发明的还有一个目标是为支持高性能数据处理系统内的非包含的高速缓存存储器分级体系提供一个实现高速缓存一致性机制的改进的方法和系统。

上述目的如下面所述来达到。按照本发明的方法和系统，高性能数据处理系统内的存储器分级体系包括一个主高速缓存存储器、一个副高速缓存存储器和一个主存储器。主高速缓存存储器和副高速缓存存储器是非包含的。另外，在主高速缓存内提供第一个状态比特和第二个状态比特，与主高速缓存的每个高速缓存存储行有关。作为优选实施例，第一个状态比特只有当主高速缓存存储器中相应的高速缓存存储行在改写方式下已被改变时才被置位，而第二个状态比特只有当在副高速缓存存储器中也存在相应的高速缓存存储行时才被置位。这样一来，通过利用主高速缓存存储中的第一个状态比特和第二个状态比特可以保持主高速缓存存储器和副高速缓存存储器之间的高速缓存一致性。

在以下详细的描述中，本发明所述的所有目标、特性和优点会显而易见。

通过参照下面一个解释性的实施例的详述，其时与所附的附图一起阅读，将会更好地理解本发明的内容，以及优选的使用方式，进一步的目标和其优点，附图包括：

图1是与本发明最佳实施例对应的具有多级非包含的高速缓存存储器分级体系的典型数据处理系统的方块图；

图2是与本发明的优选实施例对应的主高速缓存的构造方块图；

图3是与本发明的优选实施例对应的在主高速缓存中状态比特字段的详细说明；

图4是与本发明的优选实施例对应的副高速缓存的构造方块图；

图5a是与本发明的优选实施例对应的利用L比特和C比特的行填写操作的高速逻辑流程图；

图5b是与本发明的优选实施例对应的主高速缓存的行置换操作的高级逻辑流程图；

图5c是与本发明的优选实施例对应的副高速缓存的行置换操作的高级逻辑流程图；

图6是与本发明的优选实施例对应的从主高速缓存的逐出操作的高级逻辑流程图；

图7是与本发明的优选实施例对应的对主高速缓存进行存储操作的高级逻辑流程图。

本发明可以在多级非包含的高速缓存存储器分级体系数据处理系统中实现。不难明白，本发明的特性也可以运用于具有主高速缓存和副高速缓存的各种数据处理系统中或要求多副高速缓存存储器存取的地方。

现在参照附图，具体参照图1，其示出与本发明的优选实施例对应的安装有多级非包含的高速缓存存储器分级体系的典型数据处理系统的方块图。在图1中，仅示出一个单一的处理器104；然而，本发明的特性在多个处理器系统中也是有用的。处理器104具有CPU106，CPU106可以是超标量RISC型，处理器104构成一个单片装置，包括片内指令高速缓存107和片内数据高速缓冲108。两个高速缓存107、108都是主高速缓存，用片内总线结构内的单独路径连接到CPU106。指令高速缓存107经由高速缓存控制器109a被连接到片内总线105，而数据高速缓存108经由高速缓存控制器109b被连接到片内总线105。

副高速缓存110经由高速缓存控制器111也被连接到片内总线105。副高速缓存110通常要比指令高速缓存107和数据高速缓存108大得多，对副高速缓存110的存取要比对指令高速缓存107和数据高速缓存108的存取稍微慢一些。CPU106经由总线接口112也被连接到系统总线113，在总线接口112中实现片内总线105和系统总线113之间的定时和控制转换。此外，主存储器115和磁盘存储装置116被连接到系统总线113。

指令高速缓存107和数据高速缓存108可以通过有效(即未转换过的)地址以及通过实际(即物理的)地址寻址。因此，在处理器104片内的总线105内有许多地址总线，包括有效地址总线、实际地址总线和指令地址总线。可是，副高速缓存110通常是仅用实际地址寻址。

如所示的那样，存储器分级体系是从最快的到最慢的，从最小的到最大的，以及从每比特最贵的到每比特最便宜的，相继从主高速缓存107、108到副高速缓存110、到主存储器115和到磁盘存储装置116。通常，主存储器115包含磁盘存储装置中的内容的一个子集，副高速缓存110包含主存储器中的内容的一个子集。然而，由于主高速缓存107、108与副高速缓存110之间为不包含的关系，因此高速缓存107、108中的每一个均可能包含与副高速缓存110中的内容无关的信息。

CPU106可以在一个处理器周期内存取主高速缓存107、108，然而它可能花好几个处理器周期存取副高速缓存110。如果在高速缓存107、108和副高速缓存110中发生高速缓存“错漏”，那么主存储器115被存取以执行一个高速缓存行组充填操作一用来自主存储器115的包含被寻址数据的一个等效比特区段置换一个高速缓存行。这个高速缓存行充填操作必须被执行，以便满足那个需要进行的发生过高速缓存“错漏”的所试图的高速缓存存取。如果主存储器115没有包含所需进行的高速缓存行组充填操作的存储单元，那么从磁盘存储装置116获得包含这个数据的一个页，因而可以完成该高速缓存分组充填操作。从磁盘存储装置116中取得一个页并把它写入到主存储器115的时间一般要求数千个处理器周期，在此期间，CPU可以被转换去执行其它任务或被停止以便等待满足需要的数据。

现在参见图2，其示出与本发明的优选实施例相应的主高速缓存16的构造的方块图。主高速缓存16可以是指令高速缓存107和(或)数据高速缓存108。主高速缓存16优先地被配置为四路高速缓存—路0、路1、路2和路3一每一路有64个高速缓存存储行。数据高速缓存16的每个路进一步被分成三个段，即标志段、数据段和状态比特段。如图2所示，标志区段分别包括路0、路1、路2和路3的标志组60a、标志组60b、标志组60c和标志组60d。同样地，数据区段分别包括路0、路1、路2和路3的数据组70a、数据组70b、数据组70c和数据组70d。状态比特区段也分别包括路0、路1、路2和路3的状态比特字段80a、状态比特字段80b、状态比特字段80c和状态比特字段80d。每个标志组60a～60d相应于每个数据组70a～70d。因为所有标志组60a～60d、数据组70a～70d和状态比特字段80a～80d都是相同的配置，所以下面只详细介绍标志组60a、数据组70a和状态比特字段80a。

每个标志组60a和数据组70a有64个高速缓存存储行，从存储行0到存储行63，每个高速缓存存储行用地址30的比特20～25编址。数据组70a的每个高速缓存存储行是64字节(或16字)宽，而标志组60a的每个高速缓存存储行仅为20比特宽。在数据组70a中的每个高速缓存存储行包含可以由CPU106请求的实际信息，且高速缓存存储行内的每个字节用地址30的比特26～31标记。反之，在标志组60a中的每个高速缓存存储行包含一个用于与地址30的比特0～19比较的地址标志，以便于确定是否有高速缓存“命中”或“错漏”。偶尔，标志组60a～60d之一中的一个地址标志与地址30的比特0～19之间匹配，意味着一个高速缓存“命中”。

现在参见图3，其示出与本发明的优选实施例相应的一个主高速缓存存储行的状态比特字段80a的详细说明。如所示的那样，状态比特字段80a包含5个不同的状态比特，即有效比特10、共用比特11、修改比特12、L比特13和C比特14。有效比特10、共用比特11和修改比特12一起被用于实现四状态MESI(修改、排斥、共用和无效)协议。高速缓存存储器设计的专业人员熟悉四状态MESI协议的实现。剩下的L比特13和C比特14是用于实现与本发明的优选实施例相应的支持非包含的主高速缓存和副高速缓存的高速缓存一致性机制。

现在参见图4，其示出按照本发明的优选实施例相应的副高速缓存110的构造的方块图。副高速缓存110优选地被配置为具有2048高速缓存存储行的直接映射高速缓存。每个高速缓存存储行被分为标志段62、数据段72和状态比特段82。每个高速缓存存储行的状态比特段包含三个状态比特，即有效比特15、共用比特16和修改比特17。数据段72的每个高速缓存存储行为64字节(或16字)宽，而标志段62的每个高速缓存存储行仅为15比特宽。在数据段72中的每个高速缓存存储行包含可以由CPU106请求的实际信息。

与主高速缓存16相类似，在副高速缓存110中的每个高速缓存存储行用地址30的比特15～25编址，而在高速缓存存储行内的每个字节用地址30的比特26～31编址。此外，在标志段62中的每个高速缓存存储行包含一个用于与地址30的比特0～14比较的地址标志，以便于确定是否高速缓存“命中”或“错漏”。

现在参见图5a，其示出与本发明的优选实施例相应的利用L比特和C比特的行填写操作的高级逻辑流程图。当有一个高速缓存“错漏”时，首先用主高速缓存开始一个重填写操作，如在方框20中所示。然后，选择一个主高速缓存存储行作为置换，如在方框22中所示。在主高速缓存中行置换的细节将在图5b中作进一步描述。然后作出副高速缓存是否也应当执行行填写操作的决定，如在方框24中所示。如果副高速缓存不应当执行行填写操作，那么数据被装载到主高速缓存中相应的高速缓存存储行，并且相应的高速缓存存储行的C比特和L比特被复位到“0”，如在方框28中所示。否则，如果副高速缓存也应当执行行填写操作，那么选择副高速缓存中的一个高速缓存存储行作为置换。数据接着被装载进主高速缓存的相应的高速缓存存储行和副存储行，在主高速缓存中相应的高速缓存存储行的C比特被复位到“0”，在主高速缓存中相应的高速缓存存储行的L比特被置位到“1”，如在方框26中所示。按照惯例，置位一个比特是指将该比特置为逻辑“1”，而复位一个比特是指复位一个比特为逻辑“0”，尽管反向赋值也是可接受的。

现在参见图5b，其示出与本发明的优选实施例相应的主高速缓存的行置换操作的高级逻辑流程图。在方框30开始，然后作出逐出候选高速缓存存储行的修改(M)比特或C比特是否被置位的决定，如在方框31和方框32中所示。如果逐出的候选高速缓存存储行的修改比特和C比特都不被置位，则逐出的候选高速缓存存储行被清除，不发送到副高速缓存，如在方框33中所示。否则，如果逐出的候选高速缓存存储行的修改比特被置位，则逐出的候选高速缓存存储行被发送到副高速缓存，如在方框36中所示。同样地，如果修改比特不被置位但逐出的候选高速缓存存储行的C比特和L比特都被置位，则逐出的候选高速缓存存储行也被发送到副高速缓存，如在方框32、方框35和方框36中所示。

现在参见图5c，其示出与本发明的优选实施例相应的副高速缓存的行置换操作的高级逻辑流程图。在方框40开始，然后在主高速缓存中逐出的候选高速缓存的L比特被复位为“0”。如在方框42中所示。然后，作出逐出的候选高速缓存存储行的修改比特是否被置位的决定，如在方框44中所示。如果逐出的候选高速缓存存储行的修改比特不被置位，则逐出的候选高速缓存存储行被清除，不发送到主存储器，如在方框48中所示。否则，如果逐出的候选高速缓存存储行的修改比特被置位，则逐出的候选高速缓存存储行被发送到主存储器，如在方框46中所示。

现在参见图6，其示出与本发明的优选实施例相应的从主高速缓存逐出操作的高级逻辑流程图。在方框50开始，然后作出逐出的候选高速缓存存储行的修改比特是否被置位的决定，如在方框52中所示。如果逐出的候选高速缓存存储行的修改比特被置位，则高速缓存存储行被写入到副高速缓存，并且在该副高速缓存存储行中的修改比特被置位为“1”。否则，如果逐出的候选高速缓存存储行的修改比特不被置位，则该高速缓存存储行仍被写入到副高速缓存但在该副高速缓存存储行中的修改比特被复位为“0”。

其次，当在副高速缓存中的一个高速缓存存储行结束一个行填写操作时，只有当相应的高速缓存存储行的修改比特被置位时该相应的高速缓存存储行才被发送到主存储器。否则，相应的高速缓存存储行被清除。

现在参见图7，其示出与本发明的优选实施例相应的至主高速缓存的存储操作的高级逻辑流程图。对于至主高速缓存的一个存储操作，首先作出主高速缓存是否在改写方式的决定，如在方框62中所示。如果主高速缓存不是在改写方式(这意味着主高速缓存是在回写方式)，则数据字被写入到主高速缓存并且相应的高速缓存存储行的修改比特被置位为“1”，如分别在方框68和方框70中所示。否则，如果主高速缓存是在改写方式，则数据字被写入到主高速缓存和主存储器，不写入到副高速缓存，且C比特被置位为“1”，如分别在方框64和方框66中所示。

总之，在改写方式，存储操作把一个数据字写入到主高速缓存和主存储器并置位主高速缓存中相应的高速缓存存储行的C比特。在回写方式，该存储操作把该数据字仅写入到主高速缓存并置位主高速缓存中相应的高速缓存存储行的修改比特。当到了执行主高速缓存的行填写操作的时候，如果逐出的候选高速缓存存储行的修改比特和C比特都被置位，则该逐出的候选高速缓存存储行被发送到副高速缓存。然而，如果该逐出的候选高速缓存存储行的修改比特和C比特都没有被置位，则该逐出的候选高速缓存存储行被清除，不发送到副高速缓存。无论如何，当一个数据字被首先装载到主高速缓存时，高速缓存存储行的C比特被复位为“0”。

如上所述，本发明提供在一个数据处理系统内实现支持非包含的高速缓存存储器分级体系的一个高速缓存一致性机制的方法。在改写方式，一个数据字被写入到主高速缓存和主存储器，而跳过副高速缓存。因此，在主高速缓存中的该高速缓存存储行保持全部更新，而在副高速缓存中，仅当在主高速缓存中某高速缓存存储行是被废弃时，其相应的高速缓存存储行才被更新。在这种情况下，因为主高速缓存累积所有数据字改变(以及主存储器)直到发生主高速缓存的窥探(Snoup)或逐出，所以到副高速缓存的总线流量被减小。此外，能在主高速缓存中有数据而不必在副高速缓存中有数据，使得能有产地使用主高速缓存以及副高速缓存，主高速缓存一般是高相联的，副高速缓存一般是致密的但低相联的。

虽然参照一个优选实施例来具体介绍和描述了本发明，但是本专业人员可以明白，在不违背本发明的精神和范围情况下可以在形式和细节上作出各种变化。

Claims (18)

1.在数据处理系统内实现高速缓存一致性机制的方法，其中所说的数据处理系统包括一个主高速缓存存储器、一个副高速缓存存储器和一个主存储器，其中所说的主高速缓存存储器和所说的副高速缓存存储中是非包含的，所说的方法包括如下步骤：

提供与所说的主高速缓存内每个高速缓存存储行有关的第一个状态比特和第二个状态比特；

只有当所说的主高速缓存存储器中相应的高速缓存存储行在改写方式下已被一个存储操作修改时，才置位所说的第一个状态比特；

只有当在所说的主高速缓存和所说的副高速缓存中都存在相应的高速缓存存储行时，才置位所说的第二个状态比特；以及

利用所说的第一个状态比特和所说的第二个状态比特保持所说的主高速缓存和所说的副高速缓存之间的高速缓存一致性。

2.按照权利要求1的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果在所说的主高速缓存存储器中的所说的第一个状态比特、所说的第二个状态比特和修改比特没有被置位的话，在所说的主高速缓存存储器的行置换操作期间，在不发送所说的副高速缓存存储器情况下清除一个高速缓存存储行的步骤。

3.按照权利要求2的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果所说的第一个状态比特和所说的第二个状态比特都被置位，或在所说的主高速缓存存储器中的所说的修改比特被置位的话，在所说的主高速缓存存储器的所说的行置换期间，发送一个高速缓存存储行到所说的副高速缓存存储器的步骤。

4.按照权利要求1的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果在所说的副高速缓存存储中的修改比特没有被置位的话，在所说的副高速缓存存储器的行置换期间，在不发送到所说的主存储器的情况下清除一个高速缓存存储行的步骤。

5.按照权利要求4的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果在所说的副高速缓存存储器中所说的修改比特被置位的话，在所说的副高速缓存存储器的行置换期间，发送一个高速缓存存储行到所说的主存储器的步骤。

6.按照权利要求1的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果在所说的主高速缓存存储器中的修改比特被置位的话，在所说的主高速缓存存储器的逐出期间，将所说的副高速缓存存储器中的修改比特置位并把一个高速缓存存储行写入到所说的副高速缓存存储器的步骤。

7.按照权利要求6的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果在所说的主高速缓存存储器中的修改比特没有被置位的话，在所说的主高速缓存存储器的所说的逐出期间，将所说的副高速缓存存储器中的所说的修改比特复位并把一个高速缓存存储行写入到所说的副高速缓存存储器的步骤。

8.按照权利要求1的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果所说的行填写操作是在所说的副高速缓存存储器中被执行的话，在所说的主高速缓存存储器的行填写操作期间，在所说的的主高速缓存存储器中复位所说的第一个状态比特和置位所说的第二个状态比特并装载一个高速缓存存储行的步骤。

9.按照权利要求8的实现支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的方法，其特征在于所说的方法还包括，如果所说的行填写操作不在所说的副高速缓存存储器中被执行的话，在所说的主高速缓存存储器的所说的行填写操作期间，所说的主高速缓存存储器中复位所说的第一个状态比特和所说的第二个状态比特并装载一个高速缓存存储行的步骤。

10.具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，所说的数据处理系统包括：

主存储器；

主高速缓存存储器，其具有与所说的主高速缓存内的每个高速缓存存储行有关的第一个状态比特和第二个状态比特；以及

副高速缓存存储器，所说的副高速缓存存储器和所说的主高速缓存存储器是非包含的；

只有当在所说的主高速缓存存储器中相应的高速缓存存储行在改写方式下已被存储操作修改时才置位所说的第一个状态比特的设备，以及只有当在所说的主高速缓存和所说的副高速缓存中都存在一个相应的高速缓存存储行时才置位所说的第二状态比特的设备，其中高速缓存一致性可以利用所说的第一个状态比特和所说的第二个状态比特在所说的主高速缓存和所说的副高速缓存之间被保持。

11.按照权利要求10的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果在所说的主高速缓存存储器中的所说的第一个状态比特、所说的第二个状态比特和修改比特没有被置位的话，在所说的主高速缓存存储器的行置换期间，在不发送所说的副高速缓存存储器情况下清除一个高速缓存缓存存储行的设备。

12.按照权利要求11的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果所说的第一个状态比特和所说的第二个状态比特都被置位或在所说的主高速缓存存储器中的所说的修改比特被置位的话，在所说的主高速缓存存储器的所说的行置换期间，发送一个高速缓存存储行到所说的副高速缓存存储器的设备。

13.按照权利要求10的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果在所说的副高速缓存存储器中的修改比特没有被置位的话，在所说的副高速缓存存储器的行置换期间，在不发送到所说的主存储器情况下清除一个高速缓存存储行的设备。

14.按照权利要求13的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果在所说的副高速缓存存储器中的所说的修改比特被置位的话，在所说的副高速缓存存储器的行置换期间，发送一个高速缓存存储行到所说的主存储器的设备。

15.按照权利要求10的具有支持非包含的高速缓存存储器分组体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果在所说的主高速缓存存储器中的修改比特被置位的话，在所说的主高速缓存存储器的逐出期间，将在所说的副高速缓存存储器中的修改比特置位并把一个高速缓存存储行写入到所说的副高速缓存存储器的设备。

16.按照权利要求15的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果在所说的主高速缓存存储器中的所说的修改比特没有被置位的话，在所说的主高速缓存存储器的逐出期间，复位在所说以副高速缓存存储器中的所说的修改比特并把一个高速缓存存储行写入到所说的副高速缓存存储器的设备。

17.按照权利要求10的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果所说的行填写操作是要在所说的副高速缓存存储器中被执行的话，在所说的主高速缓存存储器的行填写操作期间，在所说的主高速缓存存储行中复位所说的第一个状态比特和置位所说的第二个状态比特并将载一个高速缓存存储行的设备。

18.按照权利要求17的具有支持非包含的高速缓存存储器分级体系的高速缓存一致性机制的数据处理系统，其特征在于所说的数据处理系统还包括，如果所说的行填写操作不在所说的副高速缓存存储器中被执行的话，在所说的主高速缓存存储器的所说的行填写操作期间，在所说的主高速缓存存储器中复位所说的第一个状态比特和所说的第二个状态比特并装载一个高速缓存存储行。

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