JP4447580B2 - 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ - Google Patents
分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ Download PDFInfo
- Publication number
- JP4447580B2 JP4447580B2 JP2006159012A JP2006159012A JP4447580B2 JP 4447580 B2 JP4447580 B2 JP 4447580B2 JP 2006159012 A JP2006159012 A JP 2006159012A JP 2006159012 A JP2006159012 A JP 2006159012A JP 4447580 B2 JP4447580 B2 JP 4447580B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- directory
- memory
- state information
- cache line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0817—Cache consistency protocols using directory methods
- G06F12/082—Associative directories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
本出願は、1998年3月12日出願の「パイプライン化されたスヌーピープロトコルを有する相互接続用マルチプロセッサノードのためのキャッシュコヒーレンスユニット」と題された同時係属中の米国特許出願第09/041,568号、1998年1月7日出願の「統合されたメッセージパッシングサポートを備える分散共有メモリマルチプロセッサのためのメモリ保護メカニズム」と題された同時係属中の米国特許出願第09/003,771号及び、1998年1月7日出願の「分散共有メモリマルチプロセッサシステムのための統合化されたメッセージパッシングとメモリ保護を備えるキャッシュコヒーレンスユニット」と題された同時係属中の米国特許出願第09/003,721号に関連するが、これらは引用によって本出願の記載に援用する。
連想キャッシュは、任意のセグメントのラインが任意のキャッシュ・ラインにロードされる点で直接マップ・キャッシュと異なっている。キャッシュ・ラインはデータ自身とさらにセグメント番号を記憶する必要がある。キャッシュの探索を可能にするため、連想キャッシュには、キャッシュのライン毎のセグメント番号に対するセグメント番号アドレスを同時に検査する回路が含まれている。この追加回路のため、連想キャッシュはより高価になる。
本発明は、ディレクトリ・ベース・キャッシュ・コヒーレンス・プロトコルにおいてキャッシュ・コヒーレンス状態情報を使用する。すなわち本発明には、永続状態を保持する外部ランダムアクセス・メモリ(RAM)と、遷移状態を保持する内部バッファとが含まれる。従って、バッファが、キャッシュ・コヒーレンス状態情報に加えて状態とデータ値の両方を保存する従来技術のシステムに対して本発明は有利である。このバッファは普通、遷移によってメモリを出入りするラインのための内部完全連想キャッシュ拡張である。また本発明によって、多くの状態遷移が内部バッファの中で完全になされるようになるため、外部ディレクトリの必要な帯域幅が減少し、総合的な処理能力が増大する。従来技術の分割遷移システムは、何らかの状態更新がある度に外部ディレクトリRAMに対して読み出しサイクルと書き込みサイクルを行わなければならない。
310、312、314、316 キャッシュ
320 メモリ制御装置
322 メモリ
324 ディレクトリ
402、408、410 ノード
412、414、420 プロセッサ
422、424、430 キャッシュ
440 メモリ・サブシステム
450 コヒーレンス制御装置
460 外部ディレクトリ
470 一時的状態バッファ
480 コヒーレンス制御チップ
490 主メモリ
Claims (4)
- 複数のプロセッサと、
前記複数のプロセッサのそれぞれに対応して設けられ、各々複数のキャッシュ・ライン・エントリを保存するように構築された複数のキャッシュと、
前記複数のキャッシュ中のキャッシュ・ライン・エントリ状態を把握するための状態情報を保持する、ディレクトリ・ベース・キャッシュ・コヒーレンス・プロトコルのためのディレクトリと、
前記ディレクトリに含まれる前記状態情報の読み出し及び書き込みを行う制御装置と、を備え、
前記ディレクトリの第1の部分は、完全連想形のメモリとして実現され、前記複数のキャッシュ・ライン・エントリの第1サブセットに関する一時的状態情報を保持し、
前記ディレクトリの第2部分が、セット連想形又は直接マップ形のメモリとして実現され、前記複数のキャッシュ・ライン・エントリの第2サブセットに関する非一時的状態情報を保持することを特徴とする、データ処理システム。 - データ処理システムであって、
メモリ・バスに結合された複数のプロセッサを有し、各プロセッサが複数のキャッシュ・ライン・エントリを保存するキャッシュを有するノードと、
前記メモリ・バスに結合するバス・インタフェース素子と、
完全連想形のメモリとして実現され、前記キャッシュ中のキャッシュ・ライン・エントリの一時的状態情報を保持する第1の部分と、セット連想形又は直接マップ形のメモリとして実現され、非一時的状態情報を保持する第2の部分と、を有する、ディレクトリ・ベース・キャッシュ・コヒーレンス・プロトコルのためのディレクトリと、
前記ディレクトリから状態情報を読み出して前記状態情報を更新する、前記バス・インタフェース素子と前記ディレクトリに結合されたコヒーレンス制御装置とを備えるデータ処理システム。 - メモリ・バスに結合され、各々がキャッシュ・メモリを有する複数のプロセッサを備えたノードを含むデータ処理システムにおけるキャッシュ・コヒーレンス維持方法において、
キャッシュされたメモリ・ロケーションに関する状態情報を、ディレクトリ・ベース・キャッシュ・コヒーレンス・プロトコルのためのディレクトリに保存する際に、前記ディレクトリの、完全連想形のメモリとして実現される第1部分に第1のキャッシュ・ライン・エントリに関する遷移状態情報を保持し、前記ディレクトリの、セット連想形又は直接マップ形のメモリとして実現される第2部分に第2のキャッシュ・ライン・エントリに関する非遷移状態情報を保持することを特徴とする、キャッシュ・コヒーレンス維持方法。 - プロセッサと、
前記プロセッサに対応して設けられ、複数のキャッシュ・ライン・エントリを保存するように構築されたキャッシュと、
前記キャッシュに保存されたキャッシュ・ライン・エントリの状態を示す状態情報を保持する、ディレクトリ・ベース・キャッシュ・コヒーレンス・プロトコルのためのディレクトリと、
前記ディレクトリに含まれる前記状態情報の読み出し及び書き込みを行う制御装置と、を備え、
前記ディレクトリの第1部分は、完全連想形のメモリとして実現され、前記複数のキャッシュ・ライン・エントリの第1サブセットに関する一時的状態情報を保持し、
前記ディレクトリの第2部分が、セット連想形又は直接マップ形のメモリとして実現され、前記複数のキャッシュ・ライン・エントリの第2サブセットに関する非一時的状態情報を保持することを特徴とする、データ処理システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US8479598P | 1998-05-08 | 1998-05-08 | |
US09/281,714 US6560681B1 (en) | 1998-05-08 | 1999-03-30 | Split sparse directory for a distributed shared memory multiprocessor system |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11127277A Division JP2000067024A (ja) | 1998-05-08 | 1999-05-07 | 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006277762A JP2006277762A (ja) | 2006-10-12 |
JP4447580B2 true JP4447580B2 (ja) | 2010-04-07 |
Family
ID=26771438
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11127277A Pending JP2000067024A (ja) | 1998-05-08 | 1999-05-07 | 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ |
JP2006159012A Expired - Lifetime JP4447580B2 (ja) | 1998-05-08 | 2006-06-07 | 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11127277A Pending JP2000067024A (ja) | 1998-05-08 | 1999-05-07 | 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6560681B1 (ja) |
JP (2) | JP2000067024A (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6725334B2 (en) * | 2000-06-09 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Method and system for exclusive two-level caching in a chip-multiprocessor |
US6775742B2 (en) * | 2000-07-20 | 2004-08-10 | Silicon Graphics, Inc. | Memory device storing data and directory information thereon, and method for providing the directory information and the data in the memory device |
FR2820850B1 (fr) * | 2001-02-15 | 2003-05-09 | Bull Sa | Controleur de coherence pour ensemble multiprocesseur, module et ensemble multiprocesseur a architecture multimodule integrant un tel controleur |
US6832297B2 (en) * | 2001-08-09 | 2004-12-14 | International Business Machines Corporation | Method and apparatus for managing data in a distributed buffer system |
US20030041215A1 (en) * | 2001-08-27 | 2003-02-27 | George Robert T. | Method and apparatus for the utilization of distributed caches |
US7546422B2 (en) * | 2002-08-28 | 2009-06-09 | Intel Corporation | Method and apparatus for the synchronization of distributed caches |
US6965972B2 (en) * | 2002-09-25 | 2005-11-15 | International Business Machines Corporation | Real time emulation of coherence directories using global sparse directories |
US8185602B2 (en) | 2002-11-05 | 2012-05-22 | Newisys, Inc. | Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters |
US7337273B2 (en) | 2004-03-31 | 2008-02-26 | Microsoft Corporation | Strategies for reading information from a mass storage medium using a cache memory |
WO2006029508A1 (en) * | 2004-09-13 | 2006-03-23 | Solace Systems Inc. | Highly scalable subscription matching for a content routing network |
US7475193B2 (en) * | 2006-01-18 | 2009-01-06 | International Business Machines Corporation | Separate data and coherency cache directories in a shared cache in a multiprocessor system |
US20070168620A1 (en) * | 2006-01-19 | 2007-07-19 | Sicortex, Inc. | System and method of multi-core cache coherency |
JP4572169B2 (ja) | 2006-01-26 | 2010-10-27 | エヌイーシーコンピュータテクノ株式会社 | マルチプロセッサシステム及びその動作方法 |
JP5136652B2 (ja) * | 2008-11-10 | 2013-02-06 | 富士通株式会社 | 情報処理装置及びメモリ制御装置 |
US8566533B1 (en) * | 2009-09-30 | 2013-10-22 | Netlogic Microsystems, Inc. | System, method, and computer program product for conditionally sending a request for data to a node based on a determination |
WO2012035605A1 (ja) * | 2010-09-13 | 2012-03-22 | 富士通株式会社 | 情報処理装置および情報処理装置の制御方法 |
WO2012039008A1 (ja) * | 2010-09-23 | 2012-03-29 | 富士通株式会社 | 情報処理装置、メモリ制御方法及びメモリ制御装置 |
US8856453B2 (en) | 2012-03-01 | 2014-10-07 | International Business Machines Corporation | Persistent prefetch data stream settings |
US20140293393A1 (en) | 2013-03-28 | 2014-10-02 | Barthelemy Fondeur | Flat-top tunable filter |
WO2017077502A1 (en) | 2015-11-04 | 2017-05-11 | Green Cache AB | Systems and methods for implementing coherent memory in a multiprocessor system |
JP6578992B2 (ja) * | 2016-03-02 | 2019-09-25 | 富士通株式会社 | 制御回路、情報処理装置、および情報処理装置の制御方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3872118B2 (ja) * | 1995-03-20 | 2007-01-24 | 富士通株式会社 | キャッシュコヒーレンス装置 |
US5680576A (en) * | 1995-05-05 | 1997-10-21 | Silicon Graphics, Inc. | Directory-based coherence protocol allowing efficient dropping of clean-exclusive data |
US5822763A (en) * | 1996-04-19 | 1998-10-13 | Ibm Corporation | Cache coherence protocol for reducing the effects of false sharing in non-bus-based shared-memory multiprocessors |
US5749095A (en) * | 1996-07-01 | 1998-05-05 | Sun Microsystems, Inc. | Multiprocessing system configured to perform efficient write operations |
US5875468A (en) * | 1996-09-04 | 1999-02-23 | Silicon Graphics, Inc. | Method to pipeline write misses in shared cache multiprocessor systems |
US6253292B1 (en) * | 1997-08-22 | 2001-06-26 | Seong Tae Jhang | Distributed shared memory multiprocessor system based on a unidirectional ring bus using a snooping scheme |
US6631448B2 (en) * | 1998-03-12 | 2003-10-07 | Fujitsu Limited | Cache coherence unit for interconnecting multiprocessor nodes having pipelined snoopy protocol |
-
1999
- 1999-03-30 US US09/281,714 patent/US6560681B1/en not_active Expired - Lifetime
- 1999-05-07 JP JP11127277A patent/JP2000067024A/ja active Pending
-
2006
- 2006-06-07 JP JP2006159012A patent/JP4447580B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000067024A (ja) | 2000-03-03 |
JP2006277762A (ja) | 2006-10-12 |
US6560681B1 (en) | 2003-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4447580B2 (ja) | 分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ | |
US6629205B2 (en) | System and method for increasing the snoop bandwidth to cache tags in a cache memory subsystem | |
US7266647B2 (en) | List based method and apparatus for selective and rapid cache flushes | |
US6826651B2 (en) | State-based allocation and replacement for improved hit ratio in directory caches | |
US6647466B2 (en) | Method and apparatus for adaptively bypassing one or more levels of a cache hierarchy | |
US7032074B2 (en) | Method and mechanism to use a cache to translate from a virtual bus to a physical bus | |
US5787478A (en) | Method and system for implementing a cache coherency mechanism for utilization within a non-inclusive cache memory hierarchy | |
US6272602B1 (en) | Multiprocessing system employing pending tags to maintain cache coherence | |
EP0780769A1 (en) | Hybrid numa coma caching system and methods for selecting between the caching modes | |
EP0780770A1 (en) | Hybrid numa coma caching system and methods for selecting between the caching modes | |
JPH09259036A (ja) | ライトバックキャッシュおよびライトバックキャッシュ内で整合性を維持する方法 | |
US20070168617A1 (en) | Patrol snooping for higher level cache eviction candidate identification | |
JP3866447B2 (ja) | マルチプロセッサ・ノードデータ処理システムに使用するディレクトリエントリ割当てシステム及び方法 | |
US6345341B1 (en) | Method of cache management for dynamically disabling O state memory-consistent data | |
JP2000010860A (ja) | キャッシュメモリ制御回路及びプロセッサ及びプロセッサシステム及び並列プロセッサシステム | |
US7117312B1 (en) | Mechanism and method employing a plurality of hash functions for cache snoop filtering | |
US7325102B1 (en) | Mechanism and method for cache snoop filtering | |
US7093080B2 (en) | Method and apparatus for coherent memory structure of heterogeneous processor systems | |
US6715040B2 (en) | Performance improvement of a write instruction of a non-inclusive hierarchical cache memory unit | |
JP2004199677A (ja) | キャッシュを動作させるためのシステム及び方法 | |
US6397303B1 (en) | Data processing system, cache, and method of cache management including an O state for memory-consistent cache lines | |
US6356982B1 (en) | Dynamic mechanism to upgrade o state memory-consistent cache lines | |
US20020002659A1 (en) | System and method for improving directory lookup speed | |
JPH06250926A (ja) | 複数階層のキャッシュメモリを備えたデータ処理システム | |
JPH01276348A (ja) | 2次キャッシュメモリ方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100112 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100120 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
EXPY | Cancellation because of completion of term |