JPH01276348A - 2次キャッシュメモリ方式 - Google Patents
2次キャッシュメモリ方式Info
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- JPH01276348A JPH01276348A JP63105718A JP10571888A JPH01276348A JP H01276348 A JPH01276348 A JP H01276348A JP 63105718 A JP63105718 A JP 63105718A JP 10571888 A JP10571888 A JP 10571888A JP H01276348 A JPH01276348 A JP H01276348A
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- 238000003860 storage Methods 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 6
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- 240000002853 Nelumbo nucifera Species 0.000 description 7
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 7
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
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- 238000001514 detection method Methods 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔(既 要〕
計算機の主記憶装置の実効アクセス速度を向上する2階
層キャッシュメモリの方式に関し、既存システムへの追
カロ、増設が比較的容易な構成で、実効的にキャッシュ
メモリの容量を拡張できる2次キャッシュメモリ方式を
目的とし、主記憶装置、処理装置、及び該処理装置ごと
の1次キャッシュメモリを有し、該1次キャッシュメモ
リは該処理装置が要求する該主記憶装置のデータを保持
し、所定の場合に該保持するデータを該主起41装置に
格納する計算機において、該1次キャッシュメモリから
主記憶装置へのデータ格納を監視して、該データ及び該
データの格納先アドレスを保持する記憶手段と、該1次
キャッシュメモリから該主起4.1装置へのアクセス要
求を監視し、該要求が該記憶手段に保持するアドレスへ
のアクセス要求の場合に、該記41手段に保持する当該
データを該1次キャッシュメモリへ転送すると共に、該
主記す、a装置による該要求の実行を抑止する手段を設
けるように構成する。
層キャッシュメモリの方式に関し、既存システムへの追
カロ、増設が比較的容易な構成で、実効的にキャッシュ
メモリの容量を拡張できる2次キャッシュメモリ方式を
目的とし、主記憶装置、処理装置、及び該処理装置ごと
の1次キャッシュメモリを有し、該1次キャッシュメモ
リは該処理装置が要求する該主記憶装置のデータを保持
し、所定の場合に該保持するデータを該主起41装置に
格納する計算機において、該1次キャッシュメモリから
主記憶装置へのデータ格納を監視して、該データ及び該
データの格納先アドレスを保持する記憶手段と、該1次
キャッシュメモリから該主起4.1装置へのアクセス要
求を監視し、該要求が該記憶手段に保持するアドレスへ
のアクセス要求の場合に、該記41手段に保持する当該
データを該1次キャッシュメモリへ転送すると共に、該
主記す、a装置による該要求の実行を抑止する手段を設
けるように構成する。
本発明は、計算機の主記憶装置の実効アクセス速度を向
上する2階層キャッシュメモリに係り、特に処理装置ご
とに1次キャッシュメモリを有するシステムにおける、
処理装置に共通に設ける2次キャッシュメモリの方式に
関する。
上する2階層キャッシュメモリに係り、特に処理装置ご
とに1次キャッシュメモリを有するシステムにおける、
処理装置に共通に設ける2次キャッシュメモリの方式に
関する。
〔従来の技術と発明が解決しようとする課題〕第2図は
計算機の構成例を示すブロック図である。計算機は1以
上の処理装置1を有し、各処理装置1はそれぞれキャッ
シュメモリ2を介して共有ハス3に接続されて主記憶装
置4を共用するように構成される。
計算機の構成例を示すブロック図である。計算機は1以
上の処理装置1を有し、各処理装置1はそれぞれキャッ
シュメモリ2を介して共有ハス3に接続されて主記憶装
置4を共用するように構成される。
キャッシュメモリ2は公知のように、処理装置1に近接
して設けられる比較的高速小容量メモリを主体に構成さ
れ、主記憶装置4上の処理装置1がアクセスを要求した
データを含む所定長のブロックを保持して、そのブロッ
クのデータに対してその後アクセス要求があると、主記
す、a装置4にアクセスすることなくキャッシュメモリ
2からデータを供給することにより、処理装置1から見
た主記憶装置4の実効アクセス速度を向上する機構であ
る。
して設けられる比較的高速小容量メモリを主体に構成さ
れ、主記憶装置4上の処理装置1がアクセスを要求した
データを含む所定長のブロックを保持して、そのブロッ
クのデータに対してその後アクセス要求があると、主記
す、a装置4にアクセスすることなくキャッシュメモリ
2からデータを供給することにより、処理装置1から見
た主記憶装置4の実効アクセス速度を向上する機構であ
る。
第3図は典型的なキャッシュメモリ2の構成例を示し、
キャッシュメモリ2には前記のようにしてデータのブロ
ックを保持するためのデータメモ1月0と、データメモ
リ同に対応した構成を有し、各ブロックの主記憶装置4
上のアドレスを示す情報及びその他の制御情報を保持す
るタグメモ1月1があり、例えば処理装置1からアクセ
ス要求を制御回路12に受けると、アルレスハス13で
受げ取るアドレスによってタグメモ1月1を検索する。
キャッシュメモリ2には前記のようにしてデータのブロ
ックを保持するためのデータメモ1月0と、データメモ
リ同に対応した構成を有し、各ブロックの主記憶装置4
上のアドレスを示す情報及びその他の制御情報を保持す
るタグメモ1月1があり、例えば処理装置1からアクセ
ス要求を制御回路12に受けると、アルレスハス13で
受げ取るアドレスによってタグメモ1月1を検索する。
要求アI・レスと一致する情報がタグメモリ11に保持
されていれば、それに対応するデータメモリ10上のデ
ータが要求のデータであり、読出し要求であればそのデ
ータをデータメモ1月Oから読み出して、データバス1
4によって処理装置1に渡し、書き込み要求であれば処
理装置1からデータバス14で受は取るデータによりデ
ータメモ1月0の内容を更新する。又その際制御回路1
2はタグメモ1月1の該当項にアクセス頻度、更新有無
等を示す制御情報を記録しておく。
されていれば、それに対応するデータメモリ10上のデ
ータが要求のデータであり、読出し要求であればそのデ
ータをデータメモ1月Oから読み出して、データバス1
4によって処理装置1に渡し、書き込み要求であれば処
理装置1からデータバス14で受は取るデータによりデ
ータメモ1月0の内容を更新する。又その際制御回路1
2はタグメモ1月1の該当項にアクセス頻度、更新有無
等を示す制御情報を記録しておく。
もし要求のアドレスがタグメモ1月1に無かった場合に
は、制御回路15が要求アドレスのデータを要求するコ
マンドを、共有バス3の中の制御ノ\ス16に送出する
。
は、制御回路15が要求アドレスのデータを要求するコ
マンドを、共有バス3の中の制御ノ\ス16に送出する
。
このコマンドは共有ハス3に接続するすべての装置で受
信され、主記憶装置4は要求のアドレスへのアクセスを
開始し、データのブロックを読み出すと、データ転送コ
マンドを制御ハス16に送り、同時に共有ハス3上のデ
ータバス17にブロックを送出するので、要求元の制御
回路15ではデータバス17のデータをデータメモリ1
0の所定項に書込み、タグメモ1月1の対応する項にア
ドレス情報その他を設定する。
信され、主記憶装置4は要求のアドレスへのアクセスを
開始し、データのブロックを読み出すと、データ転送コ
マンドを制御ハス16に送り、同時に共有ハス3上のデ
ータバス17にブロックを送出するので、要求元の制御
回路15ではデータバス17のデータをデータメモリ1
0の所定項に書込み、タグメモ1月1の対応する項にア
ドレス情報その他を設定する。
要求元の制御回路15から制御ハス16に送出したづ−
データ要求コマンドは、又他のキャッシュメモリ2の制
御回路15に受信され、且つアドレス情報は共有ハス3
のアドレスバス18によって各キャッシュメモリ2へ送
られ、それらのタグメモ1月1を検索する。
御回路15に受信され、且つアドレス情報は共有ハス3
のアドレスバス18によって各キャッシュメモリ2へ送
られ、それらのタグメモ1月1を検索する。
その結果、もし要求のアドレス情報を持つキャッシュメ
モリ2があると、その制御回路15は制御ハス16にデ
ータ転送コマンドを送出し、同時にデータメモ1月0か
ら該当データのプロ・ツクを読み出してデータバス17
に送出するので、要求元のキャッシュメモリ2では前記
主記憶装置4からの場合と同様にしてデータを受は取る
。又、この場合には主記憶装置4はデータ転送コマンド
を検出して、前記のアクセス動作を中止する。
モリ2があると、その制御回路15は制御ハス16にデ
ータ転送コマンドを送出し、同時にデータメモ1月0か
ら該当データのプロ・ツクを読み出してデータバス17
に送出するので、要求元のキャッシュメモリ2では前記
主記憶装置4からの場合と同様にしてデータを受は取る
。又、この場合には主記憶装置4はデータ転送コマンド
を検出して、前記のアクセス動作を中止する。
以」−のようにして新たなブロックをデータメモ1月O
に書き込む場合に、データメモ1月Oに空きの領域が無
い場合には、制御回路15は前記のデータ要求コマンド
を発行する前に適当な領域を選択して以前の内容を無効
にして空き領域を作る。
に書き込む場合に、データメモ1月Oに空きの領域が無
い場合には、制御回路15は前記のデータ要求コマンド
を発行する前に適当な領域を選択して以前の内容を無効
にして空き領域を作る。
そのためにタグメモ1月1のアクセス状況等の悄十襲を
参照し、なるべく以後アクセスされる可能性の少ないブ
ロックを決定するための、適当ないわゆるLRU論理等
に従って無効にする1プロ・ツクをiff択する。
参照し、なるべく以後アクセスされる可能性の少ないブ
ロックを決定するための、適当ないわゆるLRU論理等
に従って無効にする1プロ・ツクをiff択する。
その結果選択したブロックについて、タグメモリ11に
そのブロックに書込めを行った売ことを示す更新表示が
ある場合には、無効にする前にそのブロックを主記憶装
置4へ転送して、主記憶装置4の内容を最新内容に一致
させるための、いわゆるスワップアウトが必要になる。
そのブロックに書込めを行った売ことを示す更新表示が
ある場合には、無効にする前にそのブロックを主記憶装
置4へ転送して、主記憶装置4の内容を最新内容に一致
させるための、いわゆるスワップアウトが必要になる。
従ってその場合には、制御回路14が制御ハス1Gにス
ワップアウトコマンドを送出し、データメモリ17にデ
ータメモリ10から読み出した当該ブロックを送出し、
主記憶装置4はそれらを受は取って、コマンドで指定さ
れた格納先アドレスにブロックを書き込む。
ワップアウトコマンドを送出し、データメモリ17にデ
ータメモリ10から読み出した当該ブロックを送出し、
主記憶装置4はそれらを受は取って、コマンドで指定さ
れた格納先アドレスにブロックを書き込む。
このようなキャッシュメモリ2は公知のように、データ
メモリ10を大きくすれば、処理装置1がデータを要求
したとき、そのデータがデータメモ1月0に保持されて
いる可能性が大きくなり、主起土a装置4にアクセスす
ることなくデータメモ1月0から比較的高速にデータを
得ることができて、実効的なアクセス時間を短縮する効
果を増大することができる。
メモリ10を大きくすれば、処理装置1がデータを要求
したとき、そのデータがデータメモ1月0に保持されて
いる可能性が大きくなり、主起土a装置4にアクセスす
ることなくデータメモ1月0から比較的高速にデータを
得ることができて、実効的なアクセス時間を短縮する効
果を増大することができる。
しかし、キャッシュメモリ2は各処理装置1ごとに設シ
シるので、データメモ1月0の増加及びそのための関連
する制御機構の増加のコスト増加が大きくなり易い。又
高速性を維持するためにキャッシュメモリ2は処理装置
1に近接しておく必要があり、処理装置と同一の集積回
路チップ内に設置することが要求される場合すらあるの
で、データヤソシュメモリとして、別に処理装置に共通
に設L3る2次キャッシュメモリとで2階層構成とし、
既存システムへの追加、増設が比較的容易で、キャッシ
ュメモリの実効的な容量拡張が可能な2次キャッシュメ
モリ方式を目的とする。
シるので、データメモ1月0の増加及びそのための関連
する制御機構の増加のコスト増加が大きくなり易い。又
高速性を維持するためにキャッシュメモリ2は処理装置
1に近接しておく必要があり、処理装置と同一の集積回
路チップ内に設置することが要求される場合すらあるの
で、データヤソシュメモリとして、別に処理装置に共通
に設L3る2次キャッシュメモリとで2階層構成とし、
既存システムへの追加、増設が比較的容易で、キャッシ
ュメモリの実効的な容量拡張が可能な2次キャッシュメ
モリ方式を目的とする。
第1図は、本発明の構成を示すブロック図である。
第1図(alは1以上の処理装置1が、それぞれの1次
キャッシュメモリ24を介して共有ハス3に接続して主
記憶装置4を共用する計算機システムの、共有バス3に
更に2次キャッシュメモリ20を付加した構成を示し、
2次キャッシュメモリ20は第1図(b)に示すように
、主記憶装置4のデータのブロックを保持するデータメ
モリ21と、データメモリ21に保持するデータのアド
レス情報等を保持するタグメモリ22と、共有ハス3上
のコマンドを監視して、データメモリ21、タグメモリ
22を制御する制御回路23からなる。
キャッシュメモリ24を介して共有ハス3に接続して主
記憶装置4を共用する計算機システムの、共有バス3に
更に2次キャッシュメモリ20を付加した構成を示し、
2次キャッシュメモリ20は第1図(b)に示すように
、主記憶装置4のデータのブロックを保持するデータメ
モリ21と、データメモリ21に保持するデータのアド
レス情報等を保持するタグメモリ22と、共有ハス3上
のコマンドを監視して、データメモリ21、タグメモリ
22を制御する制御回路23からなる。
2次キャッシュメモリ20に対して、各処理装置1のキ
ャッシュメモリを1次キャッシュメモリ24とし、従来
と同様に処理装置1が要求する主記憶装置4のデータを
保持し、又所要データを主記憶装置4にスワ・ップアウ
I・するように構成する。
ャッシュメモリを1次キャッシュメモリ24とし、従来
と同様に処理装置1が要求する主記憶装置4のデータを
保持し、又所要データを主記憶装置4にスワ・ップアウ
I・するように構成する。
2次キャッシュメモリ20の制御回路23ば、常時共有
ハス3の制御ハス16に送出されるコマンドを監視し、
1次キャッシュメモリ24から主記憶装置4ヘデータを
格納するスワップアウトコマンドを検出すると、そのコ
マンドで送られるデータ及びデータの格納先アドレスを
取り込んで、データメモリ21及びタグメモリ22に格
納する。
ハス3の制御ハス16に送出されるコマンドを監視し、
1次キャッシュメモリ24から主記憶装置4ヘデータを
格納するスワップアウトコマンドを検出すると、そのコ
マンドで送られるデータ及びデータの格納先アドレスを
取り込んで、データメモリ21及びタグメモリ22に格
納する。
又、共有バス3に送出されたコマンドに1次キャッシュ
メモリ24から主起(1装置4へのアクセス要求を検出
すると、要求アドレスのデータを保持しているか検索し
、該当データがある場合には、そのデータを要求元の1
次キャッシュメモリ24に転送すると共に、主起憶装N
4による該要求の実行を抑止する。
メモリ24から主起(1装置4へのアクセス要求を検出
すると、要求アドレスのデータを保持しているか検索し
、該当データがある場合には、そのデータを要求元の1
次キャッシュメモリ24に転送すると共に、主起憶装N
4による該要求の実行を抑止する。
以上の方式により、適当なメモリからなる2次キャッシ
ュメモリを処理装置1に共通に共有バスに接続して、キ
ャッシュメモリの拡張として使用することが可能になる
。
ュメモリを処理装置1に共通に共有バスに接続して、キ
ャッシュメモリの拡張として使用することが可能になる
。
第1図において各処理装置1の1次キャッシュメモリ2
4は従来のキャッシュメモリ2と同様の例えば第3図に
示す構成とし、処理装置1が要求する主記憶装置4のデ
ータを保持し、処理装置1からアクセス要求を制御回路
12に受けると、要求アドレスのデータを保持している
か検索して、データがあればデータメモリ10からデー
タを読み出して処理装置1に渡し、又は処理装置1から
受は取るデータでデータメモ1月0の内容を更新する。
4は従来のキャッシュメモリ2と同様の例えば第3図に
示す構成とし、処理装置1が要求する主記憶装置4のデ
ータを保持し、処理装置1からアクセス要求を制御回路
12に受けると、要求アドレスのデータを保持している
か検索して、データがあればデータメモリ10からデー
タを読み出して処理装置1に渡し、又は処理装置1から
受は取るデータでデータメモ1月0の内容を更新する。
もし要求のアドレスがタグメモリ11に無かった場合に
は、制御回路15が要求アドレスのデータを含むブロッ
クを要求するコマンドを、共有バス3の中の制御バス1
6に送出する。
は、制御回路15が要求アドレスのデータを含むブロッ
クを要求するコマンドを、共有バス3の中の制御バス1
6に送出する。
このコマンドは共有ハス3に接続するすべての装置で受
信され、主記憶装置4は要求のアドレスへのアクセスを
開始し、データのブロックを読み出すと、データ転送コ
マンドを制御バス16に送り、同時に共有バス3上のデ
ータバス17に読み出したデータを送出するので、要求
元の1次キャッシュメモリ24がデータを受り取る。又
、データ要求コマンドは、他の1次キャッシュメモリ2
4の制御回路15に受信されて要求のデータの検索が行
われ、もし要求のアドレス情報を持つ1次キャッシュメ
モリ24があると、その制御回路15は制御バス16に
データ転送コマンドを送出し、同時にデータメモ1月O
から該当データのブロックを読み出してデータバス17
に送出するので、要求元の1次キャッシュメモリ24で
は前記主記憶装置4からの場合と同様にしてデータを受
は取る。又、この場合には主記憶装置4はデータ転送コ
マンドを検出して、アクセス動作を中止する。
信され、主記憶装置4は要求のアドレスへのアクセスを
開始し、データのブロックを読み出すと、データ転送コ
マンドを制御バス16に送り、同時に共有バス3上のデ
ータバス17に読み出したデータを送出するので、要求
元の1次キャッシュメモリ24がデータを受り取る。又
、データ要求コマンドは、他の1次キャッシュメモリ2
4の制御回路15に受信されて要求のデータの検索が行
われ、もし要求のアドレス情報を持つ1次キャッシュメ
モリ24があると、その制御回路15は制御バス16に
データ転送コマンドを送出し、同時にデータメモ1月O
から該当データのブロックを読み出してデータバス17
に送出するので、要求元の1次キャッシュメモリ24で
は前記主記憶装置4からの場合と同様にしてデータを受
は取る。又、この場合には主記憶装置4はデータ転送コ
マンドを検出して、アクセス動作を中止する。
このように新たなブロックをデータメモ1月0に書き込
む場合に、データメモリ10に空きの領域が無い場合に
は、制御回路15はデータ要求のコマンドを発行する前
に適当な領域を選択して以前の内容を無効にして空き領
域を作り、もし無効にするデータに更新表示がある場合
にはスワップアウトを行う。その場合、制御回路1−6
−は制御ハス16にスワップアウトコマンドを送出し、
データバス17にデータメモ1月0から読み出した当該
ブロックを送出し、主記憶装置4はそれらを受は取って
、コマンドで指定された格納先アドレスにプロ・ツタを
害き込む。
む場合に、データメモリ10に空きの領域が無い場合に
は、制御回路15はデータ要求のコマンドを発行する前
に適当な領域を選択して以前の内容を無効にして空き領
域を作り、もし無効にするデータに更新表示がある場合
にはスワップアウトを行う。その場合、制御回路1−6
−は制御ハス16にスワップアウトコマンドを送出し、
データバス17にデータメモ1月0から読み出した当該
ブロックを送出し、主記憶装置4はそれらを受は取って
、コマンドで指定された格納先アドレスにプロ・ツタを
害き込む。
2次キャッシュメモリ20は共有バス3に1次キャッシ
ュメモリ24と同様に接続され、その制御回路23は常
時共有バス3の制御ハス16に送出されるコマンドを監
視している。
ュメモリ24と同様に接続され、その制御回路23は常
時共有バス3の制御ハス16に送出されるコマンドを監
視している。
そこで、1次キャッシュメモリ24から前記のようにス
ワップアウトコマンドが送出されたことを検出すると、
前記の主記憶装置4の動作と並行して、そのコマンドを
共有ハス3から制御回路23に取り込んで、コマンドに
指定されている格納先アドレスによって定まる、データ
メモリ21の項に、コマンドと共にデータバス17に送
出されているデータのブロックを書き込む。又、データ
メモリ21の書込み位置に対応するタグメモリ22の項
に前記格納先アドレスの情報等を格納して、1次キャッ
シュメモリ24の場合と同様に主記憶装置4のブロック
を保持する。
ワップアウトコマンドが送出されたことを検出すると、
前記の主記憶装置4の動作と並行して、そのコマンドを
共有ハス3から制御回路23に取り込んで、コマンドに
指定されている格納先アドレスによって定まる、データ
メモリ21の項に、コマンドと共にデータバス17に送
出されているデータのブロックを書き込む。又、データ
メモリ21の書込み位置に対応するタグメモリ22の項
に前記格納先アドレスの情報等を格納して、1次キャッ
シュメモリ24の場合と同様に主記憶装置4のブロック
を保持する。
このように新たなブロックを保持する場合に、データメ
モリ21に空き領域が無かった場合には、例えば先着順
等の適当な論理で1ブロツクを選択し、それを無効にし
てその位置に新たなブロックを書き込む。なお、2次キ
ャッシュメモリ20に保持するデータは前記のように主
記憶装置4ヘスワソプアウトされたブロックを並行に取
り込んだものであるので、以前のデータを無効化する場
合に1次キャッシュメモリのようにスワップアウトを考
慮する必要は無い。
モリ21に空き領域が無かった場合には、例えば先着順
等の適当な論理で1ブロツクを選択し、それを無効にし
てその位置に新たなブロックを書き込む。なお、2次キ
ャッシュメモリ20に保持するデータは前記のように主
記憶装置4ヘスワソプアウトされたブロックを並行に取
り込んだものであるので、以前のデータを無効化する場
合に1次キャッシュメモリのようにスワップアウトを考
慮する必要は無い。
次に、制御回路23が共有ハス3上で1次キャッシュメ
モリ24から送出された主記憶装置4へのアクセス要求
コマンドを検出すると、1次キャッシュメモリ24が他
の1次キャッシュメモリ24の要求を検出した場合と同
様に、コマンドで指定される要求アドレスをアドレスバ
ス18で取り込んで、タグメモリ22を検索する。その
結果、もし要求のアドレス情報があると、制御回路23
は制御バス16に1次キャッシュメモリ24が発行する
のと同しデータ転送コマンドを送出し、同時にデータメ
モ1J21から該当データのブロックを読み出してデー
タバス17に送出するので、要求元の1次キャッシュメ
モリ24では、前記他の1次キャッシュメモIJ24か
らデータを受は取る場合と同様にデータを受は取る。又
、この場合には主記憶装置4も前記と同様にデータ転送
コマンドを検出してアクセス動作を中止する。
モリ24から送出された主記憶装置4へのアクセス要求
コマンドを検出すると、1次キャッシュメモリ24が他
の1次キャッシュメモリ24の要求を検出した場合と同
様に、コマンドで指定される要求アドレスをアドレスバ
ス18で取り込んで、タグメモリ22を検索する。その
結果、もし要求のアドレス情報があると、制御回路23
は制御バス16に1次キャッシュメモリ24が発行する
のと同しデータ転送コマンドを送出し、同時にデータメ
モ1J21から該当データのブロックを読み出してデー
タバス17に送出するので、要求元の1次キャッシュメ
モリ24では、前記他の1次キャッシュメモIJ24か
らデータを受は取る場合と同様にデータを受は取る。又
、この場合には主記憶装置4も前記と同様にデータ転送
コマンドを検出してアクセス動作を中止する。
2次キャッシュメモリ20は、適当な記憶容量のデータ
メモリ21ごとに増設できるように構成し、各単位の2
次キャッシュメモリ20を所要数共有ハス3に接続する
ようにすることかできる。その場合に各2次キャッシュ
メモリは、例えば主記憶装置4のアドレスを区分して担
当するものとし、担当のアドレス範囲は制御回路23に
設定しておいて、制御回路23がスワップコマンドを取
り込んだとき自身の担当範囲か識別するようにする。
メモリ21ごとに増設できるように構成し、各単位の2
次キャッシュメモリ20を所要数共有ハス3に接続する
ようにすることかできる。その場合に各2次キャッシュ
メモリは、例えば主記憶装置4のアドレスを区分して担
当するものとし、担当のアドレス範囲は制御回路23に
設定しておいて、制御回路23がスワップコマンドを取
り込んだとき自身の担当範囲か識別するようにする。
以上の方式により、適当なメモリからなる2次キャッシ
ュメモリを処理装置に共通に設け、キャッシュメモリの
拡張として使用することが可能になるので、処理装置対
応に設ける1次キャッシュメモリの場合のような増設の
制約が無くなり、且つ前記のようにして容易に必要な容
量の2次キャッシュメモリを設置することができる。
ュメモリを処理装置に共通に設け、キャッシュメモリの
拡張として使用することが可能になるので、処理装置対
応に設ける1次キャッシュメモリの場合のような増設の
制約が無くなり、且つ前記のようにして容易に必要な容
量の2次キャッシュメモリを設置することができる。
以」二の説明から明らかなように本発明によれば、複数
の処理装置を存する計算機のキャッシュメモリ方式にお
いて、既存システムへの追加、増設が比較的容易な構成
の2次キャッシュメモリによってキャッシュメモリを増
強することが可能になるという著しい工業的効果がある
。
の処理装置を存する計算機のキャッシュメモリ方式にお
いて、既存システムへの追加、増設が比較的容易な構成
の2次キャッシュメモリによってキャッシュメモリを増
強することが可能になるという著しい工業的効果がある
。
第1図は本発明の構成を示すブロック図、第2図は従来
の計算機の構成例ブロック図、第3図はキャッシュメモ
リの構成例ブロック図である。 図において、 1は処理装置、 2はキャッシュメモリ、3ば
共有ハス、 4は主記憶装置、10.21はデ
ータメモリ、11.22はタグメモリ、12.15.2
3ば制御回路、 16は制御ハス、 17はデータバス、18はア
ドレスバス、 20は2次キヤ・ンシュメモリ、 24は1次キャッシュメモリ を示す。
の計算機の構成例ブロック図、第3図はキャッシュメモ
リの構成例ブロック図である。 図において、 1は処理装置、 2はキャッシュメモリ、3ば
共有ハス、 4は主記憶装置、10.21はデ
ータメモリ、11.22はタグメモリ、12.15.2
3ば制御回路、 16は制御ハス、 17はデータバス、18はア
ドレスバス、 20は2次キヤ・ンシュメモリ、 24は1次キャッシュメモリ を示す。
Claims (1)
- 【特許請求の範囲】 主記憶装置(4)、処理装置(1)及び該処理装置ごと
の1次キャッシュメモリ(24)を有し、該1次キャッ
シュメモリは該処理装置が要求する該主記憶装置のデー
タを保持し、所定の場合に該保持するデータを該主記憶
装置に格納する計算機において、該1次キャッシュメモ
リ(24)から主記憶装置(4)へのデータ格納を監視
して(23)、該データ及び該データの格納先アドレス
を保持する記憶手段(21、22)と、 該1次キャッシュメモリ(24)から該主記憶装置(4
)へのアクセス要求を監視し、該要求が該記憶手段(2
2)に保持するアドレスへのアクセス要求の場合に、該
記憶手段(21)に保持する当該データを該1次キャッ
シュメモリへ転送すると共に、該主記憶装置による該要
求の実行を抑止する手段を設けたことを特徴とする2次
キャッシュメモリ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63105718A JPH01276348A (ja) | 1988-04-28 | 1988-04-28 | 2次キャッシュメモリ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63105718A JPH01276348A (ja) | 1988-04-28 | 1988-04-28 | 2次キャッシュメモリ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01276348A true JPH01276348A (ja) | 1989-11-06 |
Family
ID=14415112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63105718A Pending JPH01276348A (ja) | 1988-04-28 | 1988-04-28 | 2次キャッシュメモリ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01276348A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100345976B1 (ko) * | 1998-12-08 | 2002-07-26 | 닛폰 덴키(주) | 반도체 메모리 장치 |
JP2008204488A (ja) * | 2008-05-29 | 2008-09-04 | Renesas Technology Corp | マルチプロセッサ装置 |
-
1988
- 1988-04-28 JP JP63105718A patent/JPH01276348A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100345976B1 (ko) * | 1998-12-08 | 2002-07-26 | 닛폰 덴키(주) | 반도체 메모리 장치 |
US6601197B1 (en) | 1998-12-08 | 2003-07-29 | Nec Electronics Corporation | Semiconductor memory device |
JP2008204488A (ja) * | 2008-05-29 | 2008-09-04 | Renesas Technology Corp | マルチプロセッサ装置 |
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