KR100345976B1 - 반도체 메모리 장치 - Google Patents

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KR100345976B1
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Abstract

본 발명은 칩 상에 MPU, 2차 캐쉬 메모리 및 TAG 메모리가 장착된 반도체 메모리 장치를 제공한다. 레지스터에는 MPU에서 2차 캐쉬 또는 TAG 메모리까지 복수의 데이터 버스에 병렬로 연결된 복수의 테스트 데이터 버스가 제공된다. 레지스터들과 MPU의 복수의 데이터 버스는 MPU에 대한 외부 단자의 일부인 본딩 패드와 연결되도록 하기 위한 스위치에 의해 변경된다. 이러한 장치에 따라, 반도체 메모리 장치는 본딩 패드를 통해 DRAM 테스트를 위한 테스터와 연결할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
(기술분야)본 발명은 반도체 메모리 장치에 관한 것이고, 특히, 칩에 장착된 MPU(Micro Processing Unit) 및 2차 캐쉬로서 DRAM(Dynamic Random Access Memory)을 가진 반도체 메모리 장치에 관한 것으로, 정상 동작 동안 데이터 전송 지연이 DRAM 부분에 대한 테스트 기록에 의해 증가되는 것을 방지할 수 있는 반도체 메모리 장치에 관한 것이다.
(관련 기술의 설명)MPU 및 2차 캐쉬로서의 DRAM이 장착되는 칩에 대해, 평가 테스트가 단지 DRAM 부분에 대해 시도 될 때, MPU를 경유하여, 즉 MPU의 기능을 사용하여 DRAM 부분에 대한 테스트를 실행하는 것은 일반적으로 어렵다.
따라서, MPU와 DRAM 사이의 데이터 버스에 있는 모든 데이터를 테스트 패드를 경유하여 외부로 인출한 후, 메모리 테스터 등을 사용하여 테스트를 실행할 필요가 있다.
도 7은 MPU 및 2차 캐쉬 메모리로서의 DRAM이 장착된 칩의 DRAM 부분에 대해 종래의 테스트 절차를 설명하기 위한 블록도이다.
MPU(101) 및 DRAM 부분(102)이 입/출력 버퍼(103)를 경유하여 데이터 버스(104)에 의해 연결되어 있다. 이 경우에, 예를 들어, 138 버스들이 2차 캐쉬를 위해 사용되고 33 버스들이 2차 캐쉬에 저장된 데이터를 보여주는 태그(tags)를 저장하는 TAG 메모리를 사용하고 있을 때, 데이터 버스(104)의 총합은 171이다.
DRAM 부분의 테스트를 가능하게 하기 위해, DRAM 부분에 연결된 모든 데이터 버스들이 테스트 와이어(105)를 경유하여 테스트 본딩 패드(106)에 병렬로 연결되고, 메모리 테스터(도시되지 않음)에 연결하여 테스트를 행하도록 미리 칩을 구성할 필요가 있다.
그러나, MPU 및 2차 캐쉬가 장착된 칩에서, 도 7에 도시된 바와 같이, MPU와 DRAM 부분 사이의 모든 데이터 버스들이 패드에 연결 될 때, 큰 기생 정전 용량(parasitic capacitance)이 테스트 와이어등에 의해 MPU 및 DRAM 부분 사이의 데이터 버스에 부가되고, MPU와 DRAM 부분 사이의 데이터 전송 지연이 증가한다는 점에서 문제가 된다.
더욱이, 단지 MPU 만을 가진 칩에 비하여 패드의 수가 증가함에 따라 칩상의 패드에 공유된 면적이 증가한다는 또 다른 문제가 있다.
위의 어려움의 견지에서, 본 발명의 목적은 칩에 MPU 및 2차 캐쉬로서의 DRAM을 가진 반도체 메모리 장치를 제공하고, 정상 동작에서 DRAM 부분의 테스트 와이어에 의해 발생된 데이터 전송 지연이 증가하는 것을 방지하는 것이 가능하고 테스트 패드의 수도 줄이는 것이 가능하도록 하는 것이다.
본 발명의 제 1 관점에 따라, 칩에 2차 캐쉬로서의 메모리 및 프로세싱 유닛이 장착된 반도체 메모리 장치가 제공되고, 반도체 메모리 장치는 프로세싱 유닛과 2차 캐쉬로서의 메모리를 연결하는 복수의 데이터 버스들, 각각의 복수의 데이터 버스들에 병렬로 각각 연결된 복수의 테스트 데이터 버스들, 일시적으로 데이터를 보유하기 위한 레지스터들 및 레지스터를 통해 복수의 테스트 데이터 버스들에 연결된 외부 테스트 단자를 포함한다.
앞에서는, 바람직한 모드는 외부 테스트 단자가 프로세싱 유닛을 위한 외부 단자의 일부인 것이다.
또한, 바람직한 모드는 외부 테스트 단자를 프로세싱 유닛을 위한 레지스터나 복수의 데이터 버스들과 번갈아 연결하기 위한 스위치를 더 포함하는 것이다.
그리고, 바람직한 모드는 레지스터에서 데이터 전송 방향이 테스트 장치가 2차 캐쉬로서의 메모리로부터/에 데이터를 판독하거나 기록하는지에 여부에 의존하여 변화하는 것이다.
본 발명의 제 2 관점에 따라, 프로세싱 유닛 및 2차 캐쉬로서의 메모리가 칩에 장착된 반도체 메모리 장치를 제공하고, 반도체 메모리 장치는 프로세싱 유닛과 2차 캐쉬로서의 메모리를 연결하기 위한 복수의 데이터 버스들의 데이터 버스 그룹들, 각각의 테스트 데이터 버스 그룹들이 각각의 데이터 버스 그룹들에 병렬로 연결되는 복수의 테스트 데이터 버스들의 테스트 데이터 버스 그룹들, 복수의 테스트 데이터 버스 그룹들 중 하나의 테스트 데이터 버스를 선택하는 선택기와 각각 테스트 데이터 버스 그룹을 위해 제공되는 위의 선택기, 선택된 테스트 데이터 버스 그룹의 복수의 데이터 버스들과 외부 테스트 단자 사이에 제공되고 복수의 데이터 버스들의 데이터를 일시적으로 보유하는 멀티플렉서를 포함한다.
앞에서는, 바람직한 모드는 외부 테스트 단자가 프로세싱 유닛의 외부 단자의 일부인 것이다.
또한, 바람직한 모드는 프로세싱 유닛을 위해 외부 테스트 단자를 멀티플렉서나 복수의 데이터 버스들과 번갈아 연결하기 위한 스위치를 더 포함하는 것이다.
그리고, 바람직한 모드는 선택기가 복수의 단계들을 포함하고, 하나의 테스트 데이터 버스 그룹을 선택하기 위해 복수의 테스트 데이터 버스 그룹들을 단계적으로 집약(集約)한다.
또한, 바람직한 모드는 선택기에서 데이터 전송 방향이 테스트 장치가 2차 캐쉬로서의 메모리로부터/에 데이터를 판독하거나 기록하는지에 여부에 의존하여 변화한다.
그리고, 바람직한 모드는 멀티플렉서에서 데이터 전송 방향이 테스트 장치가 2차 캐쉬로서의 메모리로부터/에 데이터를 판독하거나 기록하는지에 여부에 의존하여 변화한다.
본 발명에 따라, 프로세싱 유닛 및 2차 캐쉬로서의 메모리가 칩에 장착되고 복수의 데이터 버스와 연결된 반도체 메모리 장치에서, 복수의 데이터 버스들에 병렬로 연결된 복수의 테스트 데이터 버스들이 데이터를 일시적으로 보유하기 위해 레지스터를 경유하여 외부 테스트 단자에 연결되어, 프로세싱 유닛과 제 2 메모리 사이의 데이터 버스에 부가된 정전 용량이 작아진다. 그 결과, 정상 동작에서 프로세싱 유닛과 제 2 메모리 사이의 데이터 전송 지연이 증가하는 것을 방지 할 수 있다. 또한, 2차 캐쉬로서의 메모리를 위한 평가 테스트를 실제 동작과 같은 클럭 주파수에서 수행 할 수 있다.
더욱이, 이 경우에, 외부 테스트 단자는 프로세싱 유닛을 위한 외부 단말기의 일부이고, 스위치와 번갈아 레지스터나 복수의 데이터 버스와 연결되어, 2차 캐쉬로서의 메모리의 장치 테스트를 위해 요구된 단자들의 수가 증가하는 것을 방지할 수 있다.
또한, 본 발명에 따라, 프로세싱 유닛 및 2차 캐쉬로서의 메모리가 칩에 장착되어 있고 복수의 데이터 버스와 연결된 반도체 메모리 장치에서, 프로세싱 유닛과 제 2 메모리 사이의 복수의 데이터 버스들이 복수의 그룹들로 나누어져 있고, 선택기는 복수의 데이터 버스 그룹들에 병렬로 연결된 복수의 테스트 데이터 버스의 그룹들 중 하나의 그룹을 선택하고, 테스트 외부 단자는 멀티플렉서를 경유하여 선택된 테스트 데이터 버스 그룹에 연결되어, 프로세싱 유닛과 2차 캐쉬로서의 메모리 사이에 있는 데이터 버스에 부가된 정전 용량이 작아진다. 그 결과, 정상 동작에서 프로세싱 유닛과 제 2 메모리 사이에서 데이터 전송 지연이 증가하는 것을 방지 할 수 있다. 또한, 2차 캐쉬로서의 메모리만을 위한 평가 테스트를 정상 동작과 같은 클럭 주파수에서 실행할 수 있다. 더욱이, 제 2 메모리의 장치 테스트를 위해 요구된 단자들의 수가 증가하는 것을 방지 할 수 있다.
더욱이, 이 경우에, 외부 테스트 단자는 프로세싱 유닛을 위한 외부 단자의 부분이고, 스위치와 함께 멀티플렉서나 복수의 데이터 버스에 번갈아 연결되어, 2차 캐쉬로서의 메모리의 장치 테스트를 위해 요구된 단자들의 수가 증가하는 것을 방지 할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전기적인 구조를 도시하는 블록도.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 차트(chart).
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 대한 테스트 절차를 도시하는 흐름도.
도 4는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에서 제어 신호의 분배 방법를 도시하는 블록도.
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전기적인 구조를 도시하는 블록도.
도 6은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 전기적인 구조를 도시하는 블록도.
도 7은 MPU 및 2차 캐쉬로서 DRAM에 장착된 칩의 DRAM 부분에 대해 종래의 테스트 절차를 설명하기 위한 블록도.
*도면의 주요부분에 대한 부호의 설명*
2: 2차 캐쉬 3: 태그 메모리
본 발명의 위의 목적, 다른 목적, 장점 및 특징들은 첨부된 도면을 참조한다음 설명으로 더욱 명확해 질 것이다.
다음은, 첨부된 도면을 참고하여 본 발명의 바람직한 실시예를 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전기적인 구조를 도시하는 블록도이고, 도 2a 및 도 2b는 반도체 메모리 장치의 동작을 설명하는 타이밍 차트이고, 도 3은 반도체 메모리 장치에 대한 테스트 절차를 도시하는 흐름도이고, 도 4는 반도체 메모리 장치에서 제어 신호의 분배 방법를 도시하는 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 MPU(1), 2차 캐쉬(2), 태그(TAG) 메모리(3), 입/출력 버퍼(OUT/INs)(41,42,43,44,45), 레지스터(REGs)(51,52,53,54), 스위치(61, 62), 본딩 패드(7), 버퍼(81, 82, 83)를 제공하며, 이러한 것들은 칩(21)에 장착되어 있다. 번호 22는 테스터를 표시한다.
MPU(1)는 1차 캐쉬를 포함하고, 데이터 버스의 3 그룹(각 그룹은 46 버스를 포함)을 2차 캐쉬(2)에 제공하고, 33 데이터 버스를 태그 메모리(3)에 제공한다.
2차 캐쉬(2)는 1차 캐쉬의 저장 용량(64KB와 같은)을 지원한다. 2차 캐쉬(2)는 46 비트-넓이의 3 개의 2차 캐쉬 배열이 제공되고, 46 데이터 버스를 경유하여 MPU(1)에 연결된 각각의 배열은, 즉, 총 138 DRAMs가 제공되고, 예를 들어, 512KB부터 16MB까지의 용량을 가진다.
태그 메모리(3)에는 2차 캐쉬(2)에 저장된 데이터의 개별적인 태그들이 저장되고, 33 데이터 버스를 경유하여 MPU(1)에 연결된 33 비트-폭의 배열로 구성된 DRAM이다.
MPU(1)과 2차 캐쉬(2) 사이의 제어 신호(DWR)에 따라, 입/출력 버퍼(41,42,43)는 데이터 버스의 3개의 그룹(각 그룹은 46 데이터 버스를 포함)의 각 데이터 전송 방향을 변경한다. 입/출력 버퍼(44)는 MPU(1)과 태그 메모리(3) 사이의 33 데이터 버스의 데이터 전송 방향을 변경한다.
레지스터(51,52,53)는 제어 신호(øTEST)에 따라 동작 상태가 되고, 제어 신호(DWR)에 따라 데이터 버스의 3 개의 그룹(각 그룹은 MPU(1)과 2차 캐쉬(2) 사이에 46 데이터 버스를 포함)의 기록/판독 데이터를 일시적으로 보유한다. 레지스터(54)는 제어 신호(øTEST)에 따라 동작 상태가 되고, 제어 신호(DWR)에 따라 MPU(1)과 태그 메모리(3) 사이의 33 데이터 버스의 기록/판독 데이터를 일시적으로 보유한다.
더욱이, 테스트 데이터 버스는 데이터 버스에 병렬로 제공되고, 각각, 입/출력 버퍼(45)에 연결된다. 각각의 레지스터(51,52,53)는 46 테스트 데이터 버스를 위해 제공되고, 레지스터(54)는 33 테스트 데이터 버스를 위해 제공된다.
입/출력 버퍼(45)는 레지스터(51,52,53,54)와 스위치(61) 사이의 171 데이터 버스(테스트 데이터 버스)의 데이터 전송 방향을 변경한다.
스위치(61)는 제어 신호(øTEST)에 따라 입/출력 버퍼(45)와 본딩 패드(7) 사이의 171 데이터 버스(테스트 데이터 버스)를 연결이나 단절한다. 스위치(62)는 제어 신호(øTEST)에 따라 MPU(1)과 본딩 패드(7) 사이의 171 데이터 버스를 연결이나 단절한다.
본딩 패드(7)는 MPU(1)을 위한 외부 연결 패드의 부분이고, 2차 캐쉬(2)가 스위치(61및 62)의 선택에 따라 테스트되는 동안, MPU(1)이 테스터(22)에 연결하기 위해 동작하거나 사용되는 동안, 본딩 패드(7)는 외부 연결을 위해 사용되고, 데이터 버스(TDQ0-170)에 연결된다.
버퍼(81)는 2차 캐쉬(2)가 동작하도록 하는 제어 신호(DCS)를 입/출력 버퍼(41,42,43,44,45), 레지스터(51,52,53,54) 등에 내부 제어 신호(ICS)로서 공급한다.
버퍼(82)는 MPU(1)와 2차 캐쉬(2) 사이에서 데이터의 판독/기록을 제어하는 제어 신호(DWR)를 입/출력 버퍼(41,42,43,44,45), 레지스터(51,52,53,54) 등에 내부 제어 신호(IWR)로서 공급한다.
버퍼(83)는 칩(21)을 2차 캐쉬(2)에 대한 테스트 상태로 만들기 위한 제어 신호(øTEST)를 내부 제어 신호(ITEST)로서 레지스터(51,52,53,54), 입/출력 버퍼(45) 및 스위치(61, 62)에 공급한다.
테스터(22)는 제어 신호(DCS, DWR 및 øTEST)를 출력하고, 2차 캐쉬(2) 혹은 태그 메모리(3)의 장치 테스트를 위해 데이터 버스(TDQ0-170)에 연결되어 있고, 요구된 테스트 등등을 실행한다.
다음으로, 도 1, 2a 및 도 2b를 참고하여, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
정상 동작에서, 제어 신호(DCS, DWR 및 øTEST)들은 MPU(1)로부터 칩(21)으로 보내진다. 이때, 제어 신호(øTEST)는 로우가 되고, 레지스터(51,52,53,54)들은 비-동작 상태를 유지하고, 스위치(62)는 연결 상태로 되고, MPU(1)의 171 데이터 버스들은 본딩 패드(7)를 통해 요구된 부분에 연결된다.
MPU(1)가 2차 캐쉬(2)로부터 데이터를 판독할 때, 제어 신호(DWR)는 하이가 되고, 입/출력 버퍼(41,42,43,44)들은 2차 캐쉬(2) 및 태그 메모리(3)로부터 MPU(1)으로 데이터를 전송하기 위한 상태로 된다. 이 상태에서, 제어 신호(DCS)가 주어지고, 2차 캐쉬(2) 및 태그 메모리(3)로부터 데이터 판독이 시작된다. 이 경우에, 데이터(DQ)가 MPU(1)와 2차 캐쉬(2) 혹은 태그 메모리(3) 사이의 데이터 버스로 출력될 때까지 시간 지연은 예를 들어, 도 2a에서 도시된 바와 같이 3 클럭 펄스로 세트된다.
MPU(1)가 2차 캐쉬(2) 및 태그 메모리(3)에 데이터를 기록 할 때, 제어 신호(DWR)는 로우가 되고 입/출력 버퍼(41,42,43,44)들은 MPU(1)로부터 2차 캐쉬(2) 및 태그 메모리(3)에 데이터를 전송하기 위한 상태가 된다. 이 경우에, 제어 신호(DCS)가 주어지고, 2차 캐쉬(2) 및 태그 메모리(3)로의 데이터 기록이 시작된다.
2차 캐쉬(2)나 태그 메모리(3)를 위한 장치 테스트가 수행될 때, 제어 신호(DCS, DWR 및 øTEST)들은 테스터(22)로부터 칩(21)으로 보내진다. 본딩 패드(7)로 부터의 171 데이터 버스들은 테스터(22)에 연결된다. 이 경우에, 제어 신호(øTEST)는 하이가 되고, 스위치(62)는 차단(intercepting) 상태가 되고, 스위치(61)는 연결 상태가 되고, 입/출력 버퍼(45)의 데이터 버스는 스위치(61) 및 본딩 패드(7)를 통해 테스터(22)에 연결되고, 레지스터(51,52,53,54) 및 입/출력 버퍼(45)들은 동작 상태가 된다.
2차 캐쉬(2) 및 태그 메모리(3)로부터 데이터가 판독 될 때, 제어 신호(DWR)는 하이가 되고, 입/출력 버퍼(41,42,43,44)들은 2차 캐쉬(2) 및 태그 메모리(3)로부터 테스트 데이터 버스를 경유하여 레지스터(51,52,53,54)로 데이터를 전송하기 위한 상태가 된다. 이 상태에서, 제어 신호(DCS)가 주어지고, 2차 캐쉬(2) 및 태그 메모리(3)로 부터의 데이터 판독이 시작된다. 데이터(DQ)(TEST)가 2차 캐쉬(2) 혹은 태그 메모리(3)와 테스터(22) 사이의 데이터 버스에 출력될 때까지 시간 지연은 예를 들어, 도 2a에 도시된 바와 같이 4 클럭 펄스로 세트된다. 이 시간 지연은 레지스터(51,52,53,54), 입/출력 버퍼(45), 스위치(61) 등등에서의 데이터 전송 지연을 고려하여 세트된다.
데이터가 테스터(22)로부터 2차 캐쉬(2) 및 태그 메모리(3)에 기록될 때, 제어 신호(DWR)는 로우가 되고, 입/출력 버퍼(41,42,43,44)들은 테스터(22)로부터 2차 캐쉬(2) 및 태그 메모리(3)로 데이터를 전송하기 위한 상태가 된다. 이 상태에서, 제어 신호(DCS)가 주어지고, 2차 캐쉬(2) 및 태그 메모리(3)로의 데이터 기록이 시작된다. 도 2b에 도시된 바와 같이, 제어 신호(DCS)를 제공하기 위한 타이밍은 레지스터(51,52,53,54), 입/출력 버퍼(45), 스위치(61) 등등에서의 데이터 전송 지연을 고려하여 MPU(1)에 데이터를 기록하는 타이밍 보다 1 클럭 펄스 빠르게 설정된다.
다음으로, 도 3을 참조하여 본 발명의 반도체 메모리 장치의 DRAM 부분에 대한 테스트 절차가 설명된다.
먼저, 제어 신호(øTEST)는 하이가 되고, DRAM 부분에 대한 테스트가 테스터(22)에 포함된 메모리 테스터에 의해 실행된다(단계 S1).
제어 신호(DWR)는 로우가 되고, 2차 캐쉬(2) 및 태그 메모리(3)에 있는 X 어드레스 및 Y 어드레스들은 연속적으로 변화하고, L 데이터(로우 데이터)는 모든 메모리 셀에 기록된다. 이때, X 어드레스가 변화할 때(워드 라인들이 전환될 때), 제어 신호(DCS)는 도 2b에 도시된 바와 같은 타이밍에 발생된다.
그러면, 제어 신호(DWR)는 하이가 되고, 2차 캐쉬(2) 및 태그 메모리(3)에 있는 X 어드레스 및 Y 어드레스들은 연속적으로 변화하고, 데이터는 모든 데이터 셀로부터 판독되고, 판독된 데이터는 메모리 테스터에 의해 평가된다. 이 경우에, X 어드레스가 변화할 때, 제어 신호(DCS)는 도 2a에 도시된 바와 같은 타이밍에 발생된다.
이 경우에, 2차 캐쉬(2) 및 태그 메모리(3)로부터 판독된 모든 데이터들은 정상 상태에서 L 데이터가 된다. H 데이터(하이 데이터)가 판독될 때, 2차 캐쉬(2) 및 태그 메모리(3)를 포함하는 DRAM 부분이 열등하다고(inferior) 결정된다(단계 S2).
그러면, 제어 신호는 로우가 되고, 2차 캐쉬(2) 및 태그 메모리(3)에 있는 X 어드레스 및 Y 어드레스들은 연속적으로 변화하고, H 데이터(하이 데이터)는 모든 메모리 셀에 기록된다. 이때, X 어드레스가 변화할 때(워드 라인들이 전환될 때), 제어 신호(DCS)는 도 2b에 도시된 바와 같은 타이밍에 발생된다.
그러면, 제어 신호(DWR)는 하이가 되고, 2차 캐쉬(2) 및 태그 메모리(3)에 있는 X 어드레스 및 Y 어드레스들은 연속적으로 변화하고, 데이터는 모든 데이터 셀로부터 판독되고, 판독된 데이터는 메모리 테스터에 의해 평가된다. 이 경우에, X 어드레스가 변화할 때, 제어 신호(DCS)는 도 2a에 도시된 바와 같은 타이밍에 발생된다.
이 경우에, 2차 캐쉬(2) 및 태그 메모리(3)로부터 판독된 모든 데이터들은 정상 상태에서 H 데이터가 된다. L 데이터가 판독될 때, 2차 캐쉬(2) 및 태그 메모리(3)를 포함하는 DRAM 부분이 열등하다고(inferior) 결정된다(단계 S2).
위에서 언급한 테스트 절차에서, 먼저, L 데이터가 모든 메모리 셀에 기록되고, 두 번째로, L 데이터는 모든 메모리 셀로부터 판독되고, 세 번째로, 메모리 테스터로 평가가 실행되고, 네 번째로, H 데이터는 모든 메모리 셀에 기록되고, 다섯 번째로, H 데이터는 모든 메모리 셀로부터 판독되고, 여섯 번째로, 메모리 테스터로 평가가 실행된다. 이 절차는 스캔 W/R 테스트 패턴이라 불린다. 이 테스트 패턴 외에 다양한 테스트 패턴이 존재한다. 예를 들어, X 어드레스 및 Y 어드레스들이 연속적으로 변화하는 동안(즉, 1-비트 W/R 테스트 패턴) 1 비트마다 데이터를 기록/판독 함으로써 평가를 행하는 절차가 사용되어도 된다.
그러면, 제어 신호(øTEST)는 로우가 되고, MPU 부분은 테스터(22)에 포함된 논리 테스터로 테스트된다(단계 S3). 바람직한 결과가 획득되지 않을 때, MPU 부분이 열등하다고 결정된다(단계S4).
그러면, 제어 신호(øTEST)는 로우가 되고, DRAM-MPU 인터페이스 부분은 테스터(22)에 포함된 논리 테스터로 테스트된다(단계 S5). 바람직한 결과가 획득되지 않을 때, DRAM-MPU 인터페이스 부분이 열등하다고 결정된다(단계 S6).
비록 열등하다고 결정된 DRAM 부분이 통상은 어느 정도까지는 용장 회로(redundancy circuit)로 사용될지라도, 한계를 초과할 때는 버려진다.
다음으로, 도 4를 참고하여 제어 신호(DCS 및 DWR)를 위한 분배 방법를 설명한다.
도 4에서, 도 1에 도시된 입/출력 버퍼[(411,412), (421,422), (431,432), (441,442)]들은 23 버퍼를 위해 입/출력 버퍼(41,42,43,44)로 나누어진다. 버퍼(B1, B2, B3, B4, B5, B6)들은 제어 신호(DWR)를 각 입/출력 버퍼에 분배하기 위해 트리 구조로 제공된다.
이러한 구조에서, 제어 신호(DWR)를 동등한 전송 지연 시간에 각 입/출력 버퍼에 분배할 수 있어서, 액세스가 빠른 속도로 실행될 수 있다. 역시, 제어 신호(DCS)는 유사하게 분배된다. 부수적으로, 위의 경우는 각 입/출력 버퍼가 도 1에 도시된 바와 같이 분배되지 않는 것과 유사하다.
위에서 설명했듯이, 제 1 실시예에 따른 반도체 메모리 장치에서, 레지스터들은 MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 버스에 병렬로 연결된 테스트 데이터 버스를 위해 제공되어, MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 버스에 부가된 정전 용량이 작아진다. 그 결과, 정상 동작에서 MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 전송 지연이 증가하는 것을 방지 할 수 있다. 역시, DRAM 부분에 대한 테스트에서, 기록/판독을 위한 지연들은 정상 동작과 비교하여 변화되므로, 정상 동작과 동일한 빠른 속도로 평가 테스트를 실행 할 수 있다.
더욱이, 테스트 패드 및 MPU를 위한 패드의 부분들이 공통적으로 사용되어, DRAM 부분의 장치 테스트를 위해 요구된 패드 수의 증가를 방지할 수 있다.
(제 2 실시예)
도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 구조를 도시하는 블록도이다.
도 5에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 MPU(1), 2차 캐쉬(2), 태그 메모리(3), 입/출력 버퍼(41,42,43,44,46), 스위치(63, 64), 본딩 패드(7A), 버퍼(81, 82, 83,84, 85), 선택기(TIOSELs)(91, 92, 93, 94) 및 멀티플렉서(TIOMUX)(10)를 제공한다. 이러한 것들은 칩(21A)에 장착되어 있다. 22A는 테스터를 나타낸다.
제 2 실시예에서, MPU(1), 2차 캐쉬(2), 태그 메모리(3), 입/출력 버퍼(41,42,43,44) 및 버퍼(81, 82, 83)들은 도 1에 도시된 제 1 실시예와 유사하다.
TIOSELs(91, 92, 93, 94)로서, 제어 신호(øTEST)가 버퍼(83)를 통해 주어질 때, 그들 중 하나는 어드레스(6Y, 7Y)에 따라 동작 상태가 되고, TIOMUX(10)과 연결하기 위해 데이터 버스의 3 그룹(각 그룹은 MPU(1)와 2차 캐쉬(2) 사이에 46 데이터 버스, MPU(1)와 태그 메모리(3) 사이에 33 데이터 버스 그룹을 포함) 중 하나의 그룹을 선택한다. 역시, 데이터 전송 방향은 제어 신호(DWR)에 따라 변화된다.
TIOMUX(10)는 레지스터이다. TIOMUX(10)은 제어 신호(øTEST)에 따라 동작 상태가 되고, 제어 신호(DWR)에 따라 TIOSELs(91, 92, 93, 94) 및 입/출력 버퍼(46)에 의해 선택된 데이터 버스 사이의 2차 캐쉬(2) 및 태그 메모리(3)를 위한 판독/기록 데이터를 보유한다.
입/출력 버퍼(46)는 제어 신호(øTEST)에 따라 동작 상태가 되고, 제어 신호(DWR)에 따라 TIOMUX(10) 및 스위치(63) 사이의 데이터 버스의 데이터 전송 방향을 변경한다.
스위치(63)는 제어 신호(øTEST)에 따라 입/출력 버퍼(46)와 본딩 패드(7A) 사이의 데이터 버스를 연결이나 단절한다. 스위치(64)는 제어 신호(øTEST)에 따라 MPU(1)과 본딩 패드(7A) 사이의 데이터 버스를 연결이나 단절한다.
본딩 패드(7A)는 MPU(1)을 위한 외부 연결 패드의 부분이고, 2차 캐쉬(2)가 스위치(63및 64)의 선택에 따라 테스트되는 동안, MPU(1)이 테스터(22A)에 연결하기 위해 동작하거나 사용되는 동안, 본딩 패드(7A)는 데이터 입/출력을 위해 사용되고, 데이터 버스(TDQ0-45)에 연결된다.
버퍼(84및 85)는 TIOSELs(91, 92, 93, 94)에 2차 캐쉬(2) 및 태그 메모리(3)를 구성하는 3 개의 2차 캐쉬 배열 중 하나를 선택하여 어드레스(Y6, Y7)를 공급한다.
테스터(22)는 제어 신호(DCS, DWR, øTEST) 및 어드레스(Y6, Y7)를 출력하고, 2차 캐쉬(2) 혹은 태그 메모리(3)의 장치 테스트를 위해 데이터 버스(TDQ0-45)에 연결되고, 요구된 테스트 등등을 수행한다.
다음으로, 도 5를 참고하여 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
제 2 실시예는 도 1에 도시된 제 1 실시예와 상당히 다르며, 그것은 TIOSELs(91, 92, 93, 94)들이 레지스터(51,52,53,54) 대신에 제공되고, 그들 중 하나는 어드레스(Y6 및 Y7)에 따라 선택되고, DRAM 부분이 테스트되기 위해서 나누어진 데이터 버스를 위한 TIOMUX(10)을 경유하여 테스터(22A)에 연결된다는 점에서 다르다.
정상 동작에서, 제어 신호(DCS, DWR, øTEST)들은 MPU(1)으로부터 칩(21A)으로 보내진다. 이때, 제어 신호(øTEST)는 로우가 되고, TIOSELs(91, 92, 93, 94) 및 TIOMUX(10)들은 비-동작 상태를 유지하고, 스위치(64)는 연결 상태가 되고, MPU(1)의 46 데이터 버스들은 본딩 패드(7A)를 통해 요구된 부분에 연결된다.
이 상태에서, MPU(1)는 도 2a 및 도 2b에 도시된 타이밍 차트에 따라 46 데이터 버스를 위한 데이터 전송이 본딩 패드(7A)를 경유하여 실행된다는 것을 제외하고, 도 1의 제 1 실시예와 유사하게 2차 캐쉬(2) 및 태그 메모리(3)로부터/로 데이터를 판독/기록한다.
장치 테스트가 2차 캐쉬(2) 혹은 태그 메모리(3)를 위해 실행될 때, 제어 신호(DCS, DWR, øTEST)들은 테스터(22A)로부터 칩(21A)으로 보내진다. 본딩 패드(7A)로 부터의 46 데이터 버스들은 테스터(22A)에 연결된다. 이 상태에서, 제어 신호(øTEST)는 하이가 되고, 스위치(64)는 차단 상태가 되고, 스위치(63)는 연결 상태가 되고, 입/출력 버퍼(46)의 데이터 버스는 스위치(63) 및 본딩 패드(7A)를 통해 테스터(22A)에 연결되고, TIOSELs(91, 92, 93, 94), TIOMUX(10) 및 입/출력 버퍼(46)들은 동작 상태가 된다.
데이터가 2차 캐쉬(2) 및 태그 메모리(3)로부터 판독 될 때, 제어 신호(DWR)는 하이가 되고, 입/출력 버퍼(41,42,43,44)들은 2차 캐쉬(2) 및 태그 메모리(3)로부터 TIOSELs(91, 92, 93, 94)에 데이터를 전송하는 상태가 된다. 이 상태에서, 제어 신호(DCS)가 주어지고, 2차 캐쉬(2) 및 태그 메모리(3)로 부터의 데이터 판독이 시작된다. 데이터(DQ)(TEST)가 2차 캐쉬(2) 혹은 태그 메모리(3)와 테스터(22A) 사이의 데이터 버스에 출력될 때까지 시간 지연은 예를 들어, 도 2a에 도시된 바와 같이 4 클럭 펄스로 세트된다. 이 시간 지연은 TIOSELs(91, 92, 93, 94), TIOMUX(10), 입/출력 버퍼(46), 스위치(63) 등등에서의 데이터 전송 지연을 고려하여 세트된다.
데이터가 테스터(22A)로부터 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에 기록되었을 때, 제어 신호(DWR)는 로우가 되고, 입/출력 버퍼(41, 42, 43, 44)는 데이터를 테스터(22A)로 부터 2차 캐쉬 메모리(2) 및 TAG 메모리(3)로 전달하는 상태로 된다. 이러한 상태에 있어서, 제어 신호(DWR)가 부여되고, 그로 인해 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에 데이터가 기록된다. 도2b에 도시된 것처럼, 제어 신호(DWR)에 부여된 타이밍은 TIOSEL(91, 92, 93, 94), 스위치(63) 등에서의 데이터 전송 지연을 고려하여 MPU(1)에 데이터를 기록하는 타이밍보다 1 클럭 펄스 빠르게 설정된다.
다음은, 도3을 참조하여 반도체 메모리 장치의 DRAM 부분에 대한 테스트 절차를 설명한다.
우선, 제어 신호(øTEST)는 하이로 설정되고, 어드레스(Y6, Y7)는 (0, 0)으로 설정되며, 그후, 제 1의 46 데이터 버스의 DRAM 부분에 대한 테스트는 테스터(22A)에 포함된 메모리 테스터에 의해 실행된다(단계 S1).
제어 신호(DWR)는 로우로 설정되고, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에서 Y6, Y7을 제외하고 X 어드레스 및 Y 어드레스는 순차적으로 변경되며, 그로 인해, 모든 메모리 셀에 L이 기록된다. 동시에, X 어드레스가 변경(워드 라인이 전환)될 때, 제어 신호(DCS)는 도2b에 도시된 것과 같은 타이밍에서 생성된다.
그후, 제어 신호(DWR)는 하이가 되고, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에서 Y6, Y7을 제외하고 X 어드레스 및 Y 어드레스는 순차적으로 변경되며, 그로 인해, 모든 메모리 셀로부터 데이터가 판독되고, 판독된 데이터는 메모리 테스터에 의해 평가된다. 이 경우에, X 어드레스가 변경될 때, 제어 신호(DCS)는 도2a에 도시된 것과 같은 타이밍에서 생성된다.
이 경우에, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)로부터 판독된 모든 데이터는 정상 상태에서 L 데이터가 될 수 있다. H 데이터가 판독될 때, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)를 포함하는 DRAM 부분이 열등한지를 판정한다(단계 S2).
그후, 제어 신호는 로우가 되고, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에서 Y6, Y7을 제외하고 X 어드레스 및 Y 어드레스는 순차적으로 변경되며, 그로 인해, 모든 메모리 셀에 H가 기록된다. 동시에, X 어드레스가 변경(워드 라인이 전환)될 때, 제어 신호(DCS)는 도2b에 도시된 것과 같은 타이밍에서 생성된다.
그후, 제어 신호(DWR)는 하이가 되고, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에서 Y6, Y7을 제외하고 X 어드레스 및 Y 어드레스는 순차적으로 변경되며, 그로 인해, 모든 메모리 셀로부터 데이터가 판독되고, 판독된 데이터는 메모리 테스터에 의해 평가된다. 이 경우에, X 어드레스가 변경될 때, 제어 신호(DCS)는 도2a에 도시된 것과 같은 타이밍에서 생성된다.
이 경우에, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)로부터 판독된 모든 데이터는 정상 상태에서 H 데이터가 될 수 있다. L 데이터가 판독될 때, 2차 캐쉬 메모리(2) 및 TAG 메모리(3)를 포함하는 DRAM 부분이 열등한지를 판정한다(단계 S2).
그후, 제어 신호(ψTEST)는 하이가 되고, 어드레스(Y6, Y7)가 (0, 1)로 설정되며, 그로 인해, 다음의 46 데이터 버스의 DRAM 부분의 테스트는 테스터(22A)에 포함된 메모리 테스터에 의해 실행된다(단계 S1).
그후, 제어 신호(øTEST)는 하이가 되고, 어드레스(Y6, Y7)가 (1, 0)로 설정되며, 그로 인해, 다른 다음의 46 데이터 버스의 DRAM 부분의 테스트는 테스터(22A)에 포함된 메모리 테스터에 의해 실행된다(단계 S1).
최종적으로, 제어 신호(øTEST)는 하이가 되고, 어드레스(Y6, Y7)가 (1, 1)로 설정되며, 그로 인해, 다음의 33 데이터 버스의 TAG 메모리(3)DML 테스트는 테스터(22A)에 포함된 메모리 테스터에 의해 실행된다(단계 S1).
상술한 절차에 따라, 테스터에 의한 모든 메모리 셀에/로부터 L 데이터/H 데이터 기록/판독에 대한 평가는 종료된다. 부수적으로, 1-비트 W/R 패턴을 이용하는 평가는 제 1 실시예와 유사하게 적용될 수 있다.
또한, MPU 부분 및 DRAM-MPU 인터페이스 부분에 대한 테스트는 제 1 실시예와 유사하게 테스터(22A)에 포함된 논리 테스터에 의해 실행될 수 있다.
더욱이, 도4에 도시된 제어 신호(DCS, DWR)의 트리형 분배방법(tree-distribution procedure)은 제 2 실시예에 적용될 수 있다.
상술한 것처럼, 제 2 실시예에 따른 반도체 메모리 장치에 있어서, 2차 캐쉬로서 MPU와 DRAM 사이의 데이터 버스에 병렬로 연결된 테스트 데이터 버스에 대하여 선택기들이 제공되고, 그러므로, MPU와 2차 캐쉬로서 DRAM 사이의 데이터 버스에 부가되는 용량은 작게 된다. 결과적으로, 정상 동작에서 MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 전송 지연이 증가되는 것을 방지할 수 있다. 또한, DRAM 부분의 장치 테스트에 있어서, 기록/판독에 대한 지연은 정상 동작과 비교하여 변경되며, 그로 인해, 정상 동작과 동일하게 고속으로 평가 테스트를 실행할 수 있다.
또한, DRAM 부분은 어떤 수의 블록으로 분할되고, 테스트는 각각 분할된 DRAM 블록에 대해 실행되며, 그후, 분할된 DRAM 블록에 대응하는 데이터 버스에 대한 테스트 패드와 MPU에 대한 패드의 부분은 공통으로 이용되며, 그러므로, DRAM 부분의 장치 테스트에 요구되는 패드의 수를 감소시킬 수 있다.
(제 3 실시예)
도 6은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 구조를 도시하는 블록도이다.
도 6에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 MPU(1), 2차 캐쉬(2), 태그 메모리(3), 입/출력 버퍼(41, 42, 43, 44, 47), 본딩 패드(7B), 버퍼(81, 82, 83, 84, 85), 선택기(TIOSELs)(91, 92, 93, 94) 및 멀티플렉서(TIOMUX)(10)가 제공된다.
제 3 실시예에서, MPU(1), 2차 캐쉬(2), 태그 메모리(3), 입/출력 버퍼(41, 42, 43, 44), 본딩 패드(7B), 버퍼(81, 82, 83), TIOSELs(91, 92, 93, 94) 및 TIOMUX(10)들은 도 5의 제 2 실시예와 유사하다.
입/출력 버퍼(47)는 제어 신호(øTEST)에 따라 동작 상태가 되고, 제어 신호(DWR)에 따라 TIOMUX(10)와 본딩 패드(7B) 사이의 데이터 버스의 데이터 전송 방향을 변경한다.
본딩 패드(7B)는 MPU(1)을 위한 외부 연결 패드와 공유되지 않고, 독립적으로 제공된다.
다음으로, 도 6을 참고하여 본 발명의 제 3 실시예에 따라 반도체 메모리 장치의 동작을 설명한다.
제 3 실시예는 도 5에 도시된 제 2 실시예와 상당히 다르며, 그것은 스위치(63, 64)가 제공되지 않으며, 입/출력 버퍼(47)가 테스트 용으로 사용하기 위해 본딩 패드(7B)를 경유하여 직접 테스터(22A)에 연결되고, DRAM 부분이 테스트된다는 점에서 다르다.
정상 동작에서, 제어 신호(DCS, DWR, øTEST)들은 MPU(1)으로부터 칩(21B)으로 보내진다. 이때, 제어 신호(øTEST)는 로우가 되고, TIOSELs(91, 92, 93, 94) 및 TIOMUX(10)들은 비-동작 상태를 유지하고, 스위치(64)는 연결 상태가 된다.
이 상태에서, MPU(1)는 도 2a 및 도 2b에 도시된 타이밍 차트에 따라 테스트 회로 부분과 독립적으로 2차 캐쉬(2) 및 태그 메모리(3)로부터/로 데이터를 판독/기록한다.
장치 테스트가 2차 캐쉬(2) 혹은 태그 메모리(3)에 대해 실행될 때, 제어 신호(DCS, DWR, øTEST)들은 테스터(22A)로부터 칩(21B)으로 보내진다. 본딩 패드(7B)로 부터의 46 데이터 버스들은 테스터(22A)에 연결된다. 이 상태에서, 제어 신호(øTEST)는 하이가 되고, 입/출력 버퍼(46)의 데이터 버스는 본딩 패드(7B)를 통해 테스터(22B)에 연결되고, TIOSELs(91, 92, 93, 94), TIOMUX(10) 및 입/출력 버퍼(47)들은 동작 상태가 된다.
데이터가 2차 캐쉬(2) 및 태그 메모리(3)로부터 판독 될 때, 제어 신호(DWR)는 하이가 되고, 입/출력 버퍼(41,42,43,44)들은 2차 캐쉬(2) 및 태그 메모리(3)로부터 TIOSELs(91, 92, 93, 94)에 데이터를 전송하는 상태가 된다. 이 상태에서, 제어 신호(DCS)가 주어지고, 2차 캐쉬(2) 및 태그 메모리(3)로 부터의 데이터 판독이 시작된다. 데이터(DQ)(TEST)가 2차 캐쉬(2) 혹은 태그 메모리(3)로부터 테스터(22B)까지의 데이터 버스에 출력될 때까지 시간 지연은 예를 들어, 도 2a에 도시된 바와 같이 4 클럭 펄스로 세트된다. 이 시간 지연은 TIOSELs(91, 92, 93, 94), TIOMUX(10), 입/출력 버퍼(47), 등등에서의 데이터 전송 지연을 고려하여 세트된다.
데이터가 테스터(22A)로부터 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에 기록되었을 때, 제어 신호(DWR)는 로우가 되고, 입/출력 버퍼(41, 42, 43, 44)들은 테스터(22A)로 부터의 데이터를 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에 전달하는 상태로 된다. 이러한 상태에 있어서, 제어 신호(DWR)가 부여되고, 그로 인해 2차 캐쉬 메모리(2) 및 TAG 메모리(3)에 데이터가 기록된다. 도2b에 도시된 것처럼, 제어 신호(DSC)에 부여된 타이밍은 TIOSELs(91, 92, 93, 94), 입/출력 버퍼(47) 등에서 데이터 전송 지연을 고려하여 MPU(1)에 데이터를 기록하는 타이밍보다 1 클럭 펄스 빠르게 설정된다.
본 반도체 메모리 장치에서의 DRAM 부분에 대한 테스트 절차는 제 2 실시예와 유사한 도 3에 도시된 흐름도에 따라 수행될 수 있다.
이 절차에서, 테스터에 의한 모든 메모리 셀에/로부터 기록/판독한 L 데이터/H 데이터에 대한 평가가 수행된다. 부수적으로, 1-비트 W/R 패턴을 이용하는 평가는 제 2 실시예와 유사하게 적용될 수 있다.
또한, MPU 부분 및 DRAM-MPU 인터페이스 부분에 대한 테스트는 제 2 실시예와 유사하게 테스터(22A)에 포함된 논리 테스터에 의해 실행될 수 있다.
더욱이, 도4에 도시된 제어 신호(DCS, DWR)의 트리형 분배 방법은 제 3 실시예에 적용될 수 있다.
상술한 것처럼, 제 2 실시예에 따른 반도체 메모리 장치에 있어서, MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 버스에 병렬로 연결된 테스트 데이터 버스에 대하여 선택기들이 제공되고, 그러므로, MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 버스에 부가되는 정전 용량은 작게 된다. 결과적으로, 정상 동작에서 MPU와 2차 캐쉬로서의 DRAM 사이의 데이터 전송 지연이 증가되는 것을 방지할 수 있다. 또한, DRAM 부분의 장치 테스트에 있어서, 기록/판독에 대한 지연은 정상 동작과 비교하여 변경되며, 그로 인해, 정상 동작과 동일하게 고속으로 평가 테스트를 실행할 수 있다.
또한, DRAM 부분은 임의의 수의 블록으로 분할되고, 테스트는 각각 분할된 DRAM 블록에 대해 실행되며, 그후, 분할된 DRAM 블록에 대응하는 데이터 버스에 대한 테스트 패드와 MPU에 대한 패드의 부분은 공통으로 이용되며, 그러므로, DRAM 부분의 장치 테스트에 요구되는 패드의 수를 감소시킬 수 있다.
위에서 설명했듯이, 도면을 참고하여 본 발명에 따른 실시예의 자세한 설명이 주어진다. 그러나, 구체적인 구조는 이러한 실시예에 제한되지 않고, 본 발명은 본 발명의 범위에서 설계 등의 어떤 변화 및 변경을 포함한다.
예를 들어, 제 1 실시예에서, 본딩 패드(7)는 단지 테스트만을 위해 사용되고, MPU(1)의 외부 연결 패드와는 공유하지 않는다. 또한, 많은 선택기(TIOSELs)가 있을 때, 이러한 선택기들은 복수의 단계로 구성될 수 있고, 데이터 버스의 그룹은 단계적으로 합쳐질 수 있고, 데이터 버스의 분할된 그룹의 하나는 선택될 수 있다.
위에서 설명하였듯이, 본 발명에 따라, MPU 및 2차 DRAM이 칩에 장착된 반도체 메모리 장치에서, 레지스터들이나 선택기들은 MPU 및 2차 캐쉬로서의 DRAM 사이의 데이터 버스에 병렬로 연결된 테스터 데이터 버스를 위해 제공되어, MPU 및 2차 캐쉬로서의 DRAM 사이의 데이터 버스에 부가된 정전 용량이 작아진다. 그 결과, 정상 동작에서 MPU 및 2차 캐쉬로서의 DRAM 사이의 데이터 전송 지연이 증가하는 것을 방지할 수 있다. 더욱이, 지연 시간 등을 변경하는 것은 불필요하다. 또한, DRAM 부분의 장치 테스터에서, 기록/판독을 위한 지연들은 정상 동작과 비교하여 변경되므로, 정상 동작과 동일한 빠른 속도로 평가 테스트가 수행될 수 있다.
더욱이, 테스트 패드 및 MPU를 위한 패드 부분들이 공통적으로 사용되어, DRAM 부분의 장치 테스트를 위해 요구된 패드 수를 줄일 수 있다. 또한, DRAM 부분은 임의의 수의 블록으로 분할되고, 테스터는 각 분할된 DRAM 블록을 위해 수행되어, 패드의 수를 더욱 감소시킬 수 있다.
그래서, 본 발명이 위의 실시예에 제한되지 않지만, 본 발명의 범위 및 정신으로부터 벗어나지 않고 변화 및 변경될 수 있다는 것이 명백하다.
끝으로, 본 특허 출원은 여기서 참고 문헌으로 포함된, 1998년 12월 08일에 출원된 일본 특허 출원 평10-349203에 기초하여 우선권을 주장한다.
본 발명은 칩에 MPU 및 2차 캐쉬로서의 DRAM을 가진 반도체 메모리 장치를 제공하여, 정상 동작에서 DRAM 부분의 테스트 와이어에 의해 발생된 데이터 전송 지연이 증가하는 것을 방지하고 테스트 패드의 수도 줄이는 것이 가능하다.

Claims (10)

  1. 프로세싱 유닛 및 2차 캐쉬로서의 메모리 수단이 칩 상에 장착된 반도체 메모리 장치에 있어서,
    상기 프로세싱 유닛과 상기 2차 캐쉬로서의 상기 메모리 수단을 연결하는 복수의 데이터 버스들;
    상기 복수의 데이터 버스들 각각에 병렬로 각각 연결된 복수의 테스트 데이터 버스들;
    데이터를 임시로 보유하는 레지스터 수단; 및
    상기 레지스터 수단을 통해 상기 복수의 테스트 데이터 버스들에 연결된 외부 테스트 단자를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 외부 테스트 단자는 상기 프로세싱 유닛을 위한 외부 단자의 일부인 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 프로세싱 유닛을 위한 상기 복수의 데이터 버스들 또는 상기 레지스터 수단과 상기 외부 테스트 단자를 번갈아 연결하기 위한 스위치 수단을 더 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 레지스터 수단에서 데이터 전송 방향은 테스트 장치가 상기 2차 캐쉬로서의 상기 메모리 수단으로부터 데이터를 판독하는지 또는 상기 메모리 수단에 데이터를 기록하는지의 여부에 따라 변경되는 반도체 메모리 장치.
  5. 프로세싱 유닛 및 2차 캐쉬로서의 메모리 수단이 칩 상에 장착된 반도체 메모리 장치에 있어서,
    상기 프로세싱 유닛과 상기 2차 캐쉬로서의 상기 메모리 수단을 연결하기 위한 복수의 데이터 버스들의 데이터 버스 그룹들;
    각각의 상기 데이터 버스 그룹에 병렬로 각각 연결된 복수의 테스트 데이터 버스들의 테스트 데이터 버스 그룹들;
    상기 복수의 테스트 데이터 버스 그룹들 중 하나의 테스트 데이터 버스 그룹을 선택하고, 상기 테스트 데이터 버스 그룹들의 각각에 제공되는 선택기 수단; 및
    상기 선택된 테스트 데이터 버스 그룹 내의 복수의 데이터 버스들과 외부 테스트 단자 사이에 제공되고, 상기 복수의 데이터 버스들의 데이터를 임시로 보유하는 멀티플렉서 수단을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 외부 테스트 단자는 상기 프로세싱 유닛의 외부 단자의 일부인 반도체 메모리 장치.
  7. 제 5 항에 있어서, 복수의 상기 프로세싱 유닛의 데이터 버스들 또는 상기 멀티플렉서 수단과 번갈아 상기 외부 테스트 단자를 연결하기 위한 스위치 수단을 더 포함하는 반도체 메모리 장치.
  8. 제 5 항에 있어서, 상기 선택기 수단은 복수의 단계들을 포함하고, 하나의 테스트 데이터 버스 그룹을 선택하기 위해 상기 복수의 테스트 데이터 버스 그룹들을 한 단계씩 집약(集約)하는 반도체 메모리 장치.
  9. 제 5 항에 있어서, 상기 선택 수단내에서 데이터 전송 방향은 테스트 장치가 상기 2차 캐쉬로서의 상기 메모리 수단으로부터 데이터를 판독하는지 또는 상기 메모리 수단에 데이터를 기록하는지의 여부에 따라 변경되는 반도체 메모리 장치.
  10. 제 5 항에 있어서, 상기 멀티플렉서내에서 데이터 전송 방향은 테스트 장치가 상기 2차 캐쉬로서의 상기 메모리 수단으로부터 데이터를 판독하는지 또는 상기 메모리 수단에 데이터를 기록하는지의 여부에 따라 변경되는 반도체 메모리 장치.
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