KR100884587B1

KR100884587B1 - 멀티포트 메모리 장치

Info

Publication number: KR100884587B1
Application number: KR1020060091631A
Authority: KR
Inventors: 허황
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-09-21
Filing date: 2006-09-21
Publication date: 2009-02-19
Also published as: KR20080026726A; US20110026342A1; US8488400B2; US20080077746A1; US7821855B2

Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 데이터를 입/출력하는 장치와 메모리셀간의 데이터전송라인을 특정화하여 메모리셀의 불량을 테스트하는 멀티포트 메모리 장치에 관한 것이다. 본 발명의 일측면에 따르면, n개의 단위메모리셀 영역을 포함하는 다수의 뱅크; 메모리셀의 불량을 검출하기 위한 테스트모드시, 데이터를 입/출력하기 위한 n개의 테스트데이터입/출력부; 노멀 모드에서 커맨드, 어드레스, 데이터를 입/출력하며, 상기 테스트모드에서는 커맨드 및 어드레스 입력 채널을 제공하는 다수의 입/출력 포트; 상기 단위메모리셀 영역과 상기 테스트데이터입/출력부간 데이터 전송을 위해 n×n개의 라인으로 구비되되, n개로 묶인 데이터전송라인; 및 상기 데이터전송라인과 상기 단위메모리셀 영역 사이에 구비되어 데이터를 임시저장하기 위한 n개의 임시저장소를 구비하는 멀티포트 메모리 장치가 제공된다.

메모리셀, 매트릭스, 글로벌입/출력라인, 임시저장소, 데이터전송라인

Description

멀티포트 메모리 장치{MULTI PORT MEMORY DEVICE}

도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도.

도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도.

도 3은 멀티포트 메모리 장치의 데이터 프레임을 나타낸 도면.

도 4는 본 발명의 일실시예에 따른 테스트패드(DQ1~DQ3)를 구비하는 멀티포트 메모리 장치를 나타낸 블록도.

도 5는 QDR모드를 설명하기 위한 도면.

도 6은 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 글로벌/뱅크연결라인을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명 *

MTO~MT15 : 매트릭스

REG0~REG15 : 데이터임시저장소

TL0~TL15 : 글로벌/뱅크연결라인

GIO_in : 글로벌입력라인

GIO_out : 글로벌출력라인

본 발명은 반도체 설계 기술에 관한 것으로, 특히 메모리셀의 불량을 검출하기위한 멀티포트 메모리 장치에 관한 것이다.

현재 디램(DRAM)은 기존의 데스크탑(desktop) 컴퓨터, 노트북(note-book) 컴퓨터 및 서버(server)와 같은 전통적인 사용영역뿐만 아니라, HDTV와 같은 영상/음향 기기에도 사용되어 그 사용범위가 확대되고 있다. 따라서, 기존 메모리 장치의 입/출력 방식(단일포트에 다수의 입/출력 핀을 가진 데이터 교환 방식. 즉, 병렬 입/출력 인터페이스 방식)에서 벗어나 다른 입/출력 방식이 적용될 것을 요구 받고 있다.

여기서, 단일포트 메모리장치에 대해 설명하기 위한 도면을 살펴보면,

도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도이다. 본 도 1에서는 설명의 편의를 위해 일반적인 8뱅크 구조를 갖는 x16, 512M 디램(DRAM)을 예로 도시하였다.

도 1을 참조하면, 일반적인 x16, 512M 디램 단일포트 메모리 장치는 n×m개의 메모리 셀(memory sell)이 매트릭스 형태로 배치된 제1 내지 제8 뱅크(BANK0~BANK7), 제1 내지 제8 뱅크(BANK0~BANK7)와 단일 통신을 수행하는 포 트(PORT), 포트(PORT)와 핀 그리고 포트(PORT)와 제1 내지 제8 뱅크(BANK0~BANK7)간의 신호 전달을 위한 복수의 통신라인(GIO)를 구비한다. 여기서 통신라인(GIO)은 디램에서 보편적으로 명명되는 글로벌 입/출력 라인(global I/O line)을 의미하며, 제어버스, 15라인의 주소버스 및 16라인의 정보버스로 이루어진다.

이와같은 단일포트 메모리 장치에서 가장 큰 문제점은 단일포트를 사용하기 때문에 다양한 멀티미디어 기능을 구현할 수 없다는데 있다. 단일포트 메모리 장치에서 멀티미디어 기능을 구현하기 위해서는 여러 개의 메모리 장치, 예를들어 디램 장치를 독립적으로 구성하여 각각의 디램 장치가 서로 다른 기능을 담당하도록 제공하여야만 한다. 하지만, 디램 장치를 독립적으로 구성하는 경우 메모리 접근량이 많은 장치와 적은 장치 간의 적절한 메모리의 할당이 어려워, 전체 메모리 장치의 밀도 대비 이용효율이 떨어지는 문제점이 있다.

이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티포트 메모리 소자의 구조를 제안한 바 있다.

도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다.

여기서, 멀티포트 메모리 장치는 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16비트 데이터 프레임(16bit data frame)을 갖으며, 64비트 프리패치(64bit prefetch) 동작을 수행하 는 것으로 가정한다.

도 2를 참조하면, 멀티포트 메모리 장치는 각기 다른 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 제1 내지 제4 포트(PORT0~PORT3), 제1 내지 제4 포트(PORT0~PORT3)를 경계로 상부와 하부에 행 방향으로 배치된 제1 내지 제8 뱅크(상부:BANK0~BANK3, 하부:BANK4~BANK7), 제1 내지 제4 포트(PORT0~PORT3)와 제1 내지 제4 뱅크(BANK0~BANK3) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 글로벌출력라인(GIO_out), 제1 내지 제4 포트(PORT0~PORT3)와 제5 내지 제8 뱅크(BANK4~BANK7) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 글로벌입력라인(GIO_in), 글로벌입/출력라인(GIO_out, GIO_in)과 제1 내지 제8 뱅크(BANK0~BANK7)간에 데이터 및 신호 전송을 제어하기 위한 제1 내지 제8 뱅크제어부(BCL0~BCL7), 제2 포트(PORT1)와 제3 포트(PORT2) 사이에 위치하여 제1 내지 제4 포트(PORT0~PORT3)에 인가되는 내부 커맨드 및 데이터의 입/출력을 클럭킹(clocking)하는 PLL부를 구비한다.

멀티포트 메모리 장치는 다수의 포트(PORT0~PORT3)를 가지는 장치로, 각각의 포트(PORT0~PORT3)에서 독립적인 동작을 수행할 수 있기 때문에 대용량의 데이터들이 고속으로 처리되어야 하는 디지털 기기의 메모리로 사용 가능하다.

그리고, 포트(PORT0~PORT3)로부터 인가되는 병렬화데이터를 통해 어드레스와 내부커맨드를 생성한다. 그리고, 어드레스/내부커맨드와 데이터를 구분해야 하는데 이는 보통 미리 약속된 프로토콜(데이터 프레임)에 의해서 수행하게 된다.

도 3은 멀티포트 메모리 장치의 데이터 프레임을 나타낸 도면이다.

도 3에서 (a)는 기본 프레임이고, (b)는 라이트커맨드 프레임이고, (c)는 라이트데이터 프레임이고, (d)는 리드커맨드 프레임이고, (e)는 리드데이터 프레임이며, (f)는 커맨드 프레임이다.

우선, (b)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16~14번째 비트는 각각 액티브커맨드(ACT), 라이트커맨드(WT) 및 프리차지커맨드(PCG)이다. 여기서, 정상적인 라이트커맨드를 인가하기 위해서는 라이트커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '0'이 되어야 하고, 프리차지커맨드와 라이트커맨드를 인가하기 위해서는 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '1'이 되어야 한다. 이어서, 13~10번째 비트는 라이트데이터 프레임의 상위바이트(UPPER BYTE)의 전달을 제어하는 상위바이트마스크(UDM, upper byte write data mask)이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.

다음으로, (c)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)의 전달을 제어하는 하위바이트마스크신호(LDM, lower byte write data mask)이고, 15~8번째 비트는 라이트데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 라이트데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.

다음으로, (d)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16~13번째 비트는 액티브커맨드(ACT), 라이트커맨드(WT), 프리차지커맨드(PCG) 및 리드커맨드(RD)비트이다.

여기서, 정상적인 리드커맨드를 인가하기 위해서는 리드커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '0', 14번째 비트가 '0', 13번째 비트가 ‘1’이 되어야 하고, 프리차지 동작을 수바하는 라이트동작은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '0', 14번째 비트가 '1', 13번째 비트가 ‘1’이 되어야 한다.

이어서, 12번째 비트는 커맨드확장{ESC(escape)}비트이다. 예를 들어 커맨드(CMD)비트가 '1', 프리차지커맨드(PCG)비트가 '1', 리드커맨드(RD)비트가 '1'이고, 모든뱅크 프리차지 동작(PRECHARGE ALL)이면 모든뱅크 프리차지 동작의 명령이 들어가게 하는 역할한다. 즉, 명령을 나타내는 비트중 모든뱅크 프리차지 동작을 나타내는 비트가 없으므로 커맨드확장(ESC)비트와 기존 커맨드 비트를 이용하여 모든뱅크 프리차지 동작(PRECHARGE ALL)과 오토 리프레쉬(AUTO REFRESH)등의 동작을 수행하게 한다.

11번째 비트는 뱅크활성화{ABANK(activate bank)}비트로 리드커맨드(RD)비트 셋(set)구간 동안 셋되는 비트이고, 10번째 비트는 RFU비트로 '0' 또는 메모리에서 무시될때 셋되는 비트이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번 째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.

다음으로, (e)를 참조하면, 19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16번째 비트는 RFU비트고, 15~8번째 비트는 리드데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 리드데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 리드데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.

이와 같은 프로토콜(데이터프레임)을 이용하는 멀티포트 메모리 장치는 다수 개의 포트(PORT0~PORT3)를 갖고 있는 직렬입/출력방식의 장치로, 다수 개의 포트(PORT0~PORT3)를 갖고 있기 때문에 동시에 여러 명령을 수행할 수 있다. 가령, 제1 포트(PORT0)에서 라이트동작을 수행하면서 제2 포트(PORT1)에서는 리드동작을 수행할 수 있는 것이다. 이런 방식을 통해 대용량의 데이터를 빠른 속도로 처리할 수 있기 때문에 대용량의 오디오/비디오 데이터를 처리해야 하는 디지털TV등에 채택될 가능성이 높다.

한편, 이와같은 멀티포트 메모리 소자를 테스트하기 위해서는 반드시 고속 직렬 입/출력 인터페이스를 하는 포트(PORT0~PORT3)를 매개로 테스트를 수행해야만 한다. 그러나, 이러한 테스트 방법은 DRAM 테스트 장비에서 포트(PORT0~PORT3)에서의 고속 직렬 입/출력 인터페이스를 지원할 수 없거나, 포트(PORT0~PORT3) 내의 로직(logic) 소자의 오류로 인해 내부 DRAM 테스트를 제대로 할 수 없는 경우에는 사용할 수 없다. 이러한 문제를 사전에 극복하기 위해서는 멀티 포트 메모리 소자 내 에 포트(PORT0~PORT3)와는 독립적으로, 그리고 DRAM 테스트 장비에서 지원 가능한 동작으로 수행할 수 있는 구조를 제공해야 한다.

그리고, 멀티포트 메모리 장치는 다수의 포트(PORT0~PORT3)와 다수의 뱅크제어부(BCL0~BCL7)와 같이 복잡한 구조를 갖고 있기 때문에 불량이 발생하는 부분을 찾기가 쉽지 않다. 이러한 상황에서 복잡한 구조로 인해 불량이 가장 많이 발생하는 메모리셀의 불량을 검출할시 어느 곳에서 불량이 발생했는지를 검출하기가 어렵다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 용이하게 메모리셀의 불량을 테스트하는 멀티포트 메모리 장치를 제공하는 것을 제1 목적으로 한다.

데이터를 입/출력하는 장치와 메모리셀간의 데이터전송라인을 특정화하여 메모리셀의 불량을 테스트하는 멀티포트 메모리 장치를 제공하는 것을 제2 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, n개의 단위메모리셀 영역을 포함하는 다수의 뱅크; 메모리셀의 불량을 검출하기 위한 테스트모드시, 데이터를 입/출력하기 위한 n개의 테스트데이터입/출력부; 노멀 모드에서 커맨드, 어드레스, 데이터를 입/출력하며, 상기 테스트모드에서는 커맨드 및 어드레스 입력 채널을 제공하는 다수의 입/출력 포트; 상기 단위메모리셀 영역과 상기 테스트데이터입/출력부간 데이터 전송을 위해 n×n개의 라인으로 구비되되, n개로 묶인 데이터전송라인; 및 상기 데이터전송라인과 상기 단위메모리셀 영역 사이에 구비되어 데이터를 임시저장하기 위한 n개의 임시저장소를 구비하는 멀티포트 메모리 장치가 제공된다.

삭제

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 테스트패드(DQ1~DQ3)를 구비하는 멀티포트 메모리 장치를 나타낸 블록도이다.

도 4를 참조하면, 멀티포트 메모리 장치는, 포트(PORT0~PORT3), 뱅크(BANK0~BANK7), 뱅크제어부(BCL0~BCL7), PLL부, 글로벌출력라인(GIO_out), 글로벌입력라인(GIO_in) 및 글로벌입/출력라인(GIO_in, GIO_out)에 각각 연결된 테스트데이터입/출력부(DQ0~DQ3)를 구비한다. 여기서, 포트(PORT0~PORT3), 뱅크(BANK0~BANK7), 뱅크제어부(BCL0~BCL7), PLL부, 글로벌출력라인(GIO_out), 글로 벌입력라인(GIO_in)는 앞서 설명한 멀티포트 메모리 장치와 동일하므로 설명은 생략하도록 한다.

테스트데이터입/출력부(DQ0~DQ3)는 메모리셀의 불량을 검출하기 위해서 구비되는데, 이는 멀티포트 메모리 장치가 정상동작할때 데이터가 입/출력되는 포트(PORT0~PORT3)와 무관하게 데이터가 입출력되는 장치이다.

즉, 멀티포트 메모리 장치가 메모리셀을 테스트하기 위해 DTM(DRAM cell test mode)모드에 진입하게 되면 포트(PORT0~PORT3)의 입/출력 핀(pin)은 커맨드/어드레스 디코딩용 핀으로 전환되고, 데이터의 입/출력은 테스트데이터입/출력부(DQ0~DQ3)를 통해 이루어지게 되는 것이다.

그리고, 테스트데이터입/출력부(DQ0~DQ3)는 글로벌입/출력라인(GIO_in, GIO_out) 중 특정의 16라인과 연결되고, 이 16라인을 통해 메모리셀과 엑세스하게 된다. 이때, 글로벌입/출력라인(GIO_in, GIO_out) 중 16라인이라 함은 도 4에서 보듯이 한 라인(16 input/output bus)을 의미한다.

그리고, 정상동작모드에서의 멀티포트 메모리 장치에 대해 설명하면 하기와 같다.

우선, 라이트동작은 64비트를 기본단위로 이루어지는데, 외부에서 직렬로 전달된 데이터를 포트(PORT0~PORT3)서 병렬화하여 글로벌입력라인(GIO_in)에 전달한다. 이때, 64비트의 데이터를 16비트 단위로 나누어 4클럭동안 순차적으로 목표하는 뱅크제어부(BCL0~BCL7)에 전달한다. 그리고, 순차적으로 목표하는 뱅크제어부(BCL0~BCL7)에 전달된 데이터는 뱅크제어부(BCL0~BCL7)에 모두 모인 후에 한 번 에 뱅크(BANK0~BANK7)에 전달된다. 이때, 뱅크(BANK0~BANK7)는 작은 페이지 사이즈(page size)를 갖는데, 이는 직렬입/출력 방식을 이용하고 대용량의 데이터를 고속(high speed)으로 라이트/리드하기 위해서이다. 더욱자세하게 설명하면, 포트(PORT0~PORT3)별로 독립적인 리드/라이트동작이 가능하기 때문에 동시에 두 개의 뱅크가 액티브(active)되는 상태가 발생될 수 있다. 이 경우 내부의 파워 드랍(power drop)과 같은 전력소모에 의한 불량이 발생될 가능성이 높기 때문에 1개의 워드라인에 의해 인에이블 되는 비트라인의 개수를 작게 가져가는 것이다. 즉, 개별뱅크(BANK0~BANK7중 어느하나)가 4개의 매트릭스로 구성된 4개의 쿼터(quarter)로 나뉘는 것이다. 그리고, 실질적인 페이지 사이즈는 4k bit이다.

이어서, 리드동작은 라이트동작의 역순으로써, 64비트의 데이터가 한 번에 뱅크(BANK0~BANK7)에서 출력되어 뱅크제어부(BCL0~BCL7)에 임시저장된 후, 16비트씩 4클럭에 걸쳐 포트(PORT0~PORT3)에 전달된 후, 직렬화되어 외부에 전달된다.

이와 같은 멀티포트 메모리 장치의 리드/라이트동작은 커맨드클럭(TCLK, command/address신호를 클럭킹하기 위한 클럭)과 데이터전송클럭(DCLK, 데이터의 리드/라이트동작시 사용하는 클럭)에 의해 이루어진다. 이때, 커맨드클럭과 데이터전송클럭은 동일 라이징엣지(rising edge)를 갖는 상태에서 데이터전송클럭의 주파수(frequency)를 커맨드클럭의 주파수의 두배로 하는 경우(이하, QDR모드라 칭함)와 커맨드클럭과 데이터전송클럭의 주파수를 동일하게 하는 경우(이하, DDR모드라 칭함)를 갖는다. 그리고, 두 모드(QDR모드, DDR모드)는 각각의 DTM모드 진입시 MRS로 세팅(setting)할 수 있다.

도 5는 QDR모드를 나타낸 도면으로써, 앞서 설명한 내용을 뒷받침해준다. 즉, 커맨드클럭(TCLK)과 데이터전송클럭(DCLK)이 동일 라이징엣지를 갖는 상태에서 데이터전송클럭의 주파수가 커맨드클럭의 주파수보다 두배 빠른 것을 볼 수 있다. 그리고, 데이터전송클럭(DCLK)의 라이징/폴링엣지에 맞추어 데이터(16진수)가 뱅크의 쿼터(Q0~Q3)에 인가되는 것도 볼 수 있다. 이때, 데이터(16진수)는 대응되는 테스트데이터입/출력부(DQ0~DQ3)를 통해 입력된다.

본 발명에서는 DTM모드시, QDR모드를 기초로 하여 데이터전송클럭의 라이징/폴링엣지에 맞추어 데이터를 입/출력할때, 그 각각의 데이터의 순서(16비트의 데이터가 4클럭동안 전송할 때의 순서)에 따른 컬럼패스(column path)의 매트릭스 어드레스를 지정하는 데이터 맵핑(data mapping)에 관한 것이다.

이를 위해 멀티포트 메모리 장치는 기본적으로 글로벌입/출력라인(GIO_in, GIO_out)과 뱅크(BANK0~BANK7)를 직접적으로 연결하는 데이터전송라인을 구비한다.

도 6은 본 발명의 일실시예에 따른 멀티포트 메모리 장치의 글로벌/뱅크연결라인을 나타낸 도면이다.

도 6을 참조하면, 글로벌/뱅크연결라인(TL)은 뱅크제어부(BCL0~BCL7)에 구비되고, 각각 16라인인 글로벌입/출력라인(GIO_in, GIO_out)의 각 라인(BUS0~BUS15)과 개별적으로 연결되며, 4라인씩 묶어 한 쿼터(Q0~Q3중 하나)의 매트릭스(MT0~TM15중 하나)와 연결된다. 이때, 매트릭스(MT0~TM15)와 글로벌/뱅크연결라인(TL) 사이에는 데이터가 임시저장되는 데이터임시저장소(REG0~REG15)를 더 구비한다.

멀티포트 메모리 장치가 정상동작시에는 포트(PORT0~PORT3)에서 목표로 하는 뱅크(BANK0~BANK7)가 선택되어 데이터가 이동하게된다. 즉, 포트(PORT0~POR3)를 통해 인가되는 병렬화데이터가 글로벌입력라인(GIO_in)을 거치고, 뱅크제어부(BCL0~BCL7)에서 병렬화데이터를 디코딩하여 목표하는 뱅크에 전달되는 것이다. 이때, 디코딩된 데이터는 글로벌/뱅크연결라인(TL)을 통해 이동되는 것이다.

이러한 데이터전송라인을 구비한 멀티포트 메모리 장치가 DTM모드에 진입하게 되면, 데이터 병렬화/직렬화 장치를 구비한 테스트데이터입/출력부(DQ0~DQ3)를 통해 데이터가 글로벌입력라인(GIO_in)에 실린다. 그리고, 글로벌입력라인(GIO_in)과 개별적으로 연결된 글로벌/뱅크연결라인(TL)을 통해 데이터가 데이터임시저장소(REG0~REG15)에 저장된다. 이는 테스트데이터입/출력부(DQ0~DQ3)를 거쳐 글로벌입력라인(GIO_in)에 실린 데이터가 쿼터뱅크(Q0~Q3)에 전달되는 과정이 글로벌/뱅크연결라인(TL)을 통해 특정화되는 것이다.

더욱 자세하게 설명하면, 테스트데이터입/출력부(DQ0~DQ3)는 외부에서 인가되는 데이터를 16비트 단위로 나누어 4클럭 동안 순차적으로 글로벌입력라인(GIO_in)에 인가한다.

이때, 첫 번째 16비트의 데이터는 제1 쿼터뱅크(Q0)내 4개의 매트릭스(MT0~MT3)에 전달되고, 두 번째 16비트의 데이터는 제2 쿼터뱅크(Q1)내 4개의 매트릭스(MT4~MT7)에, 세 번째 16비트의 데이터는 제3 쿼터뱅크(Q2)내 4개의 매트릭스(MT8~MT11)에, 네 번째 16비트의 데이터는 제4 쿼터뱅크(Q3)내 4개의 매트릭스(MT12~MT15)에 전달된다.

그리고, 앞서 설명중 테스트데이터입/출력부(DQ0~DQ3)를 거쳐 글로벌입력라인(GIO_in)에 실린 데이터가 쿼터뱅크(Q0~Q3)에 전달되는 과정이 글로벌/뱅크연결라인(TL)을 통해 특정화된다는 내용을 설명하면, 제1 테스트데이터입/출력부(DQ0)에서 출력되는 데이터가 글로벌입력라인(GIO_in)중 제1, 제5, 제9, 제13 라인(BUS0, BUS4, BUS8, BUS12)으로 특정화되어 전달됨을 의미한다. 또하나의 예로, 제2 테스트데이터입/출력부(DQ1)에서 출력되는 데이터는 글로벌입력라인(GIO_in)중 제2, 제6, 제10 및 제14 라인(BUS1, BUS5, BUS11, BUS15)으로 특정화되어 전달된다. 제3 및 제4 테스트데이터입/출력부(DQ2, DQ3)도 마찬가지 방법으로 글로벌입력라인(GIO_in)중 특정라인과 특정화된다.

그리고, 또하나의 특정화로써, 글로벌입력라인(GIO_in)의 제1 라인(BUS0)은 제1 글로벌/뱅크연결라인(TL0)의 제1 라인(TL0<1>)과 연결되어 데이터가 제1 라인(TL0<1>)을 통해서만 이동하게 된다. 글로벌/뱅크연결라인(TL)의 모든 라인도 같은 방법으로 연결된다.

결과적으로 테스트데이터입/출력부(DQ0~DQ3)에서 인가되는 데이터는 특정화된 전송라인만을 통해 쿼터뱅크(Q0~Q3)에 전달되어진다. 예를 들면, 제4 테스트데이터입/출력부(DQ3)에서 출력된 데이터(4비트씩 4클럭 동안 출력됨, 여기서는 최초 4비트의 데이터 전송을 예로 듬)는 글로벌입력라인(BUS3, BUS7, BUS11, BUS15)에 실린다. 그리고, 데이터가 실린 글로벌입력라인(BUS3, BUS7, BUS11, BUS15)과 직접적으로 연결된 글로벌/뱅크연결라인(TL0<3>, TL1<3>, TL2<3>, TL3<3>)에 전달되어 임시저장소(REG0~REG3)에 저장된다. 이후, 라이트신호(DSTBP0)에 응답하여 일괄적 으로 제1 쿼터뱅크(Q0)에 라이팅된다. 이후, 두번째 클럭에서 인가되는 4비트의 데이터는 동일한 방식으로 제2 쿼터뱅크(Q1)에 전달되고, 세번째 클럭 및 네번째 클럭에 전달되는 데이터도 각각 제3 및 제4 쿼터뱅크(Q2, Q3)에 전달된다.

그리고, 특정화를 하기 위한 방법으로써, 테스트데이터입/출력부(DQ0~DQ3)를 통해 인가되는 데이터의 순서에 따라 특정 어드레스(address)에 라이트되도록 제어하고, 리드시에도 동일 어드레스를 지정한다. 이와 같은 특정 어드레스를 지정하는 것은 테스트데이터입/출력부(DQ0~DQ3)에서 테스트데이터를 디코딩하여 지정한다.

이상은 라이트동작에 따라 일괄적으로 데이터를 인가하는 방법에 관한 것이다. 이후, 리드동작을 통해 상기 데이터를 리드함으로써, 메모리셀에 결함이 있는지를 판단할 수 있다.

리드동작은 라이트동작과 유사한데, 제1 쿼터뱅크(Q0)에 대해서 설명하면 하기와 같다.

제1 쿼터뱅크(Q0)서 16비트의 데이터를 일괄적으로 출력하여 4비트씩 임시저장소(REG0~REG3)에 저장한다. 이후, 앞서 설명한 특정화라인(GIO_in, GIO_out, TL)을 통해 테스트데이터입/출력부(DQ0~DQ3)로 전달된후, 외부로 출력된다.

이렇게 출력된 데이터를 모니터하여 데이터에 불량이 발생했으면, 그 데이터가 어떤 매트릭스(MT0~MT15)에서 출력된 데이터인지를 판단한다.

이후, 해당하는 매트릭스(MT0~MT15)에 불량이 발생된 것이 명확해지면 리던던시(redundancy) 메모리셀을 활용하여 불량이 발생된 메모리셀을 교체한다.

여기서, 메모리셀의 테스트는 컴프레스 테스트(compress test)를 사용하는 데, 본 발명에서는 특정 테스트데이터입/출력부(DQ0~DQ3)와 특정 메트릭스(MT0~MT15)간에만 데이터가 왕래하여 라이트/리드되기 때문에, 테스트데이터입/출력부(DQ0~DQ3)별로 데이터의 극성(polarity)를 다르게 할 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.

이상에서 살펴본 바와 같이, 본 발명은 테스트모드시에 데이터가 입/출력되는 테스트데이터입/출력부를 구비하고, 테스트데이터입/출력부와 메모리셀간의 데이터전송라인을 특정화하여 메모리셀의 불량을 검출한다.

이를 통해, 멀티포트 메모리 장치의 메모리셀을 불량 검출을 쉽고, 효율적으 로 수행할 수 있다.

Claims

n개의 단위메모리셀 영역을 포함하는 다수의 뱅크;

메모리셀의 불량을 검출하기 위한 테스트모드시, 데이터를 입/출력하기 위한 n개의 테스트데이터입/출력부;

노멀 모드에서 커맨드, 어드레스, 데이터를 입/출력하며, 상기 테스트모드에서는 커맨드 및 어드레스 입력 채널을 제공하는 다수의 입/출력 포트;

상기 단위메모리셀 영역과 상기 테스트데이터입/출력부간 데이터 전송을 위해 n×n개의 라인으로 구비되되, n개로 묶인 데이터전송라인; 및

상기 데이터전송라인과 상기 단위메모리셀 영역 사이에 구비되어 데이터를 임시저장하기 위한 n개의 임시저장소

를 구비하는 멀티포트 메모리 장치.
제1항에 있어서,

상기 다수의 뱅크 각각에 대응하는 뱅크제어부를 더 구비하는 멀티포트 메모리 장치.
제2항에 있어서,

상기 데이터전송라인은,

상기 테스트데이터입/출력부와 상기 뱅크제어부 사이에 위치하여 상기 데이터를 전송하는 글로벌입/출력라인; 및

상기 글로벌입/출력라인과 상기 단위메모리셀 영역 사이에 위치하여 상기 데이터를 전송하는 글로벌/뱅크연결라인을 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
제3항에 있어서,

상기 글로벌입/출력라인은 16라인의 글로벌입력라인과 16라인의 글로벌출력라인을 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
제4항에 있어서,

상기 글로벌/뱅크연결라인은,

16라인의 상기 글로벌입력라인과 개별적으로 연결되는 제1 글로벌/뱅크연결라인; 및

16라인의 상기 글로벌출력라인과 개별적으로 연결되는 제2 글로벌/뱅크연결라인을 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
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제5항에 있어서,

상기 글로벌/뱅크연결라인은 하나의 임시저장소에 4라인씩 할당되는 것을 특징으로 하는 멀티포트 메모리 장치.
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