KR20080019459A - 메모리 장치 및 그 테스트 방법 - Google Patents

메모리 장치 및 그 테스트 방법 Download PDF

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KR20080019459A KR1020060081838A KR20060081838A KR20080019459A KR 20080019459 A KR20080019459 A KR 20080019459A KR 1020060081838 A KR1020060081838 A KR 1020060081838A KR 20060081838 A KR20060081838 A KR 20060081838A KR 20080019459 A KR20080019459 A KR 20080019459A
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Abstract

본 발명은 데이터 없이 테스트할 수 있는 메모리 장치 및 그 테스트 방법에 대하여 개시된다. 메모리 장치는 테스트 패턴을 저장하는 다수개의 레지스터들을 포함한다. 레지스터들은 DQ 패드와 연결되는 데이터 패턴 레지스터들로써,메모리 장치의 모드 레지스터를 셋팅하는 프로그래밍 시, 테스트 패턴이 데이터 패턴 레지스터들에 저장된다. 메모리 장치는 기입 테스트 신호에 응답하여 테스트 패턴을 DQ 패드로 전달하고, 독출 테스트 신호에 응답하여 DQ 패드로 전달된 테스트 패턴을 데이터 입력 버퍼로 전달하고, 데이터 입력 버퍼로 전달된 테스트 패턴을 메모리 셀에 기입한다. 또한, 메모리 장치는, 기입 테스트 신호에 응답하여 메모리 셀에 저장된 데이터를 독출하여 DQ 패드로 전달하고, 독출 테스트 신호에 응답하여 DQ 패드로 전달된 메모리 셀 데이터를 비교부로 전달하고, 테스트 패턴과 비교부로 전달된 메모리 셀 데이터를 비교하여 인디케이트 신호를 발생한다.
테스트 패턴, 데이터 패턴 레지스터, 기입 테스트 신호, 독출 테스트 신호, 인디케이트 신호,

Description

데이터 없이 테스트할 수 있는 메모리 장치 및 그 테스트 방법{Dataless test method of memory device}
도 1a 및 도 1b는 본 발명의 일실시예에 따른 메모리 장치의 기입 테스트 동작과 독출 테스트 동작을 설명하는 도면이다.
도 2는 도 1의 메모리 장치와 테스터와의 연결을 설명하는 도면이다.
도 3 내지 도 5는 메모리 장치의 기입 테스트 동작과 독출 테스트 동작에 따른 그 불량 정보를 출력하는 방법들을 설명하는 도면들이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 없이 테스트할 수 있는 메모리 장치 및 그 테스트 방법에 관한 것이다.
메모리 장치의 집적도가 높아지고, 그 생산량이 증가하고 있다. 이에 따라, 고용량 메모리 장치를 대량으로 테스트하기 위한, 병렬 테스트(parallel test)를 수행하는 테스터(tester)에 대한 요구가 커지고 있다. 그런데, 메모리 장치의 신호 수에 대응되는 테스터 신호 수의 한계에 의해, 테스터의 병렬 테스트 다이 수의 증가에도 한계가 있다. 한편, 메모리 장치의 동작 주파수가 높아짐에 따라, 기존의 테스터를 사용하지 못하고 고속 테스터를 구매해야 하는 문제가 있다.
예를 들어, 512M DDR2 DRAM의 경우, 하나의 DDR2 DRAM을 테스트하는 데 사용되는 테스터의 신호 수는, 커맨드/어드레스 신호들 26개, 클럭 신호들 2개, 그리고, 데이터 신호들 20개를 합하여 총 48개가 된다. DDR2 DRAM을 테스트하는 데 있어서, 커맨드/어드레스 신호들은 높은 동작 주파수의 1/2에 해당하는 주파수로 인가할 수 있지만, 데이터 신호들은 높은 동작 주파수로 인가해야 한다. 이에 따라, 고속 테스터를 이용하여 DDR2 DRAM를 테스트하는 경우, 데이터 신호들의 수에 의해 병렬 테스트 가능한 다이 수가 결정된다.
그러므로, DRAM을 테스트함에 있어서, 병렬 테스트 다이 수를 제약하는 데이터들을 테스터에서 공급하는 것이 아니라, 테스트되는 DRAM 자신이 데이터들을 공급하여 병렬 테스트 다이 수를 증가시킬 수 있는 방법이 요구된다.
본 발명의 목적은 테스트 데이터를 자신이 구동하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치를 테스트하는 메모리 테스트 시스템을 제공하는 데 있다.
본 발명의 또다른 목적은 상기 메모리 장치의 테스트 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 테스 트 패턴을 저장하는 다수개의 레지스터들, 기입 테스트 신호에 응답하여 테스트 패턴을 DQ 패드로 전달하거나 메모리 셀들의 데이터를 DQ 패드로 전달하는 멀티플렉서부, 적어도 하나 이상의 DQ 패드, 독출 테스트 신호에 응답하여 DQ 패드로 전달된 테스트 패턴을 메모리 셀들로 입력하거나 DQ 패드로 전달된 메모리 셀들의 데이터를 비교부로 전달하는 데이터 입력 버퍼, 그리고 테스트 패턴과 데이터 입력 버퍼를 통해 전달되는 메모리 셀들의 데이터를 비교하는 비교부를 포함한다.
본 발명의 실시예들에 따라, 레지스터들은 DQ 패드와 연결되는 데이터 패턴 레지스터들일 수 있다.
본 발명의 실시예들에 따라, 테스트 패턴은 메모리 장치의 모드 레지스터를 셋팅하는 프로그래밍 시, 데이터 패턴 레지스터들에 저장될 수 있다.
본 발명의 실시예들에 따라, 기입 테스트 신호 또는 독출 테스트 신호는 메모리 장치를 테스트하기 위하여, 메모리 장치와 연결되는 테스터로부터 제공될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른면에 따른 메모리 장치는, 기입 테스트 신호 및 독출 테스트 신호에 응답하여 레지스터들에 저장된 테스트 패턴으로 테스트되고 그 테스트 결과를 인디케이트 신호로 출력하는 메모리 장치와, 기입 테스트 신호 및 독출 테스트 신호를 메모리 장치로 제공하고 인디케이트 신호를 전송받는 테스터를 포함한다.
본 발명의 실시예들에 따라, 메모리 테스트 시스템은 메모리 장치의 DQ 패드들과 연결되는 데이터 신호 라인들이 테스터와 연결되지 않고, 메모리 장치와 테스 터 사이에 적어도 하나 이상의 클럭 신호 라인과 다수개의 커맨드/어드레스 신호 라인들이 연결될 수 있다.
본 발명의 실시예들에 따라, 메모리 테스트 시스템은, 메모리 장치 내 불량이 발생한 칼럼 선택 신호에 대한 정보를 테스터로 전달하기 위하여, 메모리 장치의 DQ 패드들 중 일부와 연결되는 데이터 신호 라인들이 메모리 장치와 테스터 사이에 연결될 수 있다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른 메모리 장치 테스트 방법은, 다수개의 데이터 패턴 레지스터들에 테스트 패턴들을 저장하는 단계, 기입 테스트 신호의 활성화에 응답하여 테스트 패턴을 DQ 패드로 전달하는 단계, 독출 테스트 신호의 비활성화에 응답하여 DQ 패드로 전달된 테스트 패턴을 데이터 입력 버퍼로 전달하는 단계, 데이터 입력 버퍼로 전달된 테스트 패턴을 메모리 셀에 기입하는 단계, 기입 테스트 신호의 비활성화에 응답하여 메모리 셀에 저장된 데이터를 독출하여 DQ 패드로 전달하는 단계, 독출 테스트 신호의 활성화에 응답하여 DQ 패드로 전달된 메모리 셀 데이터를 비교부로 전달하는 단계, 그리고 테스트 패턴과 비교부로 전달된 메모리 셀 데이터를 비교하는 단계를 포함한다.
본 발명의 실시예들에 따라, 메모리 장치 테스트 방법은 테스트 패턴과 메모리 셀 데이터를 비교한 결과를 인디케이트 신호로 출력하여 테스터로 전달하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 인디케이트 신호는 클럭 신호 라인으로 인가되는 클럭 신호의 1 클럭 사이클 동안 발생되거나, 독출 명령들 사이의 클럭 신호의 클럭 사이클 동안 발생될 수 있다.
따라서, 본 발명의 메모리 장치는, 테스트 시 내부의 데이터 패턴 레지스터들로부터 테스트 패턴을 제공받기 때문에, 데이터 신호들이 테스터와 연결될 필요가 없다. 이에 따라, 테스터에 연결될 수 있는 메모리 장치의 수가 늘어난다. 병렬 테스트 다이 수의 증가로 인하여 테스트 효율이 증대된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 메모리 장치를 설명하는 도면이다. 도 1a는 메모리 장치(100)의 기입 테스트 동작을 설명하는 도면이고, 도 1b는 메모리 장치(100)의 독출 테스트 동작을 설명하는 도면이다.
도 1a를 참조하면, 메모리 장치(100)는 멀티플렉서부(110), DQ 패드(120), 데이터 입력 버퍼(130), 그리고 비교부(140)를 포함한다. 멀티플렉서부(110)는 기입 테스트 신호(WTEST)의 로직 "H"에 응답하여 테스트 패턴을 입력하여 DQ 패드(120)로 전달한다. 데이터 입력 버퍼(130)는 독출 테스트 신호(RTEST)의 로직 "L"에 응답하여 DQ 패드(120)로 전달된 테스트 패턴을 입력한다. 이 후, 테스트 패턴은 메모리 장치(100) 내부의 메모리 셀들에 기입된다.
테스트 패턴은 메모리 장치(100)의 내부 레지스터들(미도시)에 저장되어 있다. 내부 레지스터들은 하나의 DQ 패드(120)와 연결되는, 예컨대, 16개의 데이터 패턴 레지스터들을 의미한다. 데이터 패턴 레지스터들은, 메모리 장치(100)의 모드 레지스터(MRS)를 셋팅하는 매번 프로그래밍마다, 데이터 패턴과 그 패턴 종류로 프로그래밍된다. 예를 들어, 메모리 장치(100)가 16개의 DQ 패드(120)를 구비한다면, 데이터 패턴 레지스터들을 프로그래밍하는 횟수는 16 DQ × 16 레지스터 / (8 비트/MRS)= 32 MRS로 결정된다. 이에 따라, 메모리 장치(100)는 32번의 MRS 프로그래밍을 통하여 데이터 패턴 레지스터들에 테스트 패턴을 저장한다. 그리고, 메모리 장치(100)는, 초기 MRS 셋팅 프로그래밍을 더하여, 최대 33번의 MRS 프로그래밍을 행한다. 16개의 데이터 패턴 레지스터들에 저장된 테스트 패턴들은, 메모리 장치(100)의 매번의 기입 테스트 동작마다 순차적으로 사용된다.
한편, 메모리 장치(100)는 전체 데이터 패턴 레지스터들 중 일부에만 데이터 패턴과 그 패턴 종류를 프로그래밍할 수 있다. 이에 따라, 메모리 장치(100)는 데이터 패턴이 저장된 데이터 패턴 레지스터들만을 반복하여 사용할 수 있다.
도 1b를 참조하면, 메모리 셀들에 기입된 데이터들이 기입 테스트 신호(WTEST)의 로직 "L"에 응답하는 멀티플렉서(110)를 통하여 DQ 패드(120)로 전달된다. 데이터 입력 버퍼(130)는 독출 테스트 신호(RTEST)의 로직 "H"에 응답하여 DQ 패드(120)로 전달되는 메모리 셀 데이터들을 비교부(140)로 전달한다. 비교부(140)는 테스트 패턴인 기대 데이터와 메모리 셀 데이터를 비교한다. 기대 데이터와 메모리 셀 데이터가 일치하는 경우에 메모리 장치(100)는 양품으로 처리되고, 일치하지 않는 경우에는 불량품으로 처리된다.
기입 테스트 동작 및 독출 테스트 동작은, 메모리 장치(100)의 노멀 모드, 병렬 비트 테스트(PBT) 모드, 또는 싱글 데이터 레이트(SDR) 모드에 모두 적용할 수 있다.
도 2는 도 1의 메모리 장치(100)와 테스터(200)와의 연결을 설명하는 도면이다. 도 2를 참조하면, 테스터(200)는 26개 신호 라인들을 통하여 메모리 장치(100)의 커맨드/어드레스 신호(CMD/ADDR)와 연결되고, 2개의 클럭 신호 라인들을 통하여 메모리 장치의 클럭 신호(CLK)와 연결된다. 테스터(200)는 메모리 장치(100)로부터 출력되는 인디케이터 신호(IND)와 연결된다. 테스터(200)와 메모리 장치(100) 사이에는 데이터 신호들이 연결되지 않는다. 이에 따라, 테스트(200)는 메모리 장치(100)로 데이터 마스크 신호(DM)를 출력하기 위해, 2개 이하의 신호 라인을 사용할 수도 있다.
커맨드/어드레스 신호(CMD/ADDR) 및 클럭 신호(CLK)는, 도 1a 및 도 1b에서 설명된 메모리 장치(100)의 기입 동작과 독출 동작을 테스트하기 위하여 테스터(200)로부터 출력된다. 인디케이터 신호(IND)는, 메모리 장치(100)의 독출 동작 시 불량이 발생한 경우에, 그 불량 정보를 테스터(200)로 전달하기 위하여 출력된다.
도 3 내지 도 5는 메모리 장치(100)의 기입 테스트 동작과 독출 테스트 동작에 따른 그 불량 정보를 출력하는 방법들을 설명하는 도면들이다.
도 3을 참조하면, 테스터(200)와 메모리 장치(100) 사이에, 수십개의 커맨드 /어드레스 신호 라인들, 1개의 클럭 신호 라인, 그리고 1개의 인디케이트 신호 라인이 연결된다. 테스터(200)에서 발생되는 클럭 신호(CLK)와 커맨드들, 예컨대 액티브 명령(AT), 독출 명령(RD), 그리고 프리차아지 명령(PR)에 응답하여 메모리 장치(100)이 테스트된다. 테스터(200)의 제1 명령군들(AT0, RD0, PR0)에 의해 메모리 장치(100)를 테스트한 결과가 양품으로 패스(PASS)되면, 인디케이트 신호(IND)는 로직 "L"로 발생된다. 테스터(200)의 제2 명령군들(AT1, RD1, PR1)에 의해 메모리 장치(100)를 테스트한 결과가 불량(FAIL)으로 판별되면, 인디케이트 신호(IND)는 로직 "H"의 펄스로 발생된다. 인디케이트 신호(IND)는 1 클럭 사이클 동안 발생된다.
도 4를 참조하면, 불량 정보를 나타내는 인디케이트 신호(IND)가 미리 정의된 복수의 클럭 사이클 동안 발생된다. 테스터(200)와 메모리 장치(100) 사이에, 수십개의 커맨드/어드레스 신호 라인들, 2개의 클럭 신호 라인들, 1개의 인디케이트 신호 라인, 그리고 2개의 데이터 마스킹 신호 라인들이 연결된다. 테스터(200)에서 발생되는 클럭 신호(CLK)와 해당 뱅크에 대한 액티브 명령(AT)과 독출 명령(RD)에 응답하여 메모리 장치(100)이 테스트된다. 테스터(200)는 제1 명령군들(AT0, RD0)에 의해 메모리 장치(100)의 제1 뱅크를 테스트한 결과가 양품으로 패스(PASS)되면, 인디케이트 신호(IND)는 로직 "L"로 발생된다. 테스터(200)는 제2 명령군들(AT1, RD1)에 의해 메모리 장치(100)의 제2 뱅크를 테스트한 결과가 불량(FAIL)으로 판별되면, 인디케이트 신호(IND)는 로직 "H"로 발생되는 데, 제1 독출 명령(RD0)과 제2 독출 명령(RD1) 사이의 클럭 사이클 동안 로직 "H"로 발생된 다. 이 후, 제3 및 제4 독출 명령들(RD2, RD3)에 의해 제2 뱅크를 테스트한 결과 양품으로 패스되면, 인디케이트 신호(IND)는 로직 "L"로 발생된다.
도 5를 참조하면, 불량이 발생한 메모리 셀의 어드레스 정보가 필요한 경우에 불량 셀의 어드레스 정보를 특정한 데이터 신호 라인들을 통하여 테스터(200)로 출력한다. 테스터(200)와 메모리 장치(100) 사이에, 수십개의 커맨드/어드레스 신호 라인들, 1개의 클럭 신호 라인, 2개의 데이터 신호 라인들, 그리고 1개의 인디케이트 신호 라인이 연결된다. 테스터(200)의 제2 액티브 명령(AT1)과 제2 독출 명령(RD1)에 의해 메모리 장치(100)가 병렬 비트 테스트(PBT)된 결과 불량인 경우, 메모리 장치(100)는 1 클럭 사이클 동안 인디케이트 신호(IND)를 로직 "H" 펄스로 발생한다. 예컨대, 메모리 장치(100)의 64 비트 병렬 비트 테스트인 경우에, 하나의 칼럼 선택 신호(CSL) 당 4 비트가 대응될 때 16개의 칼럼 선택 신호들(CSL)에 대한 정보가 요구된다. 16개의 칼럼 선택 신호들(CSL) 중 어떤 칼럼 선택 신호에 대응하여 불량이 발생했는 지 테스터(200)에게 알릴 필요가 있다. 이에 따라, 2개의 데이터 라인을 이용하여 칼럼 선택 신호(CSL)에 대한 정보를 출력한다.
그러므로, 본 발명의 메모리 장치는, 테스트 시 내부의 데이터 패턴 레지스터들에서 테스트 패턴을 제공받기 때문에, 데이터 신호들이 테스터와 연결될 필요가 없다. 이에 따라, 테스터에 연결될 수 있는 메모리 장치의 수가 늘어난다. 병렬 테스트 다이 수의 증가로 인하여 테스트 효율이 증대된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치는, 테스트 시 내부의 데이터 패턴 레지스터들로부터 테스트 패턴을 제공받기 때문에, 데이터 신호들이 테스터와 연결될 필요가 없다. 이에 따라, 테스터에 연결될 수 있는 메모리 장치의 수가 늘어난다. 병렬 테스트 다이 수의 증가로 인하여 테스트 효율이 증대된다.

Claims (19)

  1. 테스트 패턴을 저장하는 다수개의 레지스터들;
    기입 테스트 신호에 응답하여, 상기 테스트 패턴을 DQ 패드로 전달하거나 메모리 셀들의 데이터를 상기 DQ 패드로 전달하는 멀티플렉서부;
    적어도 하나 이상의 상기 DQ 패드;
    독출 테스트 신호에 응답하여, 상기 DQ 패드로 전달된 상기 테스트 패턴을 상기 메모리 셀들로 입력하거나 상기 DQ 패드로 전달된 상기 메모리 셀들의 데이터를 비교부로 전달하는 데이터 입력 버퍼; 및
    상기 테스트 패턴과 상기 데이터 입력 버퍼를 통해 전달되는 상기 메모리 셀들의 데이터를 비교하는 상기 비교부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 레지스터들은
    상기 DQ 패드와 연결되는 데이터 패턴 레지스터들인 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 테스트 패턴은
    상기 메모리 장치의 모드 레지스터를 셋팅하는 프로그래밍 시, 상기 데이터 패턴 레지스터들에 저장되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 기입 테스트 신호 또는 상기 독출 테스트 신호는
    상기 메모리 장치를 테스트하기 위하여, 상기 메모리 장치와 연결되는 테스터로부터 제공되는 것을 특징으로 하는 메모리 장치.
  5. 기입 테스트 신호 및 독출 테스트 신호에 응답하여 레지스터들에 저장된 테스트 패턴으로 테스트되고, 그 테스트 결과를 인디케이트 신호로 출력하는 메모리 장치; 및
    상기 기입 테스트 신호 및 상기 독출 테스트 신호를 상기 메모리 장치로 제공하고, 상기 인디케이트 신호를 전송받는 테스터를 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  6. 제5항에 있어서, 상기 메모리 테스트 시스템은
    상기 메모리 장치의 DQ 패드들과 연결되는 데이터 신호 라인들이 상기 테스터와 연결되지 않는 것을 특징으로 하는 메모리 테스트 시스템.
  7. 제6항에 있어서, 상기 메모리 테스트 시스템은
    상기 메모리 장치와 상기 테스터 사이에, 적어도 하나 이상의 클럭 신호 라인과 다수개의 커맨드/어드레스 신호 라인들이 연결되는 것을 특징으로 하는 메모리 테스트 시스템.
  8. 제5항에 있어서, 상기 메모리 테스트 시스템은
    상기 메모리 장치 내 불량이 발생한 칼럼 선택 신호에 대한 정보를 상기 테스터로 전달하기 위하여, 상기 메모리 장치의 DQ 패드들 중 일부와 연결되는 데이터 신호 라인들이 상기 메모리 장치와 상기 테스터 사이에 연결되는 것을 특징으로 하는 메모리 테스트 시스템.
  9. 제8항에 있어서, 상기 메모리 테스트 시스템은
    상기 메모리 장치와 상기 테스터 사이에, 적어도 하나 이상의 클럭 신호 라인과 다수개의 커맨드/어드레스 신호 라인들이 연결되는 것을 특징으로 하는 메모리 테스트 시스템.
  10. 제5항에 있어서, 상기 메모리 장치는
    상기 테스트 패턴을 저장하는 다수개의 상기 레지스터들;
    상기 기입 테스트 신호에 응답하여, 상기 테스트 패턴을 DQ 패드로 전달하거나 메모리 셀들의 데이터를 상기 DQ 패드로 전달하는 멀티플렉서부;
    적어도 하나 이상의 상기 DQ 패드;
    상기 독출 테스트 신호에 응답하여, 상기 DQ 패드로 전달된 상기 테스트 패턴을 상기 메모리 셀들로 입력하거나 상기 DQ 패드로 전달된 상기 메모리 셀들의 데이터를 비교부로 전달하는 데이터 입력 버퍼; 및
    상기 테스트 패턴과 상기 데이터 입력 버퍼를 통해 전달되는 상기 메모리 셀 들의 데이터를 비교하여 상기 인디케이트 신호로 출력하는 상기 비교부를 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  11. 다수개의 데이터 패턴 레지스터들에 테스트 패턴들을 저장하는 단계;
    기입 테스트 신호의 활성화에 응답하여 상기 테스트 패턴을 DQ 패드로 전달하는 단계;
    독출 테스트 신호의 비활성화에 응답하여 상기 DQ 패드로 전달된 상기 테스트 패턴을 데이터 입력 버퍼로 전달하는 단계;
    상기 데이터 입력 버퍼로 전달된 상기 테스트 패턴을 메모리 셀에 기입하는 단계;
    상기 기입 테스트 신호의 비활성화에 응답하여 상기 메모리 셀에 저장된 데이터를 독출하여 상기 DQ 패드로 전달하는 단계;
    상기 독출 테스트 신호의 활성화에 응답하여 상기 DQ 패드로 전달된 상기 메모리 셀 데이터를 비교부로 전달하는 단계; 및
    상기 테스트 패턴과 상기 비교부로 전달된 상기 메모리 셀 데이터를 비교하는 단계를 구비하는 것을 특징으로 하는 메모리 장치 테스트 방법.
  12. 제11항에 있어서, 상기 테스트 패턴은
    상기 메모리 장치의 모드 레지스터를 셋팅하는 프로그래밍 시, 상기 데이터 패턴 레지스터들에 저장되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  13. 제11항에 있어서, 상기 메모리 장치 테스트 방법은
    상기 테스트 패턴과 상기 메모리 셀 데이터를 비교한 결과를 인디케이트 신호로 출력하여 테스터로 전달하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치 테스트 방법.
  14. 제13항에 있어서, 상기 메모리 장치 테스트 방법은
    상기 메모리 장치의 상기 DQ 패드들과 연결되는 데이터 신호 라인들이 상기 테스터와 연결되지 않는 것을 특징으로 하는 메모리 장치 테스트 방법.
  15. 제14항에 있어서, 상기 메모리 장치 테스트 방법은
    상기 메모리 장치와 상기 테스터 사이에, 적어도 하나 이상의 클럭 신호 라인과 다수개의 커맨드/어드레스 신호 라인들이 연결되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  16. 제15항에 있어서, 상기 인디케이트 신호는
    상기 클럭 신호 라인으로 인가되는 클럭 신호의 1 클럭 사이클 동안 발생되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  17. 제15항에 있어서, 상기 인디케이트 신호는
    상기 독출 명령들 사이의, 상기 클럭 신호 라인으로 인가되는 클럭 신호의 클럭 사이클 동안 발생되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  18. 제13항에 있어서, 상기 메모리 장치 테스트 방법은
    상기 메모리 장치 내 불량이 발생한 칼럼 선택 신호에 대한 정보를 상기 테스터로 전달하기 위하여, 상기 메모리 장치의 DQ 패드들 중 일부와 연결되는 데이터 신호 라인들이 상기 메모리 장치와 상기 테스터 사이에 연결되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  19. 제18항에 있어서, 상기 메모리 장치 테스트 방법은
    상기 메모리 장치와 상기 테스터 사이에, 적어도 하나 이상의 클럭 신호 라인과 다수개의 커맨드/어드레스 신호 라인들이 연결되는 것을 특징으로 하는 메모리 장치 테스트 방법.
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