JP2001266589A - 半導体記憶装置およびそのテスト方法 - Google Patents

半導体記憶装置およびそのテスト方法

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JP2001266589A JP2000078420A JP2000078420A JP2001266589A JP 2001266589 A JP2001266589 A JP 2001266589A JP 2000078420 A JP2000078420 A JP 2000078420A JP 2000078420 A JP2000078420 A JP 2000078420A JP 2001266589 A JP2001266589 A JP 2001266589A
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test
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Makoto Fukuda
良 福田
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Abstract

(57)【要約】 【課題】パターン面積の増加を最低限に抑えてリダンダ
ンシ救済情報を取得可能なBIST回路を実現し、簡易なア
ルゴリズムを使用してBIST回路自体の故障率を下げるこ
とが可能な半導体記憶装置およびそのテスト方法を提供
する。 【解決手段】通常のメモリセルのアレイ11およびリダン
ダンシセルのアレイ12を有するメモリ回路10と、外部か
ら記憶データをプログラム可能で再書き込み不可能な不
揮発性素子からなるリダンダンシデータ記憶用の記憶素
子16と、電源投入後に記憶素子のデータを格納するレジ
スタ15と、レジスタに格納されたデータと外部から入力
されるアドレスとを比較してリダンダンシセルを使用す
るか否かを決めるリダンダンシ判定回路14と、レジスタ
に記憶素子以外から別のリダンダンシデータを再入力可
能であり、格納しているリダンダンシデータを書き換え
可能なリダンダンシデータ書き換え回路17とを具備す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびそのテスト方法に係り、特にフューズ素子にプログ
ラムしたデータを変更するフューズデータ変更回路およ
び組み込み式自動テスト回路に関するもので、例えばダ
イナミック型半導体メモリ（DRAM）に使用されるもので
ある。
【０００２】
【従来の技術】近年、半導体メモリ上に組み込み式自動
テスト回路（BIST回路）を搭載し、外部のメモリテスタ
ーの代わりにBIST回路を用いてテストコストを削減する
という技術が注目されている。特に、メモリの機能（メ
モリマクロ）を含む複数の機能を１チップに集積し、1
チップ内に特定のシステムを形成したいわゆるメモリ混
載ロジックＬＳＩ（システムＬＳＩ）においては、メモ
リテスターを使わずにテストできる手法として望まれて
いる。
【０００３】一方、最近の半導体メモリは、高集積化が
進み、冗長回路を具備しておき、不良セルを冗長セルに
置き換えることにより歩留まりを向上させている。その
ため、セルの置き換え情報（リダンダンシ情報）を取得
するBIST回路の技術が考えられるようになってきた。
（JSSCC Vol.33 No.11 November,1998 p.p1731-1740 ）
しかし、救済効率をあげるには冗長セル数を上げねばな
らず、リダンダンシ情報量が多くなり、リダンダンシ情
報格納用のレジスタやBIST回路のパターン面積が増大し
てしまうという問題点があった。
【０００４】また、救済効率をあげるために冗長セル数
を上げると、リダンダンシ情報を取得するために必要な
複雑な置き換え判定アルゴリズムおよび複雑なパターン
シーケンスが必要になり、それを実行するロジック回路
を複雑にするので、BIST回路自体の故障率を上げること
にもなり、実使用上困難な点が多かった。
【０００５】
【発明が解決しようとする課題】上記したように従来の
半導体メモリのBIST回路は、救済効率をあげるために冗
長セル数を上げると、リダンダンシ情報格納用のレジス
タなどのパターン面積が増大してしまうという問題点が
あり、複雑な置き換え判定アルゴリズムおよび複雑なパ
ターンシーケンスが必要になり、それを実行するロジッ
ク回路を複雑にするので、BIST回路自体の故障率を下げ
ることにもなり、実使用上困難であるという問題があっ
た。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、パターン面積の増加を最低限に抑えてリダン
ダンシ救済情報を取得可能なBIST回路を実現でき、簡易
なアルゴリズムを使用してBIST回路自体の故障率を下げ
ることが可能な半導体記憶装置およびそのテスト方法を
提供することを目的とする。
【０００７】また、本発明の他の目的は、電気的に記憶
データの書き換えが不可能な記憶素子のデータに関係な
く、必要に応じて別のデータを後段回路に転送すること
が可能になり、後段回路に対する入力状態に柔軟性を持
たせることが可能になる半導体記憶装置を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、通常のメモリセルのアレイおよびリダンダンシセル
のアレイを有するメモリ回路と、外部から記憶データを
プログラム可能で再書き込み不可能な不揮発性素子から
なるリダンダンシデータ記憶用の記憶素子と、電源投入
後に前記記憶素子のデータを格納するレジスタと、前記
レジスタに格納されたデータと外部から入力されるアド
レスとを比較して前記リダンダンシセルを使用するか否
かを決めるリダンダンシ判定回路と、前記レジスタに前
記記憶素子以外から別のリダンダンシデータを再入力可
能であり、格納しているリダンダンシデータを書き換え
可能なリダンダンシデータ書き換え回路とを具備するこ
とを特徴とする。
【０００９】上記半導体記憶装置において、前記リダン
ダンシデータ書き換え回路を、当該半導体記憶装置のチ
ップに搭載された、またはチップ外のテスト回路からの
信号により制御することが可能である。この場合、テス
ト回路として、自らテストパターンを発生可能な組み込
み式テスト回路をチップに搭載し、リダンダンシデータ
書き換え回路を組み込み式テスト回路からの信号により
制御することが可能である。
【００１０】上記組み込み式テスト回路として、前記メ
モリ回路へ書き込むデータのパターンを発生するデータ
発生回路、前記メモリ回路のアドレスを指定するアドレ
スパターンを発生するアドレス発生回路、前記メモリ回
路の出力データに対する期待値データを発生する期待値
発生回路、前記出力データと期待値データを比較するデ
ータ比較回路、および、前記データ発生回路と前記アド
レス発生回路の出力を受けて前記リダンダンシセルの割
り付けを決めるリダンダンシ割り付け回路とを有し、前
記リダンダンシ割り付け回路の出力により前記リダンダ
ンシデータ書き換え回路を制御することが可能である。
【００１１】また、Ｘ，Ｙの２次元のアドレス空間と２
次元のリダンダンシセルを有する半導体記憶装置におい
ては、前記組み込み式テスト回路として、一方のアドレ
スＹを固定して、他方のアドレスＸを救済単位で変化さ
せてテストを行い、Ｘのリダンダンシセルで救済できな
い場合にはＹのリダンダンシを使用し、Ｘのリダンダン
シセルで救済できた場合にはＸのリダンダンシセルで救
済し、救済した状態で再び前記Ｘアドレスに対してテス
トを行い、不良がなくなるまでテストをして救済する動
作を続け、不良がなくなった時点で次の救済単位のＸア
ドレスを同様に救済しつつテストを続けて最終単位まで
テストをする一連のＸ方向テストを行い、次にＹ空間を
変化させて前記Ｘ方向テストを行い、Ｙ方向の最終の救
済単位単位までテストを行った場合にはパス信号を出力
し、また、前記パス信号を出力する前の途中で救済セル
を使い尽くしてしまった場合にはフェイル信号を出力し
てテスト動作を終了するシーケンスを持たせることが可
能である。
【００１２】また、本発明の半導体記憶装置のテスト方
法は、通常のメモリセルのアレイおよび救済用のリダン
ダンシセルのアレイを有する半導体記憶装置に搭載され
た組み込み式テスト回路により当該半導体記憶装置のテ
ストを行う際、リダンダンシ救済単位でアドレスを変化
させて不良がなくなるよう救済セルを使って救済し、救
済情報をレジスタに入力し、救済された状態で再び上記
アドレスに対してテストを行い、不良がなくなるまでテ
ストをして救済する動作を続け、不良がなくなった時点
で次のリダンダンシ救済単位のアドレスで同様に救済し
つつテストを続けるシーケンスを実行するステップと、
最後のリダンダンシ救済単位のテストを終えた場合には
パス信号を出力し、また、前記パス信号を出力する前の
途中で救済セルを使い尽くしてしまった場合にはフェイ
ル信号を出力してテスト動作を終了するステップとを持
たせることを特徴とする。
【００１３】また、本発明の半導体記憶装置のテスト方
法は、Ｘ，Ｙの２次元のアドレス空間と２次元のリダン
ダンシセルを有し、当該半導体記憶装置のチップに搭載
された組み込み式テスト回路により当該半導体記憶装置
のテストを行う際、一方のアドレスＹを固定して、他方
のアドレスＸを救済単位で変化させてテストを行い、Ｘ
のリダンダンシセルで救済できない場合にはＹのリダン
ダンシを使用し、Ｘのリダンダンシセルで救済できた場
合にはＸのリダンダンシセルで救済し、救済した状態で
再び前記Ｘアドレスに対してテストを行い、不良がなく
なるまでテストをして救済する動作を続け、不良がなく
なった時点で次の救済単位のＸアドレスを同様に救済し
つつテストを続けて最終単位までテストをする一連のＸ
方向テストを行い、次にＹ空間を変化させて前記Ｘ方向
テストを行い、Ｙ方向の最終の救済単位単位までテスト
を行った場合にはパス信号を出力し、また、前記パス信
号を出力する前の途中で救済セルを使い尽くしてしまっ
た場合にはフェイル信号を出力してテスト動作を終了す
るシーケンスを実行することを特徴とする。
【００１４】また、本発明の半導体記憶装置は、記憶す
べきデータをプログラム可能であるとともに電気的に記
憶データの書き換えが不可能な記憶素子と、前記記憶素
子の記憶データを後段回路に転送可能な転送手段と、前
記転送手段に含まれ、転送データの内容を選択的に変更
可能な変更手段とを具備することを特徴とする。
【００１５】上記半導体記憶装置の転送手段は、前記記
憶素子の記憶データを保持するデータ保持手段をさらに
具備し、前記変更手段は、前記データ保持手段の保持デ
ータを破壊して別のデータに変更するようにしてもよ
い。また、前記変更手段は、前記記憶素子のデータの転
送内容を無効にして別のデータに変更するようにしても
よい。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１７】＜第１の実施の形態＞図１は、本発明の半
導体メモリの第１の実施の形態に係るDRAMの一部を概略
的に示している。
【００１８】図１において、メモリ回路10は、通常のメ
モリセルがマトリックス配列されたアレイ（通常のセル
アレイ）11と、この通常のセルアレイのセルが不良の時
にロウ単位あるいはカラム単位で置き換えて救済するた
めのリダンダンシセルのアレイ（冗長セルアレイ）12
と、アドレスデータをデコードして上記通常のセルアレ
イまたは冗長セルアレイのどちらかのセルを選択するた
めのアドレスデコーダ13などの一般的な構成を有する。
【００１９】リダンダンシデータ記憶素子16は、リダン
ダンシデータ（リダンダンシ救済情報、セルの置き換え
情報）を記憶するためのものであり、記憶データは置き
換えデータプログラミング手段によりプログラムされ
る。DRAMでは、上記リダンダンシデータ記憶素子16とし
て、記憶すべきデータを外部からプログラム可能である
とともに電気的に記憶データの書き換えが不可能な不揮
発性素子、通常はフューズ素子が使用され、このフュー
ズ素子がレーザー加工（レーザービームによる溶断）に
よりプログラミングされる。
【００２０】レジスタ15は、リダンダンシデータを格納
するものであり、DRAMの電源投入時には前記リダンダン
シデータ記憶素子16の記憶データを格納する。上記リダ
ンダンシデータ記憶素子16およびレジスタ15は、DRAMの
リダンダンシシステムとして基本的に必要な部分であ
る。
【００２１】リダンダンシデータ書き換え回路17は、前
記レジスタ15に格納されたリダンダンシデータを書き換
えるために、前記リダンダンシ記憶素子16以外から前記
レジスタ15にリダンダンシデータを再入力するものであ
る。
【００２２】リダンダンシ判定回路14は、外部から入力
されるアドレスを前記レジスタ15に格納されたリダンダ
ンシデータと比較し、適合しなかった場合には外部入力
アドレスをそのままアドレスデコーダ13に送り、適合し
た場合には本来使用すべき外部入力アドレスに代えて使
用するリダンダンシアドレスをアドレスデコーダ13に送
る。つまり、リダンダンシ判定回路14は、入力アドレス
で指定されるセルに代えてリダンダンシセルを使用する
か否かを決めるものである。
【００２３】アドレスデコーダ13は、リダンダンシ判定
回路14からのアドレスデータに応じて前記メモリセルア
レイ11の選択線またはリダンダンシセルアレイ12の選択
線を活性化する。これにより選択されたメモリセルアレ
イ11またはリダンダンシセルアレイ12のセルのデータが
データ出力となる。
【００２４】図２（ａ）は、図１中のリダンダンシデー
タ記憶素子16、レジスタ15およびリダンダンシデータ書
き換え回路17を取り出して具体例を示している。
【００２５】図２（ａ）において、21はリダンダンシデ
ータ記憶素子（図中の16）であるフューズ素子を表わし
ており、このフューズ素子21をレーザーカットするか、
しないかによってデータの“１”／“０”を区別してい
る。
【００２６】22、24、27はPMOSFET （PMOSトランジス
タ）、23、25、26、28、29はNMOSFET（NMOSトランジス
タ）を表わしている。これらのうち、PMOSトランジスタ
22のソースは電源電位（VDD ）ノードに接続されてお
り、PMOSトランジスタ22とNMOSトランジスタ23の各ドレ
インは、ノードFCt に共通に接続されており、NMOSトラ
ンジスタ23のソースと接地電位（VSS ）ノードとの間に
はフューズ素子21が接続されている。そして、上記PMOS
トランジスタ22のゲートにはプリチャージ制御信号FCLR
n が入力され、NMOSトランジスタ23のゲートにはフュー
ズセット信号FSETpが入力されている。
【００２７】一方、PMOSトランジスタ24、27およびNMOS
トランジスタ25、26、28は前記レジスタ15を構成してい
る。即ち、PMOSトランジスタ24のソースはVDD ノードに
接続され、NMOSトランジスタ26のソースは接地ノードに
接続され、PMOSトランジスタ24とNMOSトランジスタ26の
各ドレイン間にNMOSトランジスタ25のドレイン・ソース
間が接続されており、このNMOSトランジスタ25のゲート
には前記信号FCLRn が入力されている。また、PMOSトラ
ンジスタ27のソースはVDD ノードに接続されており、NM
OSトランジスタ28のソースは接地ノードに接続されてい
る。
【００２８】上記PMOSトランジスタ27とNMOSトランジス
タ28の各ゲートおよび前記PMOSトランジスタ24とNMOSト
ランジスタ25の各ドレインは共通に接続され、前記ノー
ドFCt に接続されている。
【００２９】また、前記PMOSトランジスタ24とNMOSトラ
ンジスタ26の各ゲートおよび前記PMOSトランジスタ27と
NMOSトランジスタ28の各ドレインは共通に接続されてレ
ジスタ出力ノードFCc になっている。
【００３０】さらに、本実施の形態では、１つのリダン
ダンシデータ記憶素子16に対して１つのリダンダンシデ
ータ書き換え回路17が追加されている。このリダンダン
シデータ書き換え回路17として、前記ノードFCt とVSS
ノードとの間にドレイン・ソース間が接続された１つの
NMOSトランジスタ29が用いられており、そのゲートには
書き換え制御信号RDATc が入力されている。
【００３１】図２（ｂ）は、同図（ａ）の動作例を示す
タイミング波形図である。図２（ｂ）の横軸は時間を表
わしており、Ａ点より前は電源投入時におけるレジスタ
15へのデータ格納動作、Ａ点より後はレジスタ15へのリ
ダンダンシデータ書き込み動作を表わしている。
【００３２】まず、電源投入時におけるレジスタ15への
データ格納動作を説明する。電源投入時は、プリチャー
ジ制御信号FCLRn が“Ｈ”から“Ｌ”になり、PMOSトラ
ンジスタ22をオンさせてノードFCt を“Ｈ”にプリチャ
ージする。これによりNMOSトランジスタ28がオンし、レ
ジスタ出力ノードFCc が“Ｌ”にプリチャージされる。
この後、前記信号FCLRn が“Ｈ”に戻っても、ノードFC
t 、FCc の電位は変化しない。
【００３３】その後、フューズセット信号FSETp が
“Ｌ”から“Ｈ”になることによりNMOSトランジスタ23
がオンする。この時、PMOSトランジスタ24とNMOSトラン
ジスタ23の両方がオンし、これらの駆動能力のバランス
によってノードFCt の電位が決まるが、NMOSトランジス
タ23の駆動能力が強くなるように設計しておく。
【００３４】これにより、この時、フューズ素子21が切
られている場合には、ノードFCt が“Ｈ”のままであ
り、レジスタ出力ノードFCc が“Ｌ”のままである。こ
れに対して、フューズ素子21が切られていない場合に
は、ノードFCt が“Ｌ”になり、これによりPMOSトラン
ジスタ27がオンし、レジスタノードFCc が“Ｈ”にな
る。後段では、上記フューズ素子21が切られている状態
を“Ｈ”として扱うものとすれば、上記ノードFCc の反
転論理を信号として使用する。
【００３５】この後、前記信号FSETp が“Ｌ”になって
も、ノードFCt 、FCc の電位は変化しない。一旦、この
ように設定されると、電源が切られるか、次のリダンダ
ンシデータ書き込み動作を行う以外にノードFCt 、FCc
の論理値を変える方法はない。なお、上記電源投入時に
おけるレジスタ15へのデータ格納動作の間は、書き換え
制御信号RDATc は“Ｌ”である。
【００３６】一方、レジスタ15へのリダンダンシデータ
書き込み時は、プリチャージ制御信号FCLRn が“Ｈ”か
ら“Ｌ”になって、ノードFCt を“Ｈ”、ノードFCc を
“Ｌ”にプリチャージする。その時点で、フューズ素子
21にプログラミングした情報は失われてしまう。その
後、信号FCLRn が“Ｈ”に戻ってもノードFCt 、FCc は
変化しない。
【００３７】その後、リダンダンシデータとして“Ｈ”
を書き込む（フューズ素子21が切られている場合と同様
な状態にする）には、書き換え制御信号RDATc を“Ｌ”
のままにしておくと、ノードFCt は“Ｈ”のままであ
り、ノードFCc は“Ｌ”のままである。
【００３８】これに対して、リダンダンシデータとして
“Ｌ”を書き込む（フューズ素子21が切られていない場
合と同様な状態にする）には、書き換え制御信号RDATc
を“Ｈ”にすると、NMOSトランジスタ29がオンする。こ
の時、PMOSトランジスタ24とNMOSトランジスタ29の両方
がオンし、これらの駆動能力のバランスによってノード
FCt の電位が決まるが、NMOSトランジスタ29の駆動能力
が強くなるように設計しておく。これにより、この時、
ノードFCt が“Ｌ”、ノードFCc が“Ｈ”になる。
【００３９】この後、信号RDATc が“Ｌ”になっても、
ノードFCt 、FCc の電位に変化はなく、一旦、このよう
に設定されると、電源が切られるか、上記のシーケンス
で再設定される以外はノードFCc 、FCt の値を変えるこ
とはできない。
【００４０】上記した第１の実施の形態のDRAMでは、具
体的には、DRAMの電源投入時にフューズ素子21からレジ
スタ15へ格納されたリダンダンシデータを、テスト時に
リダンダンシデータ書き換え回路17により書き換えるこ
とが可能になっている。このデータ書き換え回路17は、
１つのフューズ素子21に対して１つのNMOSトランジスタ
29を付加する構成であり、新たにリダンダンシ情報分の
レジスタを設けるより、回路のパターン面積をかなり削
減することができる。
【００４１】従来のDRAMの製造に際しては、ウエハー工
程でのプリ・ダイソートに際してリダンダンシデータを
取得するために、リダンダンシセルのテストと通常セル
のテストを個別に行っている。そして、取得したリダン
ダンシデータに基づいてフューズ素子21にプログラミン
グを行って不良セルの救済を行い、この後、ファイナル
・ダイソートを行って不良チップを選別する。
【００４２】これに対して、上記した第１の実施の形態
のDRAMでは、前記したようにテスト時にレジスタ15の値
を書き直すことが可能になっているので、リダンダンシ
セルのテストを個別にではなく、リダンダンシセル使用
状態でテストすることができ、テストカバレッジを向上
させることが可能になる。
【００４３】なお、テスト時にリダンダンシデータ書き
換え回路17により書き換えるために、DRAMチップに搭載
されたテスト回路、またはチップ外のテスト回路からの
信号により制御するようにしてもよい。この場合、チッ
プに搭載するテスト回路としては、自らテストパターン
を発生可能な組み込み式テスト回路、例えば外部からの
クロックのみで自動的にメモリ回路部をテストする組み
込み式テスト回路を用いることが可能である。
【００４４】また、本発明の半導体記憶装置は、上記し
た第１の実施の形態で説明したように、記憶すべきデー
タをプログラム可能であるとともに電気的に記憶データ
の書き換えが不可能な記憶素子にプログラミングしたデ
ータを後段回路に転送可能な転送手段内に、転送データ
の内容を選択的に変更可能な変更手段を備えている点で
も特徴を有する。上記した第１の実施の形態では、フュ
ーズ素子21の記憶データを転送する手段内に、フューズ
素子21の記憶データを保持するデータ保持手段（レジス
タ15）と、このレジスタ15の保持データを破壊して別の
データに変更する書き換え回路17をさらに具備してい
る。
【００４５】したがって、電気的に記憶データの書き換
えが不可能な記憶素子のデータ（例えばリダンダンシデ
ータ）に関係なく、必要に応じて（例えばリダンダンシ
に関するテストに際して）別のデータを後段回路に転送
することが可能になり、後段回路に対する入力状態に柔
軟性を持たせることができる。
【００４６】なお、前記記憶素子のデータを後段回路に
転送可能な転送手段内に備える変更手段としては、フュ
ーズ素子21のデータの転送を無効（データを非破壊状
態）にして別のデータに変更するようにすることも可能
であり、この場合にも上記と同様の効果が得られる。
【００４７】次に、通常、図２（ａ）の回路（フューズ
セット）を複数組設け、アドレス信号によりフューズセ
ット毎に選択して書き換え可能にする場合について、１
組のフューズセットを代表的に取り出して図３（ａ）に
示す。
【００４８】図３（ａ）の回路は、図２（ａ）を参照し
て前述した回路と比べて、（１）前記信号FCLRn の反転
信号である入力信号FCLRp とフューズセットのアドレス
を表わす例えば３ビットの信号FSAt[0:2] が入力するナ
ンド回路NANDが付加され、その出力信号が前記信号FCLR
n に代えてトランジスタ22,25 のゲートに入力する点、
（２）前記信号RDATと前記信号FSAt[0:2] が入力するア
ンド回路AND が付加され、その出力信号が前記信号RDAT
に代えてトランジスタ29のゲートに入力する点が異な
り、その他は同じであるので同じ符号を付している。
【００４９】図３（ｂ）は、図３（ａ）の回路の電源投
入時におけるレジスタ15へのデータ格納動作（Ａ点より
前）、レジスタ15へのリダンダンシデータ書き込み動作
（Ａ点より後）について、２組のフューズセットを代表
的に取り出して示す。ここで、第１のフューズセット[1
11] のアドレス信号FSAt[0:2] をFSAt[*] で表わし、第
２のフューズセット[000] のアドレス信号FSAt[0:2] を
FSAc[*] で表わす。
【００５０】まず、電源投入時は、プリチャージ制御信
号FCLRp が“Ｌ”から“Ｈ”になる。この電源投入時に
は、信号FSAt[*] およびFSAc[*] の各ビットとしてそれ
ぞれ“Ｈ”が入力する。したがって、各組のフューズセ
ット[111] 、[000] において、ナンド回路NANDの出力信
号が“Ｌ”になり、PMOSトランジスタ22をオンさせてノ
ードFCt を“Ｈ”にプリチャージする。これによりNMOS
トランジスタ28がオンし、レジスタ出力ノードFCc が
“Ｌ”にプリチャージされる。この後、前記信号FCLRp
が“Ｌ”に戻っても、ノードFCt 、FCc の電位は変化し
ない。
【００５１】その後、フューズセット信号FSETp が
“Ｌ”から“Ｈ”になることによりNMOSトランジスタ23
がオンする。この時、PMOSトランジスタ24とNMOSトラン
ジスタ23の両方がオンし、これらの駆動能力のバランス
によってノードFCt の電位が決まるが、NMOSトランジス
タ23の駆動能力が強くなるように設計しておく。
【００５２】これにより、この時、フューズ素子21が切
られている場合には、ノードFCt が“Ｈ”のままであ
り、レジスタ出力ノードFCc が“Ｌ”のままである。こ
れに対して、フューズ素子21が切られていない場合に
は、ノードFCt が“Ｌ”になり、これによりPMOSトラン
ジスタ27がオンし、レジスタノードFCc が“Ｈ”にな
る。後段では、上記フューズ素子21が切られている状態
を“Ｈ”として扱うものとすれば、上記ノードFCc の反
転論理を信号として使用する。
【００５３】この後、前記信号FSETp が“Ｌ”になって
も、ノードFCt 、FCc の電位は変化しない。一旦、この
ように設定されると、電源が切られるか、次のリダンダ
ンシデータ書き込み動作を行う以外にノードFCt 、FCc
の論理値を変える方法はない。なお、上記電源投入時に
おけるレジスタ15へのデータ格納動作の間は、書き換え
制御信号RDATc は“Ｌ”であり、アンド回路AND の出力
信号は“Ｌ”である。
【００５４】一方、レジスタ15へのリダンダンシデータ
書き込み時は、プリチャージ制御信号FCLRp が“Ｌ”か
ら“Ｈ”になる。この時、第２のフューズセット[000]
は信号FSAc[*] によって選択されず、リダンダンシデー
タ書き込み動作前のデータを保持し続ける。
【００５５】これに対して、第１のフューズセット[11
1] は信号FSAt[*] により選択され、リダンダンシデー
タ書き込み動作を行う。即ち、第１のフューズセット[1
11] において、ナンド回路NANDの出力信号が“Ｌ”にな
り、ノードFCt を“Ｈ”、ノードFCc を“Ｌ”にプリチ
ャージする。その時点で、フューズ素子21にプログラミ
ングした情報は失われてしまう。その後、信号FCLRp が
“Ｌ”に戻ってもノードFCt 、FCc は変化しない。
【００５６】その後、リダンダンシデータとして“Ｈ”
を書き込む（フューズ素子21が切られている場合と同様
な状態にする）には、書き換え制御信号RDATc を“Ｌ”
のままにしておくと、アンド回路AND の出力信号は
“Ｌ”のままであり、ノードFCtは“Ｈ”のままであ
り、ノードFCc は“Ｌ”のままである。
【００５７】これに対して、リダンダンシデータとして
“Ｌ”を書き込む（フューズ素子21が切られていない場
合と同様な状態にする）には、書き換え制御信号RDATc
を“Ｈ”にすると、アンド回路AND の出力信号は“Ｈ”
になり、NMOSトランジスタ29がオンする。この時、PMOS
トランジスタ24とNMOSトランジスタ29の両方がオンし、
これらの駆動能力のバランスによってノードFCt の電位
が決まるが、NMOSトランジスタ29の駆動能力が強くなる
ように設計しておく。これにより、この時、ノードFCt
が“Ｌ”、ノードFCc が“Ｈ”になる。
【００５８】この後、信号RDATc が“Ｌ”になっても、
ノードFCt 、FCc の電位に変化はなく、一旦、このよう
に設定されると、電源が切られるか、上記のシーケンス
で再設定される以外はノードFCc 、FCt の値を変えるこ
とはできない。
【００５９】＜第１の実施の形態の変形例＞図４は、図
１のDRAMの変形例を概略的に示している。
【００６０】図３において、11〜17は図１中と同様のも
のである。リダンダンシデータ読み出し回路31は、レジ
スタ15に格納されたデータを読み出し、リダンダンシデ
ータ出力として外部端子（例えばパッド）32に出力する
ものである。なお、レジスタ15から読み出したリダンダ
ンシデータを外部に出力する方法は様々あり、通常のデ
ータ線を介してリダンダンシデータを出力することもで
きる。
【００６１】このようにレジスタ15の値を読み出すこと
により、テスト時のリダンダンシ状態を確認できるとと
もに、救済データを読み出せるようになる。
【００６２】＜第２の実施の形態＞図５は、本発明の半
導体メモリの第２の実施の形態に係るDRAMの一部を概略
的に示している。図５において、11〜17、31、32は、図
４中と同様のものである。58はアドレスマルチプレク
サ、59はデータマルチプレクサであり、それぞれテスト
モード信号により制御される。
【００６３】上記アドレスマルチプレクサ58は、テスト
モード信号が非活性状態の通常モード時には外部入力ア
ドレスを選択してリダンダンシ判定回路14に供給し、テ
ストモード時に前記テストモード信号が活性化される
と、BIST回路51からのアドレスを選択してリダンダンシ
判定回路14に供給する。
【００６４】前記データマルチプレクサ59は、テストモ
ード信号が非活性状態の通常モード時には内部データを
選択してメモリ回路部に供給し、テストモード時に前記
テストモード信号が活性化されると、BIST回路51からの
テストデータを選択してメモリ回路部に供給する。
【００６５】図５中のBIST回路51は、シーケンサである
BIST制御回路52、メモリ回路部への入力データ（データ
パターン）を発生するデータ発生回路53、メモリ回路部
への入力アドレスを発生するアドレス発生回路54、アド
レス発生回路54より期待値を作り出す期待値発生回路5
5、期待値発生回路55の出力とメモリ回路部からのデー
タ出力を比較し、データ出力の良否（パス／フェイル）
を判定するデータ比較回路56、データ比較回路56の結果
がフェイル時にリダンダンシの割り付けを行うリダンダ
ンシ割り付け判定回路57からなる。
【００６６】上記リダンダンシ割り付け判定回路57は、
メモリ回路部内のリダンダンシ置き換え回路17を通して
リダンダンシ情報格納用のレジスタ15を直接に制御する
ことができる。
【００６７】次に、上記BIST回路51の動作を説明する。
まず、リダンダンシ救済単位にアドレスを変化させ、不
良がなくなるよう救済し、その救済情報をレジスタ15に
入力し、救済された状態で再び上記アドレスに対してテ
ストを行い、不良がなくなるまでテストをして救済する
動作を続ける。そして、不良がなくなった時点で次の救
済単位のアドレスを変化させ、前記と同様に救済しつつ
テストを続け、最後の救済単位の救済動作を終えたら、
パス信号Passを出力する、また、途中で、救済セルを使
い尽くしてしまったら、フェイル信号Failを出力してテ
スト動作を終了するシーケンス動作を行わせることによ
り、リダンダンシセルに個別にテストする必要がなく、
救済情報取得および置き換えを簡易なロジックのBIST回
路で実現することができる。
【００６８】次に、図５のDRAMに対するテスト方法につ
いて図６を参照して説明する。
【００６９】BIST回路51は、リダンダンシセルを使用し
てテストを行う際、テストがパスするまでリダンダンシ
情報を書き換えつつテストを行うので、テスト終了時の
リダンダンシ情報はレジスタ15に格納されていることに
なる。BIST回路51によるテスト終了後、プログラムモー
ドに入り、レジスタ15の情報（リダンダンシデータ）を
外部に読み出し、その情報に基づいて、置き換えデータ
プログラミング手段を用いてリダンダンシデータ記憶素
子16をプログラミングする。このプログラムモードで
は、レジスタ15の内容をスキャン方式によりシリアルに
読み出すことにより回路を簡略化することができ、余分
なパターン面積を必要としなくなる。
【００７０】上記した第２の実施の形態のDRAMによれ
ば、BIST回路51は、BIST制御回路52、データ発生回路5
3、アドレス発生回路54、期待値発生回路55、データ比
較回路56、リダンダンシ割り付け判定回路57からなり、
外部からのクロックのみで自動的にメモリ回路部をテス
トすることができる。この際、リダンダンシ割り付け判
定回路57の出力によりリダンダンシデータ書き換え回路
17を制御してメモリ回路部のレジスタ15を直接に制御す
ることにより、BIST回路51がリダンダンシデータを保存
するレジスタを新たに設ける必要がなく、メモリ回路部
の既存のレジスタ15を流用することが可能になり、チッ
プ上のBIST回路51のエリア（パターン面積）を大幅に削
減することができる。
【００７１】また、リダンダンシを実使用に近い状態で
テストできるので、テストカバレッジを向上させること
ができる。また、リダンダンシだけの個別テストを行
い、不良アドレスを記憶する必要がなく、通常セルに置
き換えてアクセスするので、リダンダンシセルも含めた
テストを単純化でき、BIST回路51を簡略化することがで
きる。
【００７２】＜第３の実施の形態＞図７は、本発明の半
導体メモリの第３の実施の形態に係るDRAMにおけるテス
ト動作のシーケンスの一例を示すフローチャートであ
る。なお、このDRAMは、Ｘ，Ｙの２次元のアドレス空間
を持っており、基本的な構成は図４を参照して前述した
DRAMと同様である。
【００７３】テストは、DRAMの２次元のアドレス空間の
先ずＸ方向にスキャンする方式で行う。まず、２次元の
アドレス空間のＹを固定し、Ｘを救済単位分変化させて
テストする。この時、まず、Ｙ不良の判定を行い、Ｙ不
良がなければＸ不良の判定を行い、Ｘ不良がなければＸ
救済単位をインクリメントし、次のＸの救済単位のテス
トに進む。
【００７４】上記過程において、Ｘのリダンダンシセル
での救済数を越えている時、Ｙのリダンダンシセルを使
用して救済を行う。その時、これまでに使用したＹの救
済セル数をカウントしており、このカウント値の判定を
行い、カウント値が救済不可能な数になった時は、即座
にフェイルフラグ（Fail Flag ）を立ててシーケンスを
中止（Test End）する。
【００７５】これに対して、Ｙのリダンダンシセルで救
済できる時は、Ｙに置き換えるようにＹの救済情報格納
用のレジスタにＹの不良アドレスを書き込んで救済した
状態で、もう一度同じＸの救済単位分をテストする。
【００７６】また、Ｘのリダンダンシセル数を越えてな
い時は、Ｘのリダンダンシセルで置き換えるようＸの救
済情報格納用のレジスタにＸの不良アドレスを書き込
む。その後、もう一度同じＸ救済単位をテストする。
【００７７】このようにして、ＸまたはＹのリダンダン
シセルを置き換えつつテストを行い、フェイルしなくな
ったら、Ｘ救済単位をインクリメントし、次のＸの救済
単位のテストに進む。
【００７８】これらの動作を繰り返し、全てのＸの救済
単位のテストを行ったら、Ｙアドレスをインクリメント
させて上記と同様のことを行う。全てのＹアドレスのテ
ストが終了したら、パスフラグ（Pass Flag ）を立てて
シーケンスを終了（Test End）する。
【００７９】図８は、図７のシーケンスを実行するため
のメモリ回路部の一部およびBIST回路の一部を示してい
る。
【００８０】図８中のメモリ回路部において、15X はＸ
リダンダンシデータ用のレジスタ、15Y はＹリダンダン
シデータ用のレジスタ、716 はＸリダンダンシデータ読
み出し回路、717 はＹリダンダンシデータ読み出し回
路、32は外部端子である。
【００８１】上記Ｘリダンダンシデータ用のレジスタ15
X は、Ｘリダンダンシアドレスレジスタ77、Ｘリダンダ
ンシ使用フラグレジスタ78、Ｘリダンダンシカウンタ79
を有する。
【００８２】前記Ｙリダンダンシデータ用のレジスタ15
Y は、リダンダンシアドレスレジスタ713 、Ｙリダンダ
ンシカウンタ714 を有する。
【００８３】BIST回路において、71はBIST回路の全ての
制御を司るシーケンサ（BIST制御回路）、72はＸアドレ
ス発生回路、56はデータ比較回路、57X はＸアドレスの
リダンダンシ割り付け判定回路、710 はＹアドレス発生
回路、57Y はＹアドレスのリダンダンシ割り付け判定回
路であり、リダンダンシデータ書換え回路は図示を省略
している。なお、上記リダンダンシ割り付け判定回路57
X 、57Y は、チップに対して１つあればよい。
【００８４】Ｘアドレス発生回路72は、シーケンサ71の
信号を受けてＸ方向のアドレスを発生するものであり、
Ｘ救済単位終了時にＸ救済単位終了信号（図示せず）
を、Ｘ救済単位のインクリメント終了時にＸ救済単位イ
ンクリメント終了信号（図示せず）をシーケンサ71に対
して出力する。
【００８５】Ｘアドレスレジスタ73は、Ｘアドレス発生
回路72で発生されたアドレスをデータ比較回路56でデー
タ比較が行われるまで保持しておくものである。Ｘ不良
アドレスレジスタ74は、救済単位内テスト中でフェイル
したロウアドレスを記憶しておくものである。Ｘ不良カ
ウンタ75は、Ｘ救済単位内テストの始まりでリセット
（Reset ）され、Ｘ救済単位内テスト中でのフェイルし
た数（不良数）をカウントするものであり、救済可能数
までしかカウントできないものである。このＸ不良カウ
ンタ75の出力が“０”であることを示すヌル信号Nullは
シーケンサ71に出力される。
【００８６】Ｘフェイル回路76は、前記データ比較回路
56からフェイル信号Failが送られてくると、Ｘ不良カウ
ンタ75をカウントアップする。また、不良時のＸアドレ
スの値をＸアドレスレジスタ73より参照し、Ｘ不良アド
レスレジスタ74に格納する。Ｙアドレス発生回路710
は、シーケンサ71の信号を受けてＹ方向のアドレスを発
生するものであり、Ｙ救済単位終了時にＹ救済単位終了
信号（図示せず）を、Ｙ救済単位のインクリメント終了
時にＹ救済単位インクリメント終了信号（図示せず）を
シーケンサ71に対して出力する。
【００８７】シーケンサ71は、Ｘ救済単位内テストが終
了した時にＸアドレス発生回路72から送られるＸ救済単
位内テスト終了信号を受けた時点で、Ｘ不良カウンタ75
の出力信号がNullであった場合は、次のシーケンスであ
る次のＸ救済単位のテストに進む。上記時点でＸ不良カ
ウンタ75の出力信号がNullでなかった場合は、リダンダ
ンシ置き換え動作を待ち、Ｘフェイル回路76またはＹフ
ェイル回路712 からのリダンダンシ置換え動作終了信号
を待ち、その信号を受けると、同じＸ救済単位のテスト
をし直す。
【００８８】Ｘフェイル回路76は、Ｘ救済単位内テスト
が終了した時にＸアドレス発生回路72から送られるＸ救
済単位内テスト終了信号を受けると、Ｘ不良カウンタ75
の値と前記Ｘリダンダンシデータ用のレジスタ15X 内の
Ｘリダンダンシカウンタ79の残りの値（使用できるＸの
スペア数を表わす）を比較する。
【００８９】この結果、Ｘリダンダンシカウンタ79の残
りの値がＸ不良カウンタ75の値以上なら、Ｘ置き換えと
して、Ｘ不良アドレスレジスタ74の値をＸ不良カウンタ
75の示す個数分だけ、前記Ｘリダンダンシデータ用のレ
ジスタ15X 内のＸリダンダンシアドレスレジスタ77に入
力する。
【００９０】これに対して、Ｘ不良カウンタ75の値がＸ
リダンダンシカウンタ79の残りの値（使用できるＸのス
ペア数）より大きければ、Ｙ不良と認定し、ＹＦ（Y Fa
il）信号を出力する。
【００９１】Ｙフェイル回路712 は、上記ＹＦ信号が入
力されると、現在テストしているＹアドレスをＹアドレ
スレジスタ711 より取得して、前記Ｙリダンダンシデー
タ用のレジスタ15Y 内のＹリダンダンシアドレスレジス
タ713 に書き込み、Ｙリダンダンシカウンタ714 をカウ
ントアップする。
【００９２】Ｙリダンダンシカウンタ713 の値が満杯状
態になったものがあると、それを表わすフル信号Fullは
フェイル停止信号Fail Stop として出力し、シーケンサ
71の動作を停止させる。上記信号Fail Stop は、後でパ
ッドを通して読み出される。
【００９３】救済が進行してテストパターンが最後まで
終了した時は、Ｙアドレス発生回路710 がインクリメン
ト終了信号（Pass終了信号）を出力し、このPass終了信
号信号も後でパッドを通して読み出される。
【００９４】テスト終了後、前記Ｘリダンダンシデータ
用のレジスタ15X およびＹリダンダンシデータ用のレジ
スタ15Y に書かれたアドレスをＸリダンダンシ読み出し
回路716 およびＹリダンダンシ読み出し回路717 を用い
て読み出し、この読み出し出力に基づいて、レーザー等
を使用してリダンダンシデータ記憶素子にプログラミン
グを行う。
【００９５】また、Ｘフェイル回路76およびＹフェイル
回路712 は、それぞれ対応してＸアドレス発生回路72お
よびＹアドレス発生回路710 のアドレスを参照し、操作
すべき（Ｘリダンダンシアドレスレジスタ77、Ｘリダン
ダンシカウンタ79）および（Ｙリダンダンシアドレスレ
ジスタ713 、Ｙリダンダンシカウンタ714 ）の位置を判
定する。
【００９６】
【発明の効果】上述したように本発明によれば、パター
ン面積の増加を最低限に抑えてリダンダンシ救済情報を
取得可能なBIST回路を実現でき、簡易なアルゴリズムを
使用してBIST回路自体の故障率を下げることが可能な半
導体記憶装置およびそのテスト方法を提供することがで
きる。
【００９７】また、本発明の半導体記憶装置によれば、
電気的に記憶データの書き換えが不可能な記憶素子のデ
ータに関係なく、必要に応じて別のデータを後段回路に
転送することが可能になり、後段回路に対する入力状態
に柔軟性を持たせることができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施の形態に係
るDRAMの一部を概略的に示すブロック図。
【図２】図１中のリダンダンシデータ記憶素子16、レジ
スタ15およびリダンダンシデータ書き換え回路17を取り
出して具体例を示す回路図およびその動作例を示すタイ
ミング波形図。
【図３】図１中のリダンダンシデータ記憶素子16、レジ
スタ15およびリダンダンシデータ書き換え回路17を取り
出して具体例を示す回路図およびその動作例を示すタイ
ミング波形図。
【図４】図１のDRAMの変形例を概略的に示すブロック
図。
【図５】本発明の半導体メモリの第２の実施の形態に係
るDRAMの一部を概略的に示すブロック図。
【図６】図５のDRAMに対するテスト方法を示すフローチ
ャート。
【図７】本発明の半導体メモリの第３の実施の形態に係
るDRAMにおけるテスト動作のシーケンスの一例を示すフ
ローチャート。
【図８】図７のシーケンスを実行するためのメモリ回路
部の一部およびBIST回路の一部を示すブロック図。
【符号の説明】
10…メモリ回路、 11…通常のセルアレイ、 12…冗長セルアレイ、 14…リダンダンシ判定回路、 15…レジスタ、 16…リダンダンシデータ記憶素子、 17…リダンダンシデータ書き換え回路。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 通常のメモリセルのアレイおよびリダン
    ダンシセルのアレイを有するメモリ回路と、 記憶すべきデータを外部からプログラム可能であるとと
    もに電気的に記憶データの書き換えが不可能な不揮発性
    素子からなるリダンダンシデータ記憶用の記憶素子と、 電源投入後に前記記憶素子のデータを格納するレジスタ
    と、 前記レジスタに格納されたデータと外部から入力される
    アドレスとを比較して前記リダンダンシセルを使用する
    か否かを決めるリダンダンシ判定回路と、 前記レジスタに前記記憶素子以外から別のリダンダンシ
    データを再入力可能であり、格納しているリダンダンシ
    データを書き換え可能なリダンダンシデータ書き換え回
    路とを具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記レジスタのデータを外部に読み出す
    リダンダンシデータ読み出し回路をさらに具備すること
    を特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記リダンダンシデータ書き換え回路
    は、当該半導体記憶装置のチップに搭載されたテスト回
    路、またはチップ外のテスト回路からの信号により制御
    されることを特徴とする請求項１または２記載の半導体
    記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置のチップ
    に搭載されるテスト回路は、自らテストパターンを発生
    可能な組み込み式テスト回路であることを特徴とする半
    導体記憶装置。
  5. 【請求項５】 前記組み込み式テスト回路は、 前記メモリ回路へ書き込むデータのパターンを発生する
    データ発生回路、前記メモリ回路のアドレスを指定する
    アドレスパターンを発生するアドレス発生回路、前記メ
    モリ回路の出力データに対する期待値データを発生する
    期待値発生回路、前記出力データと期待値データを比較
    するデータ比較回路、および、前記データ発生回路と前
    記アドレス発生回路の出力を受けて前記リダンダンシセ
    ルの割り付けを決めるリダンダンシ割り付け回路とを有
    し、前記リダンダンシ割り付け回路の出力により前記リ
    ダンダンシデータ書き換え回路を制御することを特徴と
    する請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記組み込み式テスト回路は、 リダンダンシ救済単位でアドレスを変化させて不良がな
    くなるよう救済セルを使って救済し、救済情報を前記リ
    ダンダンシデータ書き換え回路を使用して前記レジスタ
    に入力し、救済された状態で再び上記アドレスに対して
    テストを行い、不良がなくなるまでテストをして救済す
    る動作を続け、不良がなくなった時点で次のリダンダン
    シ救済単位のアドレスで同様に救済しつつテストを続
    け、最後のリダンダンシ救済単位のテストを終えた場合
    にはパス信号を出力し、また、前記パス信号を出力する
    前の途中で救済セルを使い尽くしてしまった場合にはフ
    ェイル信号を出力してテスト動作を終了するシーケンス
    を有することを特徴とする請求項５記載の半導体記憶装
    置。
  7. 【請求項７】 請求項４乃至６のいずれか１項に記載の
    半導体記憶装置において、Ｘ，Ｙの２次元のアドレス空
    間と２次元のリダンダンシセルを有し、当該半導体記憶
    装置のチップに搭載された組み込み式テスト回路は、 一方のアドレスＹを固定して、他方のアドレスＸを救済
    単位で変化させてテストを行い、Ｘのリダンダンシセル
    で救済できない場合にはＹのリダンダンシを使用し、Ｘ
    のリダンダンシセルで救済できた場合にはＸのリダンダ
    ンシセルで救済し、救済した状態で再び前記Ｘアドレス
    に対してテストを行い、不良がなくなるまでテストをし
    て救済する動作を続け、不良がなくなった時点で次の救
    済単位のＸアドレスを同様に救済しつつテストを続けて
    最終単位までテストをする一連のＸ方向テストを行い、
    次にＹ空間を変化させて前記Ｘ方向テストを行い、Ｙ方
    向の最終の救済単位単位までテストを行った場合にはパ
    ス信号を出力し、また、前記パス信号を出力する前の途
    中で救済セルを使い尽くしてしまった場合にはフェイル
    信号を出力してテスト動作を終了するシーケンスを有す
    ることを特徴とする半導体記憶装置。
  8. 【請求項８】 通常のメモリセルのアレイおよび救済用
    のリダンダンシセルのアレイを有する半導体記憶装置に
    搭載された組み込み式テスト回路により当該半導体記憶
    装置のテストを行う際、 リダンダンシ救済単位でアドレスを変化させて不良がな
    くなるよう救済セルを使って救済し、救済情報をレジス
    タに入力し、救済された状態で再び上記アドレスに対し
    てテストを行い、不良がなくなるまでテストをして救済
    する動作を続け、不良がなくなった時点で次のリダンダ
    ンシ救済単位のアドレスで同様に救済しつつテストを続
    けるシーケンスを実行するステップと、 最後のリダンダンシ救済単位のテストを終えた場合には
    パス信号を出力し、また、前記パス信号を出力する前の
    途中で救済セルを使い尽くしてしまった場合にはフェイ
    ル信号を出力してテスト動作を終了するステップとを具
    備することを特徴とする半導体記憶装置のテスト方法。
  9. 【請求項９】 Ｘ，Ｙの２次元のアドレス空間と２次元
    のリダンダンシセルを有し、当該半導体記憶装置のチッ
    プに搭載された組み込み式テスト回路により当該半導体
    記憶装置のテストを行う際、 一方のアドレスＹを固定して、他方のアドレスＸを救済
    単位で変化させてテストを行い、Ｘのリダンダンシセル
    で救済できない場合にはＹのリダンダンシを使用し、Ｘ
    のリダンダンシセルで救済できた場合にはＸのリダンダ
    ンシセルで救済し、救済した状態で再び前記Ｘアドレス
    に対してテストを行い、不良がなくなるまでテストをし
    て救済する動作を続け、不良がなくなった時点で次の救
    済単位のＸアドレスを同様に救済しつつテストを続けて
    最終単位までテストをする一連のＸ方向テストを行い、
    次にＹ空間を変化させて前記Ｘ方向テストを行い、Ｙ方
    向の最終の救済単位単位までテストを行った場合にはパ
    ス信号を出力し、また、前記パス信号を出力する前の途
    中で救済セルを使い尽くしてしまった場合にはフェイル
    信号を出力してテスト動作を終了するシーケンスを実行
    することを特徴とする半導体記憶装置のテスト方法。
  10. 【請求項１０】 記憶すべきデータをプログラム可能で
    あるとともに電気的に記憶データの書き換えが不可能な
    記憶素子と、 前記記憶素子の記憶データを後段回路に転送可能な転送
    手段と、 前記転送手段に含まれ、転送データの内容を選択的に変
    更可能な変更手段とを具備することを特徴とする半導体
    記憶装置。
  11. 【請求項１１】 前記転送手段は、前記記憶素子の記憶
    データを保持するデータ保持手段をさらに具備し、 前記変更手段は、前記データ保持手段の保持データを破
    壊して別のデータに変更することを特徴とする請求項１
    ０記載の半導体記憶装置。
  12. 【請求項１２】 前記変更手段は、前記記憶素子の記憶
    データの転送を無効にして別のデータに変更することを
    特徴とする請求項１０記載の半導体記憶装置。
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