WO2006090440A1

WO2006090440A1 - 記憶装置の試験方法、および記憶装置

Info

Publication number: WO2006090440A1
Application number: PCT/JP2005/002889
Authority: WO
Inventors: Katsutoshi Suito; Yoshichika Nakaya
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2005-02-23
Filing date: 2005-02-23
Publication date: 2006-08-31
Also published as: JPWO2006090440A1; JP4738405B2; US7352638B2; US20060242490A1

Abstract

　拡張セクタイネーブル信号ＲＳ＿ＳＥＬは、試験対象を通常セクタと冗長セクタとの間で切り替えるための試験対象制御信号である。冗長セクタの試験期間において、不良冗長セクタ信号ＲＳＥＣＦがハイレベルである（選択されている冗長セクタが、不良セクタである）場合に、強制信号ＦＭＡＴＣＨはハイレベルとされる。ハイレベルの強制信号ＦＭＡＴＣＨに応じて、一致信号ＭＡＴＣＨが強制的にハイレベルとされる。そして、不良セクタについては、ベリファイ動作がスキップされる。これにより、通常メモリブロックを識別するアドレス信号を冗長メモリブロックの識別用に利用することができる。

Description

明細書

記憶装置の試験方法、および記憶装置

技術分野

[0001] 本発明は、冗長構成を有する記憶装置の試験に関するものであり、特に、冗長救済に使用される前の冗長構成の試験に関するものである。

背景技術

[0002] 特許文献 1に開示されているメモリ回路では、冗長判定回路はテスト信号に応答して、冗長メモリ内のアドレスにかかわらず、冗長判定信号を一致状態にしてスペアセクタへのアクセスを可能にする。冗長メモリに冗長アドレスを書き込む前であっても、スペアセクタへのアクセスが可能となり、スペアセクタの試験を行うことができる。

[0003] 特許文献 1 :特開 2004 - 103143号公報（段落 0081他）

発明の開示

発明が解決しょうとする課題

[0004] 上記背景技術は、テスト信号の入力により、冗長アドレスの書き込み前にスペアセクタ（冗長セクタ）へのアクセスを可能とするものではある。

[0005] ここで、冗長セクタの試験はテスト信号を必要とするところ、上記背景技術には、テスト信号の供給に関しては何ら開示されておらず、テスト信号の供給が如何にして行なわれるかが不明である。

[0006] 外部のテスタ装置により試験を行う場合には、メモリ回路 (記憶装置）の外部よりテスト信号の供給が行われる。この場合には、記憶装置に、テスト信号を入力する専用の端子を備えなければならない。

[0007] 近年、記憶容量が大規模化 ·高集積化されてくるに及んで、ビルトインセルフテスト

(以下、 BISTと略記する）なる機能を備える記憶装置が提案されてきている。記憶装置の試験を内蔵の制御回路により自立的に行う自動診断機能を備えた記憶装置である。 BIST機能により試験を行う際には、外部よりテスト信号を受け付けることができず問題である。

[0008] また、 BIST機能を内蔵する場合、内蔵の制御回路にてテスト信号を生成する必要があるところ、上記背景技術では、テスト信号を生成する条件やタイミング等について何ら開示されていない。

課題を解決するための手段

[0009] 本発明は前記背景技術の少なくとも 1つの問題点を解消するためになされたものであり、通常アクセスのメモリ空間としてアドレス信号に応じた識別情報が割り当てられていない冗長メモリブロックに対しても、内蔵された自動試験機能により試験を行なうことが可能な記憶装置の試験方法、および記憶装置を提供することを目的とする。

[0010] 前記目的を達成するためになされた本発明の記憶装置の試験方法は、通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置の試験方法であって、通常メモリブロックおよびその内部を識別するアドレス信号を生成するステップと、冗長メモリブロックの試験の際、試験対象を冗長メモリブロックとする試験対象制御信号を出力するステップと、冗長メモリブロックを試験対象とするステップの後、アドレス信号に応じて、冗長メモリブロックおよびその内部を識別するステップとを有することを特徴とする。

[0011] 本発明の記憶装置の試験方法では、通常メモリブロックと冗長メモリブロックとを備える記憶装置について、内蔵された自動試験機能に応じて試験を行なう際、通常メモリブロックおよびその内部を識別するアドレス信号を生成し、冗長メモリブロックの試験の際、試験対象を冗長メモリブロックとする試験対象制御信号を出力することにより、アドレス信号に応じて冗長メモリブロックおよびその内部を識別する。

[0012] また、本発明の記憶装置は、通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置であって、通常メモリブロックおよびその内部を識別するアドレス信号を生成するアドレスシーケンサと、冗長メモリブロックの試験の際、アドレス信号を、冗長メモリブロックおよびその内部の識別に割り当てる試験対象制御信号を出力する試験対象制御部とを備えることを特徴とする。

[0013] 本発明の記憶装置では、通常メモリブロックと冗長メモリブロックとを備える記憶装置について、内蔵された自動試験機能に応じて試験を行なう際、アドレスシーケンサにより通常メモリブロックおよびその内部を識別するアドレス信号が生成され、冗長メモリブロックの試験の際、試験対象制御部により試験対象を冗長メモリブロックとする試験対象制御信号が出力される。

[0014] これにより、通常アクセスにおいては、メモリ空間を構成せず、通常メモリブロックを識別するアドレス信号は割り当てられない冗長メモリブロックに対して、冗長メモリブ口ックの試験の際には、試験対象制御信号により試験対象として冗長メモリブロックを選択すること力 Sできる。通常メモリブロックを識別するアドレス信号を冗長メモリブロックの識別用に利用することができる。冗長メモリブロックを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなぐ内蔵された自動試験機能により冗長メモリブロックの試験を実行することができる。

発明の効果

[0015] 本発明によれば、冗長メモリブロックの試験をする際、記憶装置の外部よりテスト信号等を入力する必要がなぐ専用の入力端子を備える必要がない。内蔵された自動試験機能により試験を行なうことが可能な記憶装置において、通常メモリブロックの試験に加えて冗長メモリブロックの試験を行なうことが可能となる。

図面の簡単な説明

[0016] [図 1]実施形態の記憶装置の回路ブロック図である。

[図 2]拡張セクタィネーブル信号出力部 20の回路例を示す図である。

[図 3]拡張セクタィネーブル信号出力部 20の動作波形図である。

[図 4]擬似正常信号出力部 21の回路図である。

[図 5]—致信号出力部 22の回路図である。

[図 6]データ比較回路 23の回路図である。

[図 7]実施形態の通常セクタの試験方法を示す動作フロー図である。

[図 8]実施形態の冗長セクタの試験方法を示す動作フロー図である。

符号の説明

[0017] 1 BIST制御回路

3 アドレスシーケンサ

4 メモリセルアレイ

5 CAM

6 ベリファイ回路 8 セクタ制御回路

20 拡張セクタィネーブル信号出力部

21 擬似正常信号出力部

22 一致信号出力部

23 データ比較回路

AD アドレス信号

BISTHANG 冗長不可信号

BMATCH データー致信号

BPATT データ期待値

FMATCH 強制信号

HANG 冗長救済不可信号

MAXSA 最終拡張セクタ報知信号

BIST— MODE モード信号

REP 置換情報

RSECF 不良冗長セクタ信号

LAST— SEC 最終セクタフラグ信号

RS— SEL 拡張セクタィネーブル信号

発明を実施するための最良の形態

[0018] 以下、本発明の記憶装置の試験方法、および記憶装置について具体化した実施形態を図 1乃至図 8に基づき図面を参照しつつ詳細に説明する。

[0019] 図 1に示す実施形態の回路ブロックは、 BIST機能が内蔵された記憶装置に関し、 BIST機能を奏する回路部分を中心に記載されており、通常のアクセス動作に関する回路部分にっレ、ては記載が省略されてレ、る。

[0020] BIST制御回路 1は、 BIST機能による自動試験を制御する制御回路である。 BIST 制御回路 1は、ノくィァス生成回路 2を制御するバイアス制御信号 BCTLを出力する。バイアス生成回路 2は、バイアス制御信号 BCTLに応じて、セレクタ 7に対して、所定のバイアス信号 BIASを出力する。セレクタ 7は、セレクタ制御信号 BSELに応じて、 CAM5およびセクタ制御回路 8に対して、バイアス信号 BIASを出力する。例えば、フローティングゲートにおける電荷の蓄積 ·放出に応じてデータを記憶する不揮発性記憶装置におレ、ては、 BIST制御回路 1による制御シーケンスに伴い、消去動作（データ 0から 1への遷移）やプログラム動作（データ 1から 0への遷移）に応じたバイアス信号 BIASが出力される。ここで、 CAM5は不揮発性メモリで構成されている。 BIST 機能においては、 BIST制御回路 1の構成に応じて、通常、複数のデータパターン（チェッカーパタン、リバースチヱッカーパタン等）の書き込み動作および書き込まれたデータの読み出し動作が行なわれる。データの書き込み動作（消去動作およびプログラム動作)や読み出し動作 (ベリファイ動作）に応じて、バイアス信号 BIASが制御されて出力される。

[0021] メモリセルアレイ 4は、通常セクタ（0)乃至通常セクタ（m)、および冗長セクタ（0)乃至冗長セクタ (n)を備える（m、 nは自然数)。各セクタ内には複数のメモリセルが備えられている。個々のセクタ内部のメモリセルは、アドレス信号 ADにより特定される。ァドレス信号 ADは、セクタアドレス、ロウアドレス、およびコラムアドレス等を備えている。また通常セクタ（0)乃至通常セクタ (m)からは、データ D (0)乃至 D (m)が出力され、ベリファイ回路 6に入力される。また冗長セクタ（0)乃至冗長セクタ (n)からは、データ RD (0)乃至 RD (n)が出力され、ベリファイ回路 6に入力される。

[0022] ベリファイ回路 6には、 BIST制御回路 1から出力されたデータ期待値 BPATTおよび強制信号 FMATCHが入力される。またべリファイ回路 6からは一致信号 MATC Hが出力され、 BIST制御回路 1へ入力される。

[0023] BIST機能による自動試験では、アドレス信号 ADは、 BIST制御回路 1からのァドレス制御信号 ADCに応じて、アドレスシーケンサ 3により生成される。

アドレスシーケンサ 3から出力されたアドレス信号 ADは、 CAM5およびセクタ制御回路 8に入力される。

[0024] ここで、アドレスシーケンサ 3が生成するアドレス信号 ADは、メモリセルアレイ 4のうち、通常のアクセス動作により外部からアクセス可能な通常セクタ（0)乃至通常セクタ (m)により構成されるメモリ空間を識別するアドレス信号である。冗長セクタ（0)乃至冗長セクタ (n)については、冗長救済により置換されていればアクセスは可能ではあるが、この場合は、通常セクタ（0)乃至通常セクタ (m)を特定するアドレス信号の入力に対してアクセス先が置換されるのであって、冗長セクタ（0)乃至冗長セクタ (n)を直接指示するアドレス信号の入力は不可能であることが一般的である。この場合、ァドレスシーケンサ 3も、外部から入力可能なアドレス信号の生成を行なう回路であり、直接冗長セクタ（0)乃至冗長セクタ (n)を特定するアドレス信号は生成されなレ、。

[0025] BIST制御回路 1からはアドレス制御信号 ADCが出力され、アドレスシーケンサ 3へ入力される。また BIST制御回路 1からは拡張セクタィネーブル信号 RS_SELが出力され、セクタ制御回路 8へ入力される。アドレスシーケンサ 3からは、最終セクタフラグ信号 LAST_SECおよびセクタアドレスインクリメント信号 INCSAが出力され、 BI ST制御回路 1へ入力される。

[0026] ベリファイ動作時において、メモリセルアレイ 4の各通常セクタから読み出されるデータ D (0)乃至 D (m)、冗長セクタから読み出されるデータ RD (0)乃至 RD (n)は、ベリファイ回路 6に入力される。読み出されるデータは kビットデータであるとする。また BIST制御回路 1から出力されるデータ期待値 BPATT (O)乃至 BPATT (k)もベリフアイ回路 6に入力される。ベリファイ回路 6には、データ比較回路 23 (図 6)が備えられる。データ D (O)乃至 D (m)、データ RD (O)乃至 RD (n)のうちからの一つのデータが順次選択されて、実データの読み出し結果データ DDとしてデータ比較回路 23 に入力される。そして選択された結果データ DD (0)乃至 DD (k) (kは I/Oの数）は、データ期待値 BPATT (O)乃至 BPATT (k)と比較され、両者が一致するか否かが判断される。そして両者が全て一致すると、データー致信号 BMATCHがハイレベルとされる。またデーター致信号 BMATCHがハイレベルとされることに応じて、一致信号出力部 22 (図 5)からは、ハイレベルの一致信号 MATCHが出力される。当該一致信号 MATCHは、 BIST制御回路 1に入力される。

[0027] 図 1の回路ブロックの動作を説明する。 BIST制御回路 1について説明する。 BIST 制御回路 1は、拡張セクタィネーブル信号出力部（図 2)および擬似正常信号出力部 (図 4)を備える。

[0028] 図 2は、拡張セクタィネーブル信号 RS_SELを出力する、拡張セクタィネーブル信号出力部 20の回路例である。拡張セクタィネーブル信号出力部 20は、拡張セクタィネーブル信号 RS SELを出力する。メモリ空間を構成せず、アドレス信号は割り当てられない冗長セクタは、拡張セクタィネーブル信号 RS—SELを用いることによって、当該冗長セクタの試験の際に試験対象として選択することが可能とされる。

[0029] アンドゲート A1および A2、ナンドゲート NA1および NA2、オアゲート〇1および O 2、ノアゲート N〇l、インバータゲート II乃至 13により論理部が構成されている。シフトレジスタ D1から出力される拡張セクタィネーブル信号 RS_SELは、インバータゲート 12で反転された上で、シフトレジスタ D1の D端子に入力される。

[0030] 拡張セクタィネーブル信号出力部 20から出力される拡張セクタィネーブル信号 RS _SELは、試験対象を通常セクタと冗長セクタとの間で切り替えるための試験対象制御信号である。拡張セクタィネーブル信号 RS_SELは、試験対象を冗長セクタとするときにハイレベルに遷移し、試験対象を通常セクタとするときにローレベルに遷移する。

[0031] 拡張セクタィネーブル信号出力部 20の動作を、図 3の動作波形を用いて説明する。メモリセルアレイ 4に、通常セクタが m個（通常セクタ（1)乃至 (m) )、冗長セクタが 2 個（冗長セクタ（1)、（2) )備えられている場合を用いて説明する。セクタアドレスインクリメント信号 INCSAは、選択されるセクタを切り替える信号である。セクタアドレスインクリメント信号 INCSAは、各セクタ内の最終アドレスのセルにアクセスされている期間においてハイレベルとされる。そして最終アドレスのセルへのアクセスが終了し、セクタアドレスインクリメント信号 INCSAがローレベルとされるときの立下りエッジにより、アクセス先のセクタが切り替えられる。

[0032] 通常セクタは、通常セクタ（1)から (m)まで順番に一つずつ選択され、試験が行われる。ナンドゲート NA2 (図 2)は、オアゲート〇1および 02の両方の出力信号がハイレベルの場合に、ローレベルのクロック信号 CLK2が出力される。オアゲート Olは、アンドゲート A1、A2の少なくとも何れか一方の出力信号がハイレベルの場合にハイレベル信号が出力される。通常セクタ最後のセクタである通常セクタ (m)が選択されると、最終セクタフラグ信号 LAST_SECはハイレベルとされる。最終セクタフラグ信号 LAST_SECのハイレベルへの遷移に応じて、アンドゲート A1の出力がハイレべノレとされ、オアゲート〇1の出力がハイレベルとされる。またこのときオアゲート 02の出力はハイレベルとされる。よってナンドゲート NA2の出力信号であるクロック信号 CL K2は、ローレベルへ遷移する（矢印 Yl)。

[0033] 最終セクタである通常セクタ（m)におレ、て、最終アドレスのセルアレイにアクセスされると、セクタアドレスインクリメント信号 INCSAがハイレベルへ遷移する。ノアゲート N〇lから出力されるクロック信号 CLK1は、クロック信号 CLK2がローレベルであり、セクタアドレスインクリメント信号 INCSAがハイレベルである場合に、ハイレベルとされる。よってセクタアドレスインクリメント信号 INCSAの立ち上がりに応じて、クロック信号 CLK1が立ち上がる（矢印 Y2)。そしてクロック信号 CLK1の立ち上がりに応じて、拡張セクタィネーブル信号 RS_SELの反転信号（ノヽィレベル）、シフトレジスタ D1に取り込まれる。

[0034] 次に、通常セクタ (m)の試験の終了に応じて、最終セクタフラグ信号 LAST_SEC が立ち下がり、クロック信号 CLK2が立ち上がる。そしてシフトレジスタ D1は、 CLK2 の立ち上がりに応じて、取り込んでいたハイレベルの信号を、拡張セクタィネーブル信号 RS— SELとして出力する。（矢印 Y3)。これにより、通常セクタの試験期間が終わり、冗長セクタの試験期間に移行される。

[0035] 期間 TR1、 TR2では冗長セクタ（1)、（2)の順番で試験が行われる。期間 TR2においては、最後の冗長セクタである冗長セクタ（2)の試験であるため、最後の冗長セクタの試験中である旨を報知する最終拡張セクタ報知信号 MAXS Aがハイレベルとされる。なお最終拡張セクタ報知信号 MAXSAは、 BIST制御回路 1内において生成される。そしてクロック信号 CLK1の立ち上がりに応じて、拡張セクタィネーブル信号 RS— SELの反転信号（ローレベル）、シフトレジスタ D1に取り込まれる（矢印 Y4 )。次に冗長セクタ（2)の試験の終了に応じて、最終拡張セクタ報知信号 MAXSAが立ち下がり、クロック信号 CLK2が立ち上がる。そしてシフトレジスタ D1 (図 2)は、クロック信号 CLK2の立ち上がりに応じて、取り込んでいたローレベルの信号を、拡張セクタイネ一ブル信号 RS_SELとして出力する。（矢印 Y5)。

[0036] 拡張セクタィネーブル信号出力部 20の効果を説明する。拡張セクタィネーブル信号 RS_SELは、 CAM5、セクタ制御回路 8に入力される。そして拡張セクタイネーブル信号 RS_SELがハイレベルの期間中は、冗長セクタの試験であること力 CAM 5 およびセクタ制御回路 8に報知される。よってセクタ制御回路 8は、拡張セクタイネ一ブル信号 RS— SELがハイレベルの期間中は、冗長セクタへのアクセスを有効とする。よって通常セクタを識別するアドレス信号 ADを、冗長セクタの識別用に利用することができる。すなわち通常アクセスにおいては、メモリ空間を構成せず、通常セクタを識別するアドレス信号は割り当てられない冗長セクタに対して、冗長セクタの試験の際には、拡張セクタィネーブル信号 RS_SELにより、試験対象として冗長セクタを選択すること力 Sできる。よって冗長セクタを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなぐ内蔵された自動試験機能により冗長セクタの試験を実行することができる。そして専用の入力端子を備える必要がなくなる。冗長セクタを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなぐ内蔵された自動試験機能により冗長セクタの試験を実行することができる。

[0037] BIST制御回路 1に備えられる擬似正常信号出力部 21 (図 4)を説明する。擬似正常信号出力部 21を構成するアンドゲート A3には、拡張セクタィネーブル信号 RS— SELおよび不良冗長セクタ信号 RSECFが入力される。不良冗長セクタ信号 RSEC Fは、試験結果が不良である冗長セクタを識別する識別情報である。拡張セクタイネ一ブル信号 RS— SELがハイレベルである期間（すなわち冗長セクタの試験期間）において、不良冗長セクタ信号 RSECFがハイレベルである（選択されている冗長セクタカ不良セクタである）場合に、強制信号 FMATCHはハイレベルとされる。

[0038] ベリファイ回路 6に備えられる、一致信号出力部 22 (図 5)およびデータ比較回路 2 3 (図 6)について説明する。図 5は、読み出されたデータとデータ期待値とがー致したときにハイレベルとされる一致信号 MATCHを出力する一致信号出力部 22の回路例である。ナンドゲート NA3乃至 NA5、オアゲート 03、ノアゲート N01、インバータゲート 14により論理部が構成されている。通常モード一致信号 MATCHUは、 BIS Tモード以外の通常時の動作時にぉレ、て、データ比較結果を示す信号である。

[0039] 一致信号出力部 22の動作を説明する。モード信号 BIST_M〇DEは、 BISTモード期間中においてはハイレベルとされ、ナンドゲート NA3の出力はハイレベルに固定される。よって通常モード一致信号 MATCHUは、 BISTモード期間中においては、ナンドゲート NA3によってマスクされる。データー致信号 BMATCHは、 BISTモード期間中において、後述するように、実データの読み出し結果データ DDとデータ期待値 BPATTとが一致したときに、ハイレベルとされる。強制信号 FMATCHは、拡張セクタイネ一ブル信号 RS—SELがハイレベルである期間（すなわち冗長セクタの試験期間）において、選択されている冗長セクタが、不良セクタである場合にハイレベルとされる。

[0040] オアゲート〇3の出力は、データー致信号 BMATCHまたは強制信号 FMATCH の少なくとも一方がハイレベルのときに、ハイレベルとされる。 BISTモード中は、ナンドゲート NA4には、常にハイレベルのモード信号 BIST_MODEが入力されるため、ナンドゲート NA4はインバータの動作を行う。よって、ナンドゲート NA5の出力である一致信号 MATCHは、データー致信号 BMATCHまたは強制信号 FMATCHの少なくとも一方がハイレベルのときに、ハイレベルとされる。

[0041] 図 6は、データー致信号 BMATCHを出力するデータ比較回路 23の回路例である。データー致信号 BMATCHは、 BISTモード期間中において、データ期待値 BPA TTと実データの読み出し結果データ DD (0)乃至 DD (k) (kは I/Oの数）の比較により、両者が一致することを報知する信号である。ェクスクルーシブオアゲート EX0乃至 EXk、インバータゲート 15、ノアゲート N〇4により論理部が構成されている。モード信号 BIST— MODEは、インバータゲート 15を介してノアゲート N〇4へ入力される。同様に、結果データ DD (0)乃至 DD (k)、およびデータ期待値 BPATT (O)乃至 BP ATT (k)は、ェクスクルーシブオアゲート EX0乃至 EXkを介してノアゲート N04へ入力される。データー致信号 BMATCHは、 BISTモード中（モード信号 BIST— MOD Eがハイレベル）において、結果データ DD (0)乃至 DD (k)の各々が、データ期待値 BPATT (0)乃至 BPATT (k)に全て一致したときにハイレベルとされる。

[0042] 本発明の実施形態における冗長設定方法を、図 7、 8のフロー図を用いて説明する。 BIST機能においては、通常、複数のデータパタンについて、書き込み動作（消去動作およびプログラム動作）および書き込まれたデータの読み出し動作 (ベリファイ動作）が行なわれる。ここで、一つのデータパタンにつき、通常セクタの書き込み '冗長セクタの書き込み動作が行われ、その後、通常セクタの読み出し '冗長セクタの読み出し動作が行われる。そして書き込み動作および読み出し動作は、各テストパタンごとに行われる。また書き込み動作は一回では行われず、不揮発性記憶装置の種類や各種スペックに応じて、規定回数に分けて行われる。書き込み ·読み出し動作において、通常セクタが選択される場合のフローを図 7に、冗長セクタが選択される場合のフローを図 8にそれぞれ示す。本実施形態では、通常セクタの試験に引き続き、冗長セクタの試験が行なわれる場合を説明する。

[0043] 通常セクタが選択される場合のフロー（図 7)を説明する。ここでは、所定のデータパターンを書き込む書き込み試験を行う場合を説明する。 BISTモード期間中であるため、モード信号 BIST_MODEは、ハイレベルとされている。まず、通常セクタのベリフアイ動作が開始される（S2)。ベリファイ動作の結果、読み出された結果データ DD (0)乃至 DD (k)が、データ期待値 BPATT (0)乃至 BPATT (k)に一致するか否かが、ベリファイ回路 6に備えられるデータ比較回路 23で判断される（S4)。そして一致する場合には、データー致信号 BMATCHがハイレベルとされる。データー致信号 B MATCHがハイレベルとされると、一致信号出力部 22 (図 5)から出力される一致信号 MATCHは" (ノヽィレベル）とされる（S4 :T)。よって S5へ進み、通常セクタ内の試験対象となる全てのセルアレイについて試験が終了したか否かの判断が行われる

[0044] —方、読み出されたデータ DDとデータ期待値 BPATTとが完全に一致しないと判断されれば（S4： F)、データの書き込み回数が規定値に達してレ、るか否かが判断される（S6)。書き込み回数が規定値に達していなければ（S6 : F)、書き込み動作を再度行った上で（S7)、ベリファイ動作へ戻る（S2)。書き込み回数が規定値に達していれば（S6 :T)、当該セクタは書き込み不良セクタであると判断され、冗長救済を行う必要が生じる。

[0045] まず、冗長救済用にまだ使用されていない冗長セクタが残っているか否かが判断される（S8)。このとき、 CAM5から BIST制御回路 1へ入力される冗長不可信号 BIST HANGがハイレベルである場合には、冗長が使い切られていることを意味し、もはや冗長救済をすることができない（S8 : F)。よって、 BISTの結果が不良となったことを、冗長救済不可信号 HANGによって、 BIST制御回路 1から CAM5へ報知する。そして BISTの結果が不良である旨の情報は CAM5へ格納され（S 11)、また、 CAM5を介して半導体装置の外部へエラー出力される（S12)。

[0046] また CAM5から BIST制御回路 1へ入力される冗長不可信号 BISTHANGがローレベルである場合には、冗長が使い切られていないことを意味し、冗長救済が可能である（S8 :T)。よって置換情報 REPを CAM5へ格納することで、不良セクタと冗長セクタとの置き換えが行われる（S9)。そしてセクタ更新（S10)が行われた上で、ベリフアイ動作（S2)へ戻る。

[0047] S5では、 1つの通常セクタ内の試験対象となる全てのセルアレイについて試験が終了したか否かの判断が行われる。全セルアレイについて試験が終了していない場合には、アドレスが更新（S14)された上でベリファイ動作（S2)へ戻る。全セルアレイにっレ、て試験が終了してレ、る場合には、メモリセルアレイ 4内の全セクタにつレ、て試験が終了したか否かの判断が行われる（S15)。全セクタの試験が終了していない場合には、セクタが更新（S 16)された上でベリファイ動作（S2)へ戻る。全セクタの試験が終了している場合（S15 :T)には、通常セクタにおける試験が終了される（S17)。そして引き続き、冗長セクタの読み出しが行われる（図 8)。

[0048] 冗長セクタが選択される場合のフローを図 8を用いて説明する。拡張セクタイネーブル信号 RS— SEL= 1とされ (S20)、試験対象が通常セクタから、冗長セクタへと切り替えられる。これにより、通常アクセスにおいては、メモリ空間を構成せず、通常セクタを識別するアドレス信号は割り当てられない冗長セクタに対して、冗長セクタの試験の際には、拡張セクタイネ一ブル信号 RS— SELにより、試験対象として冗長セクタを選択すること力できる。

[0049] まず、現在選択されている冗長セクタが不良セクタであるか否力が、 CAM5に記憶されている冗長セクタ不良情報をもとにして判断される。ベリファイは複数のテストバタンについて行われるため、以前のテストパタンのベリファイ時において、不良セクタであると 1回判断されていれば、不良セクタのアドレス情報 ADが CAM5に記憶されている。そしてアドレスシーケンサ 3から CAM5へは、現在選択されている冗長セクタのアドレス情報 ADが入力されている。よって CAM5において、現在選択されている冗長セクタと、記憶されている不良セクタのアドレスとが一致するか否かが判断され、一致すると、現在選択されている冗長セクタは不良セクタであることが認識される。この場合、ハイレベルの不良冗長セクタ信号 RSECFによって、その旨が、 CAM5から BI ST制御回路 1に備えられる擬似正常信号出力部 21 (図 4)に報知される。

[0050] 擬似正常信号出力部 21 (図 4)は、ハイレベルの不良冗長セクタ信号 RSECFが入力されることに応じて、ハイレベルの強制信号 FMATCHを出力する。強制信号 FM ATCHがハイレベルである場合には（S21 :T)、ベリファイ回路 6に備えられる一致信号出力部 22 (図 5)から出力される一致信号 MATCHが強制的にハイレベルとされる（S22)。よって、ベリファイ動作（S2a)がスキップされる。すなわち不良セクタにっレ、ては、ベリファイ動作が行われなレ、ように制御される。

[0051] 一方、強制信号 FMATCHがローレベルである場合には（S21 : F)、選択されている冗長セクタは正常なセクタであるため、ベリファイ動作が行われる（S2a)。そしてべリファイ動作の結果、読み出されたデータ DDとデータ期待値 BPATTとが完全に一致しないと判断されれば（S4a： F)、データ書き込み回数が規定値に達しているか否かが判断される（S6a)。書き込み回数が規定値に達していなければ（S6a : F)、書き込み動作を再度行った上で（S7a)、ベリファイ動作へ戻る（S2a)。書き込み回数が規定値に達してレ、れば（S6a :T)、当該冗長セクタは不良セクタであると判断されることになる。

[0052] まず、今回不良セクタと判断された冗長セクタが、冗長救済用にすでに使用されてレ、るか否かが判断される（S24)。このとき、 CAM5から BIST制御回路 1へ入力される置換済情報 RSECREPがハイレベルである場合には、冗長救済に既に使われてレ、ることを意味する（S24 :T)。そしてもはや冗長救済をすることができない。よって、 BISTの結果が不良となったことを、冗長救済不可信号 HANGによって、 BIST制御回路 1から CAM5へ報知する。そして BISTの結果が不良である旨の情報は CAM5 へ格納され (Sl la)、また、 CAM5を介して半導体装置の外部へエラー出力される（ S12a)。

[0053] また CAM5から BIST制御回路 1へ入力される置換済情報 RSECREPがローレべルである場合には、今試験中の冗長セルは、まだ冗長救済に使われていないことを意味する（S24 : F)。よって不良冗長セクタ書込み信号 P_RSECFによって、冗長セクタ不良情報として不良セクタのアドレス信号 ADを格納することが行われる（S25)。そしてセクタ更新（S 10a)が行われた上で、強制信号 FMATCHの確認動作（S21) へ戻る。

[0054] S5aでは、 1つの冗長セクタ内の試験対象となる全てのセルアレイについて試験が終了したか否かの判断が行われる。全セルアレイについて試験が終了していない場合には、アドレスが更新（S14a)された上でベリファイ動作（S21)へ戻る。全セルァレィについて試験が終了している場合には、メモリセルアレイ 4内の全冗長セクタについて試験が終了したか否かの判断が行われる（S15a)。全冗長セクタの試験が終了してレ、なレ、場合には、セクタが更新（S16a)された上でベリファイ動作（S21)へ戻る。全セクタの試験が終了している場合（S15a :T)には、冗長セクタにおける試験が終了される（S26)。

[0055] これにより、図 8のフローに示すように、通常アクセスにおいては、メモリ空間を構成せず、通常セクタを識別するアドレス信号は割り当てられない冗長セクタに対して、冗長セクタの試験の際には、拡張セクタィネーブル信号 RS—SELにより試験対象として冗長セクタを選択することができる。よって、通常セクタを識別するアドレス信号 AD を冗長セクタの識別用に利用することができる。そして、冗長セクタにアクセスするための特別なコマンドの発行を行うこと等が不要となる。またこれにより、冗長セクタを試験する際、記憶装置の外部よりテスト信号を入力する等の制御を行なう必要はなぐ内蔵された自動試験機能により冗長セクタの試験を実行することができる。

[0056] またこれにより、複数のデータパターンについて BISTを行う場合において、不良セクタと一度認識された冗長セクタについては、以後のデータパターンについての試験をスキップすることができ、余計なストレス印加を避けられる。よって試験時間の時短効果を得ることが可能となる。

[0057] また不良である冗長セクタのアドレス等の不良情報を CAM等に保持することにより、ベリファイ時に不良セクタを認識することができる。そしてべリファイ時に、対象セクタが不良セクタであると認識された時は、強制的にベリファイが正常である旨の報知をさせることで、ベリファイ動作をスキップさせることができる。すなわち、アドレスシーケンサの制御の変更をすることなしに、不良セクタのベリファイ動作をスキップさせることができる。そして、冗長セクタにおいて不良セクタが検出される事態を防止できる。これにより、半導体装置の良品判定に影響しない冗長セクタでの不良発生に起因して、半導体装置全体が不良とみなされる事態を回避できる。よって、良品である半導体装置が不良品であると誤判断される事態を減少させることができ、歩留まり低下を防止すること力 S可能となる。そしてさらに、検出された不良セクタが冗長セクタのみであるか否かを判断した上で、冗長セクタのみであれば半導体装置全体が良品であると判定するような、複雑な判定が不要となる。

[0058] なお、拡張セクタィネーブル信号 RS_SELは試験対象制御信号の一例、通常セクタは通常メモリブロックの一例、冗長セクタは冗長メモリブロックの一例、

CAMは格納部の一例、最終セクタフラグ信号 LAST_SECは最終アドレス信号のそれぞれ一例である。

[0059] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもなレ、。本実施形態では、冗長セクタにおける不良セクタが検知された場合に、当該不良セクタについてベリフアイ動作力 Sスキップされるとした力これに限られない。通常セクタにおいて、不良セクタが検知された場合にも、当該不良セクタについてベリファイ動作をスキップするとしてもよレ、。余計なストレス印加を避けることができるため、さらに試験時間の時短効果を得ることが可能となる。

[0060] また本実施形態では、通常セクタの試験に引き続き、冗長セクタの試験が行なわれるとした力これに限られない。冗長セクタの試験に引き続き、通常セクタの試験が行なわれるとしてもよい。すなわち、まず図 8のフローを行い、冗長セクタに不良が検出された場合には、冗長セクタ不良情報を CAMに格納（S25)した上でフローを終了する（S26)。次に拡張セクタィネーブル信号 RS_SEL = 0として、通常セクタの試験フロー（図 7)を開始する。そして不良セクタが検出されると（S6 :T)、冗長救済用にまだ使用されていない冗長セクタが残っているか否かが判断される（S8)。このとき、冗長セクタ不良情報に基づき、不良である冗長セクタを冗長救済に用いないようにすること力 Sできる。これにより、冗長セクタの不良有無の確認後に、不良のない冗長セクタを選択的に冗長救済に用いることが可能となる。よって、冗長救済の成功確率をより高めることが可能となり、半導体装置の歩留まりを向上させることが可能となる。また本実施形態では、セクタ冗長といわれるセクタを冗長単位とする冗長救済について説明したが、これに限られない。コラム冗長といわれるビット線またはビット線群を冗長単位とするものを用いても良い。また、これらの冗長単位が適宜に組み合わされて、複数種類の冗長救済を行うことも考えられる。これにより、より少ない冗長セル数で、多くの不良ビットの救済をすることが可能とされる。

Claims

請求の範囲

[1] 通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置の試験方法であって、

前記通常メモリブロックおよびその内部を識別するアドレス信号を生成するステップと、

前記冗長メモリブロックの試験の際、試験対象を前記冗長メモリブロックとする試験対象制御信号を出力するステップと、

前記冗長メモリブロックを試験対象とするステップの後、前記アドレス信号に応じて、前記冗長メモリブロックおよびその内部を識別するステップと

を有することを特徴とする記憶装置の試験方法。

[2] 前記アドレス信号は、通常アクセスにおいて前記通常メモリブロックにより構成されるメモリ空間を識別する信号であることを特徴とする請求項 1に記載の記憶装置の試験方法。

[3] 前記冗長メモリブロックの試験の際、

試験結果が不良である前記冗長メモリブロックについては、前記アドレス信号に応じて識別される該冗長メモリブロックの識別情報を格納するステップ

を有することを特徴とする請求項 1に記載の記憶装置の試験方法。

[4] 前記冗長メモリブロックの試験の際、

前記冗長メモリブロックの識別情報が格納されている前記冗長メモリブロックについては、試験動作は行なわれず、擬似的に正常の試験結果を出力するステップを含むことを特徴とする請求項 3に記載の記憶装置の試験方法。

[5] 前記通常メモリブロックの試験の際、

前記アドレス信号に応じて、前記通常メモリブロックおよびその内部を識別するステップ

[6] 前記通常メモリブロックの試験の際、

試験結果が不良である前記通常メモリブロックについては、前記アドレス信号に応じて識別される該通常メモリブロックの識別情報を格納して前記冗長メモリブロックに置換する設定を行なうステップ

を有することを特徴とする請求項 5に記載の記憶装置の試験方法。

[7] 前記冗長メモリブロックの試験の際、

試験結果が不良である前記冗長メモリブロックについては、該冗長メモリブロックの識別情報を格納するステップを有し、

前記置換設定を行なうステップにおレ、て設定される前記冗長メモリブロックと、前記冗長メモリブロックの識別情報を格納するステップにおいて格納される前記識別情報の前記冗長メモリブロックとが一致する場合に、エラーを報知するステップ

を有することを特徴とする請求項 6に記載の記憶装置の試験方法。

[8] 前記通常メモリブロックの試験に引き続き、前記冗長メモリブロックの試験が行なわれる場合、

前記アドレス信号が、前記通常メモリブロックにおける最終試験対象を識別するアドレスから遷移することに応じて、前記冗長メモリブロックを試験対象とする試験対象制御信号を出力するステップ

[9] 前記通常メモリブロックの試験に先立ち、前記冗長メモリブロックの試験が行なわれる場合、

前記アドレス信号が、前記冗長メモリブロックにおける最終試験対象を識別するアドレスから遷移することに応じて、前記通常メモリブロックを試験対象とする試験対象制御信号を出力するステップ

[10] 前記通常メモリブロックの試験に引き続き、前記冗長メモリブロックの試験が行なわれる場合、

前記エラー報知のステップは、

前記置換設定を行なうステップにおレ、て設定された前記冗長メモリブロックが、前記冗長メモリブロックの試験において不良の試験結果を得ることに応じてエラーを報知することを特徴とする請求項 7に記載の記憶装置の試験方法。

[11] 前記通常メモリブロックの試験に先立ち、前記冗長メモリブロックの試験が行なわれる場合、

前記エラー報知のステップは、

前記冗長メモリブロックの識別情報を格納するステップにおいて格納された前記識別情報の前記冗長メモリブロックが、前記置換設定を行なうステップにおいて設定されることに応じてエラーを報知することを特徴とする請求項 7に記載の記憶装置の試験方法。

[12] 通常メモリブロックと冗長メモリブロックとを備え、内蔵された自動試験機能に応じて試験を行なう記憶装置であって、

前記通常メモリブロックおよびその内部を識別するアドレス信号を生成するアドレスシーケンサと、

前記冗長メモリブロックの試験の際、前記アドレス信号を、前記冗長メモリブロックおよびその内部の識別に割り当てる試験対象制御信号を出力する試験対象制御部とを備えることを特徴とする記憶装置。

[13] 試験結果が不良である前記冗長メモリブロックの識別情報を格納する格納部と、前記格納部に格納されてレ、る前記識別情報に応じて、該識別情報の前記冗長メモリブロックに対して、擬似的に正常の試験結果を出力する擬似正常信号出力部とを備えることを特徴とする請求項 12に記載の記憶装置。

[14] 前記通常メモリブロックの試験に引き続き、前記冗長メモリブロックの試験が行なわれる場合、

前記試験対象制御部は、前記アドレスシーケンサにより、前記アドレス信号が前記通常メモリブロックにおける最終アドレス信号力遷移することに応じて、前記冗長メモリブロックを試験対象とする前記試験対象制御信号を出力することを特徴とする請求項 12に記載の記憶装置。