JP2008186554A

JP2008186554A - チャージロス修復方法及び半導体記憶装置

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Publication number: JP2008186554A
Application number: JP2007021478A
Authority: JP
Inventors: Osamu Iioka; 修飯岡; Naoto Emi; 直人江見
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2008-08-14
Anticipated expiration: 2027-01-31
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Abstract

【課題】本発明は、チャージロス修復方法及び半導体記憶装置に関し、半導体記憶装置の出荷後でシステムへ組み込まれた状態であってもメモリセルのチャージロスを検出して修復可能とすることを目的とする。
【解決手段】電気的に書き込み及び消去が可能な不揮発性半導体記憶装置のメモリセルアレイ内でチャージロスの兆候のあるメモリセルを、読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルを用いて検出し、チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復するように構成する。
【選択図】図７

Description

本発明は、チャージロス修復方法及び半導体記憶装置に係り、特にメモリセルのチャージロスを検出して修復するチャージロス修復方法及び半導体記憶装置に関する。

フローティングゲートに電荷を蓄積することでデータを格納する構成のフラッシュメモリ等の不揮発性半導体記憶装置に対しては、出荷前にワード線若しくはビット線に高電圧を印加する電界加速、或いは、ベーキングによる高温加速を行い、チャージロス（電荷の抜け）を示すメモリセルをスクリーニング或いは冗長置換する試験を実施していた。つまり、電界加速或いは高温加速により、例えば不揮発性半導体記憶装置の動作保証期間を擬似した条件を作り出し、許容範囲外のチャージロスを示すメモリセルは、冗長メモリセルに置換していた。しかし、不揮発性半導体記憶装置の出荷後にシステムへ組み込まれた状態でチャージロスが発生した場合には、その修復を行うことは不可能であった。

図１は、従来の不揮発性半導体記憶装置における書き込みセルと消去セルと読み出し用リファレンスセルの閾値の関係を示す図である。図１中、縦軸はメモリセルを構成するトランジスタのドレイン・ソース電流Ｉｄｓ、横軸はゲート・ソース電圧Ｖｇｓを、夫々任意単位で示す。又、図２は、従来の不揮発性半導体記憶装置における書き込みセルと消去セルの閾値の分布を示す図である。図２中、縦軸はメモリセル数、横軸は閾値を、夫々任意単位で示す。メモリセルの特性として、図１において矢印で示すように、経時変化により書き込みセルは閾値低めの方向(チャージロス)へ移動する。

特許文献１には、チャージロス及びチャージゲインを検出する回路を備えた不揮発性半導体記憶装置が提案されている。
が記載されている。
特開２００２−７４９９９号公報

通常、メモリセルに対しては、経時変化を起こしても読み出し誤判定とならない閾値まで書き込みが実行されており、正常なメモリセルであれば問題とならない。又、読み出し誤判定となるメモリセルであれば、電界加速或いは高温加速によりスクリーニングできるので、出荷前に適宜冗長メモリセルに置換できる。しかし、電界加速或いは高温加速を行ってもスクリーニングされず、何らかの理由で出荷後に図２にＸ１で示す如き特性異常を示すメモリセルも存在する。このような特性異常を示すメモリセルは、書き込みセルの主分布を外れて読み出し誤判定領域まで閾値が変化するので、不良なメモリセルであるが、不揮発性半導体記憶装置の出荷後には冗長メモリセルに置換することができないという問題があった。

そこで、本発明は、半導体記憶装置の出荷後でシステムへ組み込まれた状態であってもメモリセルのチャージロスを検出して修復可能なチャージロス修復方法及び半導体記憶装置を提供することを目的とする。

上記の課題は、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置のメモリセルアレイ内でチャージロスの兆候のあるメモリセルを、読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルを用いて検出する検出ステップと、該チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復ステップとを含むことを特徴とするチャージロス修復方法によって達成できる。

上記の課題は、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置であって、複数のメモリセルからなるメモリセルアレイと、読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルと、該メモリセルアレイ内でチャージロスの兆候のあるメモリセルを、該読み出し用リファレンスセルと該チャージロス検出用リファレンスセルを用いて検出する検出手段と、該検出手段により該チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復手段とを備えたことを特徴とする不揮発性半導体記憶装置によって達成できる。

本発明によれば、半導体記憶装置の出荷後でシステムへ組み込まれた状態であってもメモリセルのチャージロスを検出して修復可能なチャージロス修復方法及び半導体記憶装置を実現することができる。

本発明では、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置内のメモリセルのうち、チャージロスの兆候のあるメモリセルを、読み出し用リファレンスセルとそれより高い閾値を有する書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルを用いて検出し、チャージロスの兆候のあるメモリセルを修復する。

チャージロスの兆候のあるメモリセルは、複数のアドレスから同時に読み出しを行う際に検出しても良い。又、同時に読み出したデータをシリアルに出力すると同時に、チャージロスの兆候が検出されたメモリセルに対して追加書き込みを行うことでチャージロスを修復するようにしても良い。

チャージロスの兆候のあるメモリセルの検出は、セクタ消去の対象外の領域に対して行うようにしても良い。又、チャージロスの検出時に生成された内部アドレスに対してチャージロス検出時のデータを書き込むことでチャージロスを修復するようにしても良い。

本発明のチャージロス修復方法及び半導体記憶装置によれば、不揮発性半導体記憶装置の出荷後でシステムへ組み込まれた状態であってもメモリセルのチャージロスを検出して修復可能である。

以下に、本発明のチャージロス修復方法及び半導体記憶装置の各実施例を、図３以降と共に説明する。各実施例では、説明の便宜上、本発明が電気的に書き込み及び消去が可能な不揮発性半導体記憶装置に適用されているものとする。不揮発性半導体記憶装置は、読み出し用リファレンスセル及び書き込みベリファイ用リファレンスセルに加え、チャージロス検出用リファレンスセルを有する点に特徴がある。消去ベリファイ用リファレンスセルを更に有する構成としても良いことは言うまでもない。

図３は、３種類のリファレンスセルの閾値の関係を示す図である。図３中、縦軸はメモリセルを構成するトランジスタのドレイン・ソース電流Ｉｄｓ、横軸はゲート・ソース電圧Ｖｇｓを、夫々任意単位で示す。チャージロス検出用リファレンスセルの閾値を、読み出し用リファレンスセルの閾値と書き込みベリファイ用リファレンスセルの閾値の間に設定し、且つ、読み出し判定は正常に実行可能な閾値に設定することにより、チャージロス検出用リファレンスセルをチャージロスの兆候を検出するために使用する。

図３及び後述する図４において、Ａはメモリセルからの読み出しデータが正しく判定される読み出し判定安全領域を示し、Ｂはメモリセルからの読み出しデータが現状では正しく判定されるが将来誤判定される可能性のある読み出し判定危険領域を示し、Ｃはメモリセルからの読み出しデータが誤判定されてしまう読み出し誤判定領域を示す。

図４は、図３の３種類のリファレンスセルの閾値をメモリセルの閾値の分布に重ね合わせて示す図である。図４中、縦軸はメモリセル数、横軸は閾値を、夫々任意単位で示す。特性異常であるメモリセルは、経時劣化によりメモリセルの閾値の主分布を外れて徐々に読み出し誤判定領域Ｃまで近づく。従って、読み出し誤判定領域Ｃに入る前にその特異的なメモリセルを検出して修復すれば、読み出し誤判定を未然に防止することが可能となる。

図５は、第１実施例におけるチャージロスの検出方法を説明するためのリファレンスセル部及びセンスアンプ部の要部を示す回路図である。図５では、リファレンスセル部内の書き込みベリファイ用リファレンスセル及び消去ベリファイ用リファレンスセルは、書き込み及び消去時に使用され、読み出し時には使用されないので、その図示は省略するが、メモリセルに対して基本的には読み出し時に用いられるリファレンスセルと同様に接続されている。センスアンプ部内の２入力である読み出し用センスアンプ２１及びチャージロス検出用センスアンプ２３の一方の入力は、メモリセル１０に接続されている。読み出し用センスアンプ２１の他方の入力は、専用に設けられた読み出し用リファレンスセル１１に接続されている。チャージロス検出用センスアンプ２３の他方の入力は、専用に設けられたチャージロス検出用リファレンスセル１３に接続されている。メモリセル１０の読み出しデータ判定時に、チャージロス判定回路部分を動作させることにより、余分な時間を使用することなく、読み出しと同時にチャージロスの兆候の検出が可能となる。

図６は、読み出し用センスアンプ及びチャージロス検出用センスアンプの出力の関係を示す図である。図６中、読み出しデータ出力は図５に示すセンスアンプ２１から得られ、チャージロス検出結果出力は図５に示すセンスアンプ２３から得られる。メモリセル１０の閾値がリファレンスセルの閾値より高い場合をデータ「０」、低い場合をデータ「１」と定義すると、データ出力の組み合わせが図６中のNo.2となった場合にチャージロスの兆候有りと判定される。従って、本実施例では、図６中のNo.2の場合には、出荷前に予め冗長置換されていないメモリセルであれば、メモリセルの修復が行われる。このように、不揮発性半導体記憶装置の出荷後にシステムへ組み込まれた状態であっても、チャージロスの兆候を検出して読み出し誤判定となる前に修復可能とすることができる。

以下に、チャージロスの兆候の検出と修復の手順について説明する。本実施例では、ページモード、或いは、バーストモードといったシリアルなデータ出力機能を有する不揮発性半導体記憶装置において、読み出しと同時にメモリセルのチャージロスの兆候を検出して修復する。

図７は、第１実施例の要部を示すブロック図である。不揮発性半導体記憶装置３１は、図７に示す如く接続されたメモリセルアレイ４１、Ｘアドレスデコーダ４２、Ｙアドレスデコーダ４３、リファレンスメモリセルアレイ４４、Ｘアドレスデコーダ４５、Ｙアドレスデコーダ４６、通常センスアンプ４７、チャージロス検出用センスアンプ４８、書き込みベリファイ用センスアンプ４９、チャージロス判定回路５０、書き込み判定回路５１、制御回路５２、プログラムデータバッファ５３、内部アドレス生成回路５４、高電圧生成回路５５、データラッチ回路５６及びデータ出力バッファ５７を有する。リファレンスメモリセルアレイ４４は、図５に示す読み出し用リファレンスセル１１及びチャージロス検出用リファレンスメモリセル１３に加え、消去ベリファイ用リファレンスメモリセル１５及び書き込みベリファイ用リファレンスメモリセル１７を有する。通常センスアンプ４７及びチャージロス検出用センスアンプ４８は、図５に示すセンスアンプ２１，２３に対応する。高電圧生成回路５５は、書き込みベリファイ時を含む書き込み時、消去ベリファイ時を含む消去時、読み出し時及びチャージロス検出時に制御回路５２の制御下で比較的高電圧をデコーダ４２，４５を介してメモリセルアレイ４１，４４内のメモリセルのゲートに供給する。消去ベリファイ用リファレンスメモリセル１５を用いた消去ベリファイ自体、及び書き込みベリファイ用リファレンスメモリセル１７を用いた書き込みベリファイ自体は周知の方法で行える。

メモリセルアレイ４１内のメモリセルと、リファレンスメモリセルアレイ４４内のメモリセルは、望ましくは同一基板上で同じ半導体プロセスにより作成されている。

尚、書き込みベリファイを行わない構成の不揮発性半導体記憶装置３１の場合には、リファレンスメモリセルアレイ４４内の書き込みベリファイ用メモリセル１７、書き込みベリファイ用センスアンプ４９及び書き込み判定回路５１は省略可能である。

センスアンプ４７，４８及びチャージロス判定回路は、メモリセルアレイ４１内でチャージロスの兆候のあるメモリセルを、読み出し用リファレンスセル１１とチャージロス検出用リファレンスセル１３を用いて検出する検出手段を構成する。又、制御回路５２及びプログラムデータバッファ５３は、検出手段によりチャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復手段を構成する。更に、センスアンプ４９、書き込み判定回路５１及び制御回路５２は、追加書き込み後に、書き込みベリファイ用リファレンスセル１７を用いて書き込みベリファイを行うベリファイ手段を構成する。

図８は不揮発性半導体記憶装置３１の内部で複数のアドレスを同時に読み出し、1アドレスずつシリアルにデータ出力する手法の１つであるページモードにおけるアドレス入力とデータ出力の関係を示すタイミングチャートである。読み出しの起点となるイニシャルアドレスＡ_ａが内部アドレス生成回路５４を介してデコーダ４２，４３に入力されると、期間Ｔ１の間に、アドレスＡ_ａから連続した複数のアドレス（図８ではアドレスＡ_ａからアドレスＡ_ａ＋７の8アドレス）がデコーダ４２，４３によりデコードされてメモリセルアレイ４１内の対応するメモリセルからデータが同時に読み出され、センスアンプ４７を介してデータラッチ回路５６に保持される。その後、期間Ｔ２の間にアドレスに同期しながら１アドレスずつデータ出力バッファ５７を介してデータ出力が行われる。期間Ｔ２では読み出しに関するメモリセルアレイ４１内のメモリセルへのアクセスが全く無いため、チャージロスの兆候が検出されたメモリセルがあった場合、追加書き込み等によりメモリセルの修復を実行することが可能となる。

図９は不揮発性半導体記憶装置３１の内部で複数のアドレスを同時に読み出し、1アドレスずつシリアルにデータ出力する手法の１つであるバーストモードにおけるアドレス入力とデータ出力の関係を示すタイミングチャートである。読み出しの起点となるイニシャルアドレスＡ_ａが内部アドレス生成回路５４を介して入力されると、期間Ｔ１の間に、アドレスＡ_ａから連続した複数のアドレス（図９ではアドレスＡ_ａからアドレスＡ_ａ＋７の8アドレス）がデコーダ４２，４３によりデコードされてメモリセルアレイ４１内の対応するメモリセルからデータが同時に読み出され、センスアンプ４７を介してデータラッチ回路５６に保持される。その後、期間Ｔ２の間にクロックに同期しながら１アドレスずつデータ出力バッファを介してデータ出力が行われる。期間Ｔ２では読み出しに関するメモリセルアレイ４１内のメモリセルへのアクセスが全く無いため、チャージロスの兆候が検出されたメモリセルがあった場合、追加書き込み等によりメモリセルの修復を実行することが可能となる。

期間Ｔ１における不揮発性半導体記憶装置３１の動作は、次の通りである。イニシャルアドレスの入力後、メモリセルアレイ４１内の複数のアドレスのメモリセルが選択され、制御回路５２から出力された読み出し用リファレンスセル１１のアドレスがデコーダ４５，４６によりデコードされてリファレンスメモリセルアレイ４４内の読み出し用リファレンスセル１１が選択される。メモリセルアレイ４１内の複数のアドレスのメモリセルのデータとリファレンスメモリセルアレイ４４内の読み出し用リファレンスセル１１のデータは、センスアンプ４７で比較され、複数アドレスにおけるデータ値が同時判定される。これと同時に、制御回路５２から出力されたチャージロス検出用リファレンスセル１３のアドレスがデコーダ４５，４６によりデコードされてリファレンスメモリセルアレイ４４内のチャージロス検出用リファレンスセル１３が選択される。メモリセルアレイ４１内の複数のアドレスのメモリセルのデータとリファレンスメモリセルアレイ４４内のチャージロス検出用リファレンスセル１３のデータは、センスアンプ４８で比較され、複数アドレスにおけるチャージロスの兆候が同時判定される。本実施例では、センスアンプ４７，４８は、読み出しとチャージロスの兆候の検出のため、夫々同時読み出しアドレス数分用意されている。

同時読み出しされたデータは、センスアンプ４７を介してデータラッチ回路５６に保持される。他方、チャージロス検出用に読み出されたデータは、センスアンプ４８を介してチャージロス判定回路５０でセンスアンプ４７から出力された読み出しデータと比較され、チャージロスが発生しているか否かの判定が行われる。

期間Ｔ２における不揮発性半導体記憶装置３１の動作は、次の通りである。データラッチ回路５６に保持されたデータは、ページモードの場合はアドレスに同期しながら、又、バーストモードの場合はクロックに同期しながら、1アドレスずつデータ出力バッファ５７を通して出力される。これと同時に、チャージロス判定回路５０においてメモリセルのチャージロスが発生していると判定された場合、制御回路５２によりチャージロスが発生したメモリセルアレイ４１内のメモリセルに書き込みが行われる。チャージロスが検出されたメモリセルのアドレスは、制御回路５２により内部アドレス生成回路５４を介してデコーダ４２，４３に入力される。又、チャージロスが検出されたメモリセルに書き込まれるデータは、メモリセルアレイ４１にプログラムデータバッファ５３を介して外部から再度入力しても、制御回路５２の制御下でプログラムデータブッファ５３を介して入力しても、制御回路５２の制御下でセンスアンプ４７の出力データをプログラムデータバッファ５３を介して入力しても良い。チャージロスの検出は電荷の抜けが少ない段階で行っているため、追加書き込み後に書き込みベリファイを行わない回路構成を用いても良い。この場合、後述する図１０のステップＳ６は省略可能である。

図１０は、本実施例のチャージロスの判定及び修復処理を説明するフローチャートである。図１０において、ステップＳ１では、イニシャルアドレスが内部アドレス生成回路５４を介してデコーダ４２，４３に入力される。ステップＳ２及びステップＳ３は、同時に行われる。ステップＳ２では、センスアンプ４７により判定されたデータ値の同時読み出しアドレス分の出力データがチャージロス判定回路５０に出力され、ステップＳ３では、センスアンプ４８によりチャージロスの兆候が判定された同時読み出しアドレス分の出力データがチャージロス判定回路５０に出力される。ステップＳ４では、チャージロス判定回路５０により読み出しを行ったメモリセルアレイ４１内のメモリセルのチャージロスが有るか否かを判定する。ステップＳ４の判定結果がＹＥＳであると、ステップＳ５ではチャージロスが検出されたメモリセルに対する追加書き込みを行ってこのメモリセルの修復を行う。ステップＳ５の後、ステップＳ６では、追加書き込み後にセンスアンプ４９を用いた書き込みベリファイを行い、処理はステップＳ４へ戻る。他方、ステップＳ４の判定結果がＮＯであると、ステップＳ５では最終アドレスであるか否かを判定する。ステップＳ５の判定結果がＮＯであると、処理は終了する。

上記の如く、チャージロスの検出は電荷の抜けが少ない段階で行っているため、追加書き込み後に書き込みベリファイを行わない回路構成を用いても良く、この場合にはステップＳ６は省略可能である。つまり、この場合には、ステップＳ５の後に処理はステップＳ４へ戻る。

次に、本実施例において、チャージロスが検出されたメモリセルアレイ４１内のメモリセルへの追加書き込み後に書き込みベリファイを行う場合の動作を説明する。チャージロスが検出されたメモリセルへの追加書き込み後に、リファレンスメモリセルアレイ４４内の書き込みベリファイ用リファレンスメモリセル１７を用いて書き込みベリファイを行い、書き込み判定回路５１で書き込みが不十分であると判定されると、書き込み判定回路５１が出力する書き込み判定信号に応答して制御回路５２の制御下で再度追加書き込みを行う処理を期間Ｔ２の間繰り返す。チャージロスが検出されたメモリセルアレイ４１内のメモリセルのアドレス及びリファレンスメモリセルアレイ４４内の書き込みベリファイ用メモリセル１７のアドレスは、制御回路５２により内部アドレス生成回路５４を介してデコーダ４２，４３に入力される。又、チャージロスが検出されたメモリセル及び書き込みベリファイ用メモリセル１７に書き込まれるデータは、メモリセルアレイ４１に外部から再度入力しても、制御回路５２の制御下でプログラムデータブッファ５３を介して入力しても、制御回路５２の制御下でセンスアンプ４７の出力データをプログラムデータバッファ５３を介して入力しても良い。追加書き込み後の書き込みベリファイは、追加書き込みと同じアドレスを上記と同様に入力することでメモリセルアレイ４１内の対応するメモリセルとリファレンスメモリセルアレイ４４内の書き込みベリファイ用メモリセル１７を選択し、これらのメモリセルのデータをセンスアンプ４９で比較し、比較結果を書き込み判定回路５１で判定することで行われる。尚、書き込みベリファイに使用するセンスアンプ４９は、図７に示すように書き込みベリファイ専用のセンスアンプであっても、読み出し時に用いるセンスアンプ４７を兼用しても良い。後者の場合、センスアンプ４７の出力は、書き込み判定回路５１にも供給される。

本実施例によれば、不揮発性半導体記憶装置の出荷後にシステムへ組み込まれた状態でシステム動作を止めることなくメモリセルのチャージロスの兆候を検出して読み出し誤判定となる前にその修復を行うことが可能である。

次に、本発明の第２実施例を説明する。第２実施例の要部を示すブロック図は、図７と同じで良いため、その図示及び説明は省略する。尚、上記第１実施例では、複数のアドレスから同時に読み出しを行う構成であるため、センスアンプ４７，４８は読み出しとチャージロスの兆候の検出のため夫々同時読み出しアドレス数分用意されているが、本実施例では、複数のアドレスから同時に読み出しを行う構成ではないため、センスアンプ４７，４８を夫々同時読み出しアドレス数分用意する必要はない。

本実施例は、メモリセルのチャージロスの兆候の検出及び修復をセクタ消去中に行うことを特徴とする。セクタ消去中、セクタ消去の対象外のメモリセルに対しては従来は特に処理を行っていないが、本実施例ではこの時にメモリセルのチャージロスの兆候を検出するための読み出しを行い、チャージロスを起こしているメモリセルが検出された場合は、そのメモリセルに対して追加書き込み（即ち、プログラム）を行うことにより、チャージロスの修復を行う。当然のことながら、セクタ消去対象のメモリセルに対しては、通常通りセクタ消去が行われる。このようにセクタ消去のシーケンスにチャージロスの検出及び修復のシーケンスを組み込むことにより、ユーザは特に意識することなくチャージロスの修復を効率的に行うことができ、その結果、高いデータ保持特性を有する不揮発性半導体記憶装置を実現できる。

先ず、セクタ消去について図１１及び図１２と共に説明する。図１１は不揮発性半導体記憶装置３１のセクタ構成を示す図であり、図１２は一般的なセクタ消去を説明するフローチャートである。

メモリセルアレイ４１のメモリ空間は、図１１に示すように複数のセクタに分割されており、データの消去はこのセクタ単位で行われるものとする。図１１は、一例として１アドレスのデータ幅が３２ビットであり、メモリ空間が４つのセクタ０〜３に分割されている場合を示す。セクタ消去コマンドが発行されて制御回路５２に入力されると、制御回路５２はセクタ消去コマンドにより消去の対象となっているセクタ番号を内部に記憶した状態で、アドレスカウンタ５２１を最初の値「00000h」から最後の値「3FFFFh」までカウントアップして行く。アドレスカウンタ５２１が発行するアドレスと制御回路５２の内部に記憶したセクタ番号を比較して、両者の示す領域が一致した場合にはセクタ消去を行う。セクタ消去は、書き込み（即ち、プログラム）処理と消去処理の２段階に分かれており、第一段階は閾値を揃えるため消去対象となっているセクタのメモリセル全てに対して一旦書き込み（即ち、プログラム）を行う。全ての消去対象セルの書き込みが完了したら、第二段階としてメモリセルの消去を行う。全ての消去対象メモリセルの消去ベリファイが消去用リファレンスメモリセル１５を用いて行われ、アドレスカウンタ５２１のアドレスのカウントアップが最後の値まで進めば消去が完了したと判断する。

つまり、セクタ消去が開始されると、図１２のように、ステップＳ２１ではアドレスカウンタ５２１が初期化され、ステップＳ２２ではアドレスカウンタ５２１のアドレスがインクリメントされる。ステップＳ２３では、セクタ消去コマンドにより消去の対象となっているセクタ番号とアドレスカウンタ５２１のアドレスが示す領域が一致するか否かを判定される。ステップＳ２３の判定結果がＹＥＳであると、ステップＳ２４では書き込みベリファイ或いは消去ベリファイが行われる。ステップＳ２３の判定結果がＮＯであると、処理は後述するステップＳ２７へ進む。ステップＳ２５では、ステップＳ２４で行った書き込みベリファイ或いは消去ベリファイの結果が正常であるか否かが判定される。ステップＳ２５の判定結果がＮＯであると、ステップＳ２６では書き込み（即ち、プログラム）或いは消去が行われ、処理はステップＳ２４へ戻る。他方、ステップＳ２５の判定結果がＹＥＳであると、ステップＳ２７ではアドレスカウンタ５２１のアドレスが最終の値であるか否かが判定され、判定結果がＮＯであると処理はステップＳ２２へ戻る。ステップＳ２７の判定結果がＹＥＳであるとであると、ステップＳ２８では消去が完了したか否かが判定される。ステップＳ２８の判定結果がＮＯであれば処理はステップＳ２１へ戻り、判定結果がＹＥＳであれば処理は終了する。

本実施例は、セクタ消去時にメモリセルアレイ４１内のセクタ消去の対象外のメモリセルに対してチャージロスの検出と修復を行うものである。

本実施例では、セクタ消去コマンド発行後、セクタ消去の対象となるセクタ番号とアドレスカウンタ５２１のアドレスを比較して両者が示す領域が一致した場合には、上記と同様にセクタ消去を行うが、不一致の場合には直ちにアドレスカウンタ５２１をカウントアップするのではなく、セクタ消去の対象外のメモリセルのチャージロスを検出する。メモリセルのチャージロスの検出は、上記の如く通常の読み出しと似ているが、通常センスアンプ４７の他にチャージロス検出用センスアンプ４８においてもデータ判定を行い、２つのセンスアンプ４７，４８の出力データからチャージロス判定回路５０においてチャージロスの有無を判定する。この判定の結果、チャージロスを起こしたメモリセルが検出された場合には、そのメモリセルを修復するために、そのアドレスに対して追加書き込み（即ち、プログラム）を行う。追加書き込みデータ（即ち、プログラムデータ）は、チャージロス検出時に通常センスアンプ４７の出力結果をそのまま用いても良い。この場合、チャージロス検出時の通常センスアンプ４７の出力データは、チャージロス判定回路５０から出力されるチャージロス検出信号に応答して制御回路５２の制御下でプログラムデータバッファ５３に一旦ラッチされ、チャージロス修復時には追加書き込みデータとなる。チャージロスの修復のための追加書き込みが終了した後は、再びチャージロス検出を行ってチャージロスが検出されなくなるまで追加書き込みと書き込みベリファイを繰り返す。

図１３は本実施例のセクタ消去を説明するフローチャートである。セクタ消去が開始されると、図１３のように、ステップＳ３１ではアドレスカウンタ５２１が初期化され、ステップＳ３２ではアドレスカウンタ５２１のアドレスがインクリメントされる。ステップＳ３３では、セクタ消去コマンドにより消去の対象となっているセクタ番号とアドレスカウンタ５２１のアドレスが示す領域が一致するか否かを判定される。ステップＳ３３の判定結果がＹＥＳであると、ステップＳ３４では書き込みベリファイ或いは消去ベリファイが行われる。ステップＳ３３の判定結果がＮＯであると、処理は後述するステップＳ４１へ進む。ステップＳ３５では、ステップＳ３４で行った書き込みベリファイ或いは消去ベリファイの結果が正常であるか否かが判定される。ステップＳ３５の判定結果がＮＯであると、ステップＳ３６では書き込み（即ち、プログラム）或いは消去が行われ、処理はステップＳ３４へ戻る。他方、ステップＳ３５の判定結果がＹＥＳであると、ステップＳ３７ではアドレスカウンタ５２１のアドレスが最終の値であるか否かが判定され、判定結果がＮＯであると処理はステップＳ３２へ戻る。ステップＳ３７の判定結果がＹＥＳであるとであると、ステップＳ３８では消去が完了したか否かが判定される。ステップＳ３８の判定結果がＮＯであれば処理はステップＳ３１へ戻り、判定結果がＹＥＳであれば処理は終了する。

他方、ステップＳ４１では、セクタ消去の対象外のメモリセルに対して追加書き込み（即ち、プログラム）を行うか否かが判定され、判定結果がＮＯであれば処理はステップＳ３７へ進む。ステップＳ４１の判定結果がＹＥＳであると、ステップＳ４２ではチャージロス検出用リファレンスセル１３を用いたセクタ消去の対象外のメモリセルのチャージロスの判定が行われる。ステップＳ４３では、チャージロスの判定によりチャージロスが発生しているメモリセルが検出されたか否かが判定され、判定結果がＮＯであると処理はステップＳ３７へ進む。ステップＳ４３の判定結果がＹＥＳであると、ステップＳ４４ではチャージロスが検出されたメモリセルの修復が行われ、処理はステップＳ４２へ戻る。

図１４は、本実施例のチャージロスの判定及び修復処理を説明するフローチャートである。図１４の処理は、ステップＳ４２〜Ｓ４４の処理に対応する。図１４において、ステップＳ１１では、イニシャルアドレスが内部アドレス生成回路５４を介してデコーダ４２，４３に入力される。ステップＳ１２及びステップＳ１３は、同時に行われる。ステップＳ１２では、センスアンプ４７により判定されたデータ値の出力データがチャージロス判定回路５０に出力され、ステップＳ１３では、センスアンプ４８によりチャージロスの兆候が判定された出力データがチャージロス判定回路５０に出力される。ステップＳ１４では、チャージロス判定回路５０により読み出しを行ったメモリセルアレイ４１内のメモリセルのチャージロスが有るか否かを、３２ビットのデータ幅毎に判定する。ステップＳ１４の判定結果がＹＥＳであると、ステップＳ１５ではチャージロスが検出されたメモリセルに対する追加書き込みを行ってこのメモリセルの修復を行い、処理はステップＳ１２，Ｓ１３の処理へ戻って再び同じアドレスに対するチャージロスの判定を行う。この場合、追加書き込みされるデータは、センスアンプ４７の３２ビットの出力データがプログラムデータバッファ５３を介してメモリセルアレイ４１に入力されても、例えばチャージロスが検出されたビットのみが「０」で他のビットは「１」で構成される３２ビットのデータが制御回路５２の制御下でプログラムデータバッファ５３を介してメモリセルアレイ４１に入力されても良い。更に、追加書き込みされるデータは、外部から制御回路５２に入力された３２ビットのデータがプログラムデータバッファ５３を介してメモリセルアレイ４１に入力されても良い。他方、ステップＳ１４の判定結果がＮＯであると、処理は図１３に示すステップＳ３７へ進む。

本実施例によれば、不揮発性半導体記憶装置の出荷後にシステムへ組み込まれた状態でシステム動作を止めることなくチャージロスの兆候を検出してその修復を行うことができる。このため、高いデータ保持特性を有する不揮発性半導体記憶装置を提供することが可能となる。又、チャージロスの疑いのあるメモリセルをスクリーニングするために従来実施していた長時間のベーキング試験等を簡略化することも可能となる。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）電気的に書き込み及び消去が可能な不揮発性半導体記憶装置のメモリセルアレイ内でチャージロスの兆候のあるメモリセルを、読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルを用いて検出する検出ステップと、
該チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復ステップとを含むことを特徴とするチャージロス修復方法。
（付記２）該検出ステップは、複数のアドレスのメモリセルから同時に読み出しを行う際に該チャージロスの兆候のあるメモリセルを検出することを特徴とする付記１記載のチャージロス修復方法。
（付記３）該修復ステップは、該同時読み出しを行ったデータが該メモリセルアレイからシリアルに出力されると同時に、該検出ステップにより該チャージロスの兆候が検出されたメモリセルに追加書き込みを行うことを特徴とする付記２記載のチャージロス修復方法。
（付記４）該修復ステップは、該不揮発性半導体記憶装置のページモード、或いは、バーストモードで該チャージロスの兆候が検出されたメモリセルに追加書き込みを行うことを特徴とする付記３記載のチャージロス修復方法。
（付記５）該追加書き込み後に、該書き込みベリファイ用リファレンスセルを用いて書き込みベリファイを行うベリファイステップを更に含むことを特徴とする付記１〜４のいずれか１項記載のチャージロス修復方法。
（付記６）該メモリセルアレイのメモリ空間は複数のセクタに分割されておりデータの消去はこのセクタ単位で行われ、
該検出ステップ及び該修復ステップは、セクタ消去時にセクタ消去の対象外の領域に対して行われることを特徴とする付記１記載のチャージロス修復方法。
（付記７）該検出ステップは、メモリセルから読み出したデータと該読み出し用リファレンスセルから読み出したデータとの比較により該メモリセルから読み出したデータのデータ値を求めると共に、該メモリセルから読み出したデータと該チャージロスベリファイ用リファレンスセルから読み出したデータとの比較結果を求め、該データ値と該比較結果に基づいて該チャージロスの兆候を検出することを特徴とする付記１〜６のいずれか１項記載のチャージロス修復方法。
（付記８）該修復ステップは、該検出ステップが該チャージロスの兆候のあるメモリセルを検出した時のデータ値を該チャージロスの兆候のあるメモリセルへ追加書込みすることを特徴とする付記７記載のチャージロス修復方法。
（付記９）該検出ステップ及び該修復ステップは、該不揮発性半導体記憶装置の出荷後でシステムへ組み込まれた状態で行われることを特徴とする付記１〜８のいずれか１項記載のチャージロス修復方法。
（付記１０）電気的に書き込み及び消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルからなるメモリセルアレイと、
読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルと、
該メモリセルアレイ内でチャージロスの兆候のあるメモリセルを、該読み出し用リファレンスセルと該チャージロス検出用リファレンスセルを用いて検出する検出手段と、
該検出手段により該チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復手段とを備えたことを特徴とする不揮発性半導体記憶装置。
（付記１１）該検出手段は、複数のアドレスのメモリセルから同時に読み出しを行う際に該チャージロスの兆候のあるメモリセルを検出することを特徴とする付記１０記載の不揮発性半導体記憶装置。
（付記１２）該修復手段は、該同時読み出しを行ったデータが該メモリセルアレイからシリアルに出力されると同時に、該検出手段により該チャージロスの兆候が検出されたメモリセルに追加書き込みを行うことを特徴とする付記１１記載の不揮発性半導体記憶装置。
（付記１３）該修復手段は、該不揮発性半導体記憶装置のページモード、或いは、バーストモードで該チャージロスの兆候が検出されたメモリセルに追加書き込みを行うことを特徴とする付記１２記載の不揮発性半導体記憶装置。
（付記１４）該追加書き込み後に、該書き込みベリファイ用リファレンスセルを用いて書き込みベリファイを行うベリファイ手段を更に含むことを特徴とする付記１０〜１３のいずれか１項記載の不揮発性半導体記憶装置。
（付記１５）該メモリセルアレイのメモリ空間は複数のセクタに分割されておりデータの消去はこのセクタ単位で行われ、
該検出手段及び該修復手段は、セクタ消去時にセクタ消去の対象外の領域に対して行われることを特徴とする付記１０記載の不揮発性半導体記憶装置。
（付記１６）該検出手段は、メモリセルから読み出したデータと該読み出し用リファレンスセルから読み出したデータとの比較により該メモリセルから読み出したデータのデータ値を求める第１のセンスアンプと、該メモリセルから読み出したデータと該チャージロスベリファイ用リファレンスセルから読み出したデータとの比較結果を求める第２のセンスアンプと、該データ値と該比較結果に基づいて該チャージロスの兆候を検出するチャージロス判定回路とを有することを特徴とする付記１０〜１５のいずれか１項記載の不揮発性半導体記憶装置。
（付記１７）該修復手段は、該検出手段が該チャージロスの兆候のあるメモリセルを検出した時のデータ値を該チャージロスの兆候のあるメモリセルへ追加書込みすることを特徴とする付記１６記載の不揮発性半導体記憶装置。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

従来の不揮発性半導体記憶装置における書き込みセルと消去セルと読み出し用リファレンスセルの閾値の関係を示す図である。従来の不揮発性半導体記憶装置における書き込みセルと消去セルの閾値の分布を示す図である。３種類のリファレンスセルの閾値の関係を示す図である。図３の３種類のリファレンスセルの閾値をメモリセルの閾値の分布に重ね合わせて示す図である。本発明の第１実施例におけるチャージロスの検出方法を説明するためのリファレンスセル部及びセンスアンプ部の要部を示す回路図である。読み出し用センスアンプ及びチャージロス検出用センスアンプの出力の関係を示す図である。第１実施例の要部を示すブロック図である。ページモードにおけるアドレス入力とデータ出力の関係を示すタイミングチャートである。バーストモードにおけるアドレス入力とデータ出力の関係を示すタイミングチャートである。第１実施例のチャージロスの判定及び修復処理を説明するフローチャートである。不揮発性半導体記憶装置のセクタ構成を示す図である。一般的なセクタ消去を説明するフローチャートである。本発明の第２実施例のセクタ消去を説明するフローチャートである。第２実施例のチャージロスの判定及び修復処理を説明するフローチャートである。

符号の説明

１０メモリセル
１１読み出し用リファレンスセル
１３チャージロス検出用リファレンスセル
３１不揮発性半導体記憶装置
４１メモリセルアレイ
４２，４３，４５，４６アドレスデコーダ
４４リファレンスメモリセルアレイ
４７，４８，４９センスアンプ
５０チャージロス判定回路
５１書き込み判定回路
５２制御回路
５３プログラムデータバッファ
５４内部アドレス生成回路
５５高電圧生成回路
５６データラッチ回路
５７データ出力バッファ

Claims

電気的に書き込み及び消去が可能な不揮発性半導体記憶装置のメモリセルアレイ内でチャージロスの兆候のあるメモリセルを、読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルを用いて検出する検出ステップと、
該チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復ステップとを含むことを特徴とするチャージロス修復方法。
該検出ステップは、複数のアドレスのメモリセルから同時に読み出しを行う際に該チャージロスの兆候のあるメモリセルを検出することを特徴とする請求項１記載のチャージロス修復方法。
該修復ステップは、該同時読み出しを行ったデータが該メモリセルアレイからシリアルに出力されると同時に、該検出ステップにより該チャージロスの兆候が検出されたメモリセルに追加書き込みを行うことを特徴とする請求項２記載のチャージロス修復方法。
該メモリセルアレイのメモリ空間は複数のセクタに分割されておりデータの消去はこのセクタ単位で行われ、
該検出ステップ及び該修復ステップは、セクタ消去時にセクタ消去の対象外の領域に対して行われることを特徴とする請求項１記載のチャージロス修復方法。
該検出ステップは、メモリセルから読み出したデータと該読み出し用リファレンスセルから読み出したデータとの比較により該メモリセルから読み出したデータのデータ値を求めると共に、該メモリセルから読み出したデータと該チャージロスベリファイ用リファレンスセルから読み出したデータとの比較結果を求め、該データ値と該比較結果に基づいて該チャージロスの兆候を検出することを特徴とする請求項１〜４のいずれか１項記載のチャージロス修復方法。
電気的に書き込み及び消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルからなるメモリセルアレイと、
読み出し用リファレンスセルとそれより高い閾値をもつ書き込みベリファイ用リファレンスセルの間に閾値が設定されたチャージロス検出用リファレンスセルと、
該メモリセルアレイ内でチャージロスの兆候のあるメモリセルを、該読み出し用リファレンスセルと該チャージロス検出用リファレンスセルを用いて検出する検出手段と、
該検出手段により該チャージロスの兆候が検出されたメモリセルにデータの追加書き込みを行って修復する修復手段とを備えたことを特徴とする不揮発性半導体記憶装置。
該検出手段は、複数のアドレスのメモリセルから同時に読み出しを行う際に該チャージロスの兆候のあるメモリセルを検出することを特徴とする請求項６記載の不揮発性半導体記憶装置。
該追加書き込み後に、該書き込みベリファイ用リファレンスセルを用いて書き込みベリファイを行うベリファイ手段を更に含むことを特徴とする請求項６又は７記載の不揮発性半導体記憶装置。
該メモリセルアレイのメモリ空間は複数のセクタに分割されておりデータの消去はこのセクタ単位で行われ、
該検出手段及び該修復手段は、セクタ消去時にセクタ消去の対象外の領域に対して行われることを特徴とする請求項８記載の不揮発性半導体記憶装置。
該検出手段は、メモリセルから読み出したデータと該読み出し用リファレンスセルから読み出したデータとの比較により該メモリセルから読み出したデータのデータ値を求める第１のセンスアンプと、該メモリセルから読み出したデータと該チャージロスベリファイ用リファレンスセルから読み出したデータとの比較結果を求める第２のセンスアンプと、該データ値と該比較結果に基づいて該チャージロスの兆候を検出するチャージロス判定回路とを有することを特徴とする請求項６〜９のいずれか１項記載の不揮発性半導体記憶装置。