JP2012128908A - 不揮発性半導体記憶装置及びそのベリファイ方法 - Google Patents

Abstract

【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びそのベリファイ方法に関するものである。

ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置では、メモリセル数が多いため、不良となるメモリセルが存在する可能性が高く、不良救済のための冗長回路が設けられている。
この冗長回路は、例えばビットラインが不良となった場合に、不良ビットラインを置換するため、複数の置換ビットラインからなる冗長カラムセルアレイが設けられている（例えば、特許文献１参照）。

また、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データの読み出しを行うとき、ページ単位でデータをメモリセルから同時に読み出してシリアル出力し、データの書き込みを行うとき、１ページ単位でデータをシリアル入力し、ページ単位でメモリセルに対してデータの書き込みを行う。
書き込みデータを読み出すベリファイ読み出しの際、ページ単位でメモリセルへの書き込みが十分行われたか否かの判定を一括することが行われている。
特許文献１は、冗長回路を有するＥＥＰＲＯＭであり、書換／読出回路（ページバッファ）がカラム単位でビット線毎に共通に配設された共通信号線に接続されている。
この共通信号線には、書き込み後のベリファイ読み出し動作において、書き込みが十分に行われたか否かの判定を、複数のカラムで一括して行うため、一括判定信号線が接続されている（ワイアードオア構成）。

ここで、不良カラムセルを冗長カラムセルと置換した後、不良カラムは動作する必要がない。しかしながら、カラムのピッチに幅に対応して書換／読出回路が配置されているため、不良カラムセルに対応する書換／読出回路の動作のみを不活性状態とする構成とすることが面積の関係からできない。すなわち、新たに不活性とするための回路構成を付け加えることは限られた面積から行うことができない。
このため、特許文献１においては、共通信号線と一括判定信号線との間に不良カラム非検出用のフューズが設けられている。
不良と判定されて冗長カラムセルと置換された不良カラムセルに対応したフューズを切断することにより、不良カラムセルの共通信号線が一括判定信号と切り離される。この結果、不良カラムセルがベリファイ読み出しの際、判定の集合から除外されることで、判定結果に悪影響を与えることが無くなる。

特開２００１−２５０３９５号公報

しかしながら、特許文献１に示す不揮発性半導体記憶装置にあっては、各共通信号線と一括判定信号線との間にフューズが設けられることにより、チップの面積が増加してしまう。この面積増加により、不揮発性半導体記憶装置の製造原価が上昇してしまうことになる。
一方、チップの面積の増加を抑制するため、すなわちフューズの数を削減するため、カラムの置換単位を大きくすると、置換できる不良カラムセルの数が減少し、置換効率が低下することになる。これにより、置換により良品とすることができるチップ数が減少し、不揮発性半導体記憶装置の歩留まりが低下することで、製造原価が上昇することになる。

本発明は、このような事情に鑑みてなされたもので、フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置及びそのベリファイ方法を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、前記ベリファイ処理において、前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込む疑似データ書込回路とを有することを特徴とする。

本発明の不揮発性半導体記憶装置は、前記ベリファイ処理が消去ベリファイ処理の場合であることを特徴とする。

本発明の不揮発性半導体記憶装置は、前記疑似データ書込回路が、前記欠陥ビット線のアドレスである欠陥アドレスを記憶する冗長アドレス設定部と、ビット線の処理アドレスを設定し、当該処理アドレスを１つずつインクリメントするアドレスレジスタと、前記欠陥アドレスと、前記処理アドレスとを比較し、一致していることを検出すると、一致信号を出力する判定部と、前記一致信号が供給されると、前記欠陥アドレスと一致した処理アドレスの前記ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込むイレーズインヒビット生成回路とをさらに有していることを特徴とする。

本発明の不揮発性半導体記憶装置は、前記疑似データ書込回路が、前記ラッチにデータを書き込むための書込線に対し、外部から入力されるデータと前記イレーズインヒビット生成回路からの疑似データとのいずれを出力するかのスイッチ回路をさらに有し、前記一致信号が入力されると前記疑似データを前記書込線に出力することを特徴とする。

本発明の不揮発性半導体記憶装置は、前記イレーズインヒビット生成回路が、前記処理アドレスにより前記欠陥ビット線を選択し、当該欠陥ビット線に対応する前記ページバッファの前記ラッチにデータを書き込むトランジスタに対して、当該トランジスタをオン状態とする書き込み信号を出力することを特徴とする。

本発明の不揮発性半導体記憶装置のベリファイ方法は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路とを有する不揮発性半導体記憶装置に対するベリファイ方法であり、前記ビット線毎に設けられたページバッファのラッチに対し、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶する過程と、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定回路により一括判定する過程と、前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを疑似データ書込回路により書き込む過程とを有することを特徴とする。

本発明は、冗長カラムセルと置換された不良カラムセルに対応するページバッファのラッチに対し、不良を示すデータを、正常を示す疑似データに書き換えるため、フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことが可能となる。
このため、本発明によれば、フューズを用いないため、フューズを配置する領域を必要とせず、従来に比較してチップサイズを低減することができる。

この発明の一実施形態による不揮発性半導体記憶装置の構成例を示すブロック図である。 図１におけるメモリセルアレイ１１または冗長カラムセルアレイ１２の構成例を示す図である。 図１におけるページバッファ群１３の周辺回路の詳細な構成例を示す図である。 図３におけるサブブロックＳＢＬＫの構成例を示す図である。 ブロックＢＬＯＣＫにおけるビット線ＢＬのオープンあるいは隣接するビット線ＢＬのショートが、読み出し、書き込みベリファイ処理及び消去ベリファイ処理の判定に与える影響を説明する図である。 不揮発性メモリセルに記憶されているデータの読み出し、書き込み及び消去ベリファイにおいて、図４のラッチＬＴにおける接続点Ｎ１及びＮ２の状態を示すテーブルである。 書き込みベリファイ処理及び消去ベリファイ処理において、ビット線ＢＬのオープンあるいはショートが存在する場合、冗長カラムセルと置換した被置換カラムセルのベリファイ処理の判定に対する影響を示すテーブルである。 本実施形態における不揮発性半導体記憶装置における消去イレーズ処理の動作例を示すフローチャートである。 図８のステップＳ２からステップＳ５までの処理における図４のページバッファＰＢの動作を示すタイミングチャートである。 ページバッファＰＢ０のラッチＬＴの接続点Ｎ１の、ストレス印加回数毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すテーブルである。 ページバッファＰＢ０のラッチＬＴの接続点Ｎ１の、ストレス印加回数毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すテーブルである。

以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２はメモリセルアレイ１１あるいは冗長カラムセルアレイ１２の構成を示す図である。
メモリセルアレイ１１あるいは冗長カラムセルアレイ１２は、図２に示すように、複数のスタックゲート構造のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルＭＣ０からＭＣｍをカラム方向（列方向）に直列接続して、ビット線毎のＮＡＮＤセルアレイＮＡが行方向（図２のビット線ＢＬの配列方向）に複数個配置されたブロックＢＬＣ単位に形成されている。また、行方向にＮＡＮＤセルアレイＮＡが複数個配置された構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線ＢＬに直行したワード線ＷＬが接続されている。また、ブロックＢＬＣは、ビット線の配線方向に複数個（ＢＬＣ１〜ＢＬＣｐ）配置されている。このブロックＢＬＣは、メモリセルのデータの消去単位で設けられている。本実施形態においては、例えば、メモリセルとして、フローティングゲートと半導体基板との間のゲート酸化膜をトンネル酸化膜としたフローティングゲート型トランジスタを用いている。メモリセルは、消去状態のとき閾値が負のディプレッション型のトランジスタとなり、データは「１」であり、書き込み状態のとき閾値が正のエンハンスメント型のトランジスタとなり、データは「０」である。

また、ビット線ＢＬ（ＢＬ０〜ＢＬｎ）と、ＮＡＮＤセルアレイＮＡの一方の端部との間には、ビット線ＢＬとＮＡＮＤセルアレイＮＡの一方の端部とを、接続または非接続とする選択トランジスタＳＧ１が介挿されている。共通ソース線ＣＳＬとＮＡＮＤセルアレイＮＡの他方の端部との間には、ビット線ＢＬとＮＡＮＤセルアレイＮＡの一方の端部とを、接続または非接続とする選択トランジスタＳＧ２が介挿されている。選択トランジスタＳＧ１及びＳＧ２は、Ｎチャネル型のＭＯＳトランジスタであり、ゲート電極に対して、ワード線ＷＬと平行して配設される選択ゲート信号ＶＳＳＬ及びＶＧＳＬの配線が接続されている。不揮発性メモリセルＭＣに対してアクセス（データの読み出し、書き込み）する場合、選択ゲート信号ＶＳＳＬ及びＶＧＳＬが「Ｈ」レベルとなる。これにより、ＮＡＮＤセルアレイの一端がビット線ＢＬに接続され、他端が共通ソース線ＣＳＬに接続される。
上述した１本のワード線ＷＬにより選択される不揮発性メモリセルＭＣの範囲が書き込み及び読み出しの単位となる１ページである。また、上述したように、データ消去のブロックは、複数のＮＡＮＤセルアレイＮＡ、もしくは複数ページにより構成されている。

図１に戻り、メモリセルアレイ１１と、冗長カラムセルアレイ１２とは隣接して設けられ、同一行に配置された不揮発性メモリセルＭＣのゲートに対し、ワード線ＷＬは共通に接続されている。
ページバッファ群１３は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線ＢＬ毎に設けられたページバッファＰＢ（後述）の複数から構成されている。このぺージバッファ群１３におけるページバッファＰＢの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路を有する。
ロウデコーダ１４は、メモリセルアレイ１１及び冗長カラムセルアレイ１２のワード線ＷＬの選択を行う。
カラムデコーダ１５は、メモリセルアレイ１１及び冗長カラムセルアレイ１２のビット線ＢＬ及びページバッファＰＢの選択を行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。

入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ群１３のページバッファ各々へ出力、あるいはページバッファ群１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４及びカラムデコーダ１５へ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータにより表されるコマンドデータを保持する。

制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。

冗長アドレス設定部２１は、冗長カラムセルアレイ１２の冗長カラムセルと置換した、メモリセルアレイ１１における不良カラムセルのカラムアドレスを示す冗長アドレスが記憶されている。
判定部２２は、アドレスレジスタ１９から入力されるカラムアドレスと、冗長アドレス設定部２１に記憶されているカラムアドレスと比較して一致した場合、冗長カラムセルのアドレスを含む置換制御信号をカラムデコーダ１５に出力し、一致したカラムアドレスを冗長カラムセルのアドレスに置き換えるよう、カラムデコーダ１５を制御する。

ＭＵＸ２３は、通常動作モードの書き込み処理の場合、ページバッファ群１３におけるページバッファに接続されたデータ書込線と入出力回路１７とを接続させ、消去（イレーズ）ベリファイモードの場合、ページバッファ群１３におけるページバッファに接続されたデータ書込線とイレーズインヒビット生成回路２４とを接続させる切り替えスイッチである。
すなわち、ＭＵＸ２３は、制御回路２０からの切替信号により、ページバッファの１３のデータ書込線に対して、入出力回路１７またはイレーズインヒビット生成回路２４のいずれを接続するかの切替を行う。

イレーズインヒビット生成回路２４は、消去ベリファイモードの場合、アドレスレジスタ１９のカラムアドレスと、冗長アドレス設定部２１に記憶されている冗長アドレスとが一致した場合、ページバッファ群１３に書き込む疑似データを生成する。
また、判定部２２は、置換制御信号の示すカラムアドレスではなく、アドレスレジスタ１９から供給されるカラムアドレスによりパージバッファ群１３におけるページバッファ（後述するページバッファＰＢ）を選択するように、カラムデコーダ１５の制御を行う。

一括判定回路２５は、半導体記憶装置における全てのぺージバッファ群１３におけるページバッファに共通に設けられ、複数のページバッファからなるページバッファ群１３の書き込み及び消去のデータを一括して判定し、検出結果を検出データとして、入出力回路１７のデータ入出力端子から出力する。
すなわち、一括判定回路２５は、ページバッファ群１３における全てのページバッファのラッチ出力が書き込みを示すデータが書き込まれているか、あるいは消去を示すデータが書き込まれているかを、後述するオア構成により一括して検出する。

次に、図３は、図１におけるページバッファ群１３の周辺回路の詳細な構成例を示す図である。メモリセルアレイ１１は複数、例えば６４個のブロックＢＬＣ[６３：０]に分割され、それぞれのブロックＢＬＣにおけるＮＡＮＤセルアレイＮＡの各々が、ビット線ＢＬ（ＢＬ[３２７６７：０]）のそれぞれに共通に接続されている。また、ページバッファ１３は、８本のビット線からなるサブユニットＳＵＮＩＴ[４０９５：０]単位、すなわち４０９６個に分割されている。
転送回路ＰＢＴの各々は、サブユニットＳＵＮＩＴそれぞれに設けられている。例えば、転送回路ＰＢＴ０は、サブユニットＳＵＮＩＴ０に設けられている。
転送回路ＰＢＴは、カラムアドレスＤＹ２[７：０]及びＤＹ３[７：０]により、サブユニットＳＵＮＩＴ０からＳＢＬＫ４０９５のいずれのページバッファＰＢ[７：０]を書込線ＤＩＮＢＵＳ、あるいは読出線ＤＯＵＴＢＵＳに接続するかを選択する。ここで、カラムアドレスＤＹ２[７：０]、ＤＹ３[７：０]、ＤＹ１Ｗ[７：０]及びＤＹ１Ｒ[７：０]は、アドレスがデコードされた制御信号である。

また、データ書込線ＤＩＮＢＵＳ及びデータ読出線ＤＯＵＴＢＵＳは、後述するカラムユニット毎に１本ずつ設けられているため、６４本（ＤＩＮＢＵＳ[６３：０]、ＤＯＵＴＢＵＳ[６３：０]）ずつ存在する。ここで、カラムユニット（ＣＵＮＩＴ０からＣＵＮＩＴ６３）の各々は６４個のサブユニットＳＵＮＩＴから構成されており、例えば、サブユニットＳＵＮＩＴ０からＳＵＮＩＴ６３、ＳＵＮＩＴ６４からＳＵＮＩＴ１２７、…、ＳＵＮＩＴ４０３２からＳＵＮＩＴ４０９５の各々のグループがカラムユニットＣＵＮＩＴ０からＣＵＮＩＴ６３を生成している。以下の説明においては、代表してカラムユニットＣＵＮＩＴ０の動作を説明するが、他のＣＵＮＩＴ１からＣＵＮＩＴ６３も同様の構成及び動作を行う。
チャージ回路２６は、通常動作モードにおける読み出しの際、データ読出線ＤＯＵＴＢＵＳ[６３：０]の各々を所定の電圧にプリチャージし、消去ベリファイにおける検出結果の読出の際、オア構成の出力となる共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを所定の電圧にプリチャージする。図３には、入出力回路１７とパッド１００とが１つずつしか記載されていないが、実際は６４個のカラムユニットＣＵＮＩＴ０からＣＵＮＩＴ６３に対し、パッド１００が８個または１６個設けられており、カラムユニットＣＵＮＩＴ０からＣＵＮＩＴ６３の各々と入出力回路１７との間には図示しないマルチプレクサ回路が設けられている。

カラムデコーダ１５は、６４個のサブユニットＳＵＮＩＴからなるカラムユニット（ＣＵＮＩＴ０からＣＵＮＩＴ６３）の各々に対して共通に、カラムアドレスＤＹ１Ｗ[７：０]、ＤＹ１Ｒ[７：０]を供給し、転送回路ＰＢＴ[６３：０]の各々に対してＤＹ２[７：０]及びＤＹ３[７：０]を供給している。
また、カラムアドレスＤＹ１Ｗ[７：０]、ＤＹ１Ｒ[７：０]各々は、それぞれサブユニット内のページバッファＰＢ[７：０]に供給されている。例えば、ページバッファＰＢ０にはカラムアドレスＤＹ１Ｗ０、ＤＹ１Ｒ０が供給されている。
カラムアドレスＤＹ１Ｗ[７：０]、ＤＹ１Ｒ[７：０]は、各サブユニットＳＵＮＩＴ内のいずれのページバッファ群１３と転送回路ＰＢＴとを接続するかの選択を行うために用いられる（後述）。

上述したカラムアドレスＤＹ１Ｗ[７：０]、ＤＹ１Ｒ[７：０]、ＤＹ２[７：０]及びＤＹ３[７：０]により、カラムユニット毎に１本のビット線ＢＬが選択され、入出力回路１７は、選択されたビット線ＢＬに対応するページバッファ群１３におけるページバッファからデータを読み出し、パッド１００を介して外部に出力する。
しかしながら、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳは、６４個のカラムユニットＣＵＮＩＴ０からＣＵＮＩＴ６３における全てのページバッファ群１３におけるページバッファに共通に接続されている。

次に、図４は、カラムユニットＣＵＮＩＴ０における１つのサブユニットＳＵＮＩＴ、例えばサブユニットＳＵＮＩＴ０の構成例を示す図である。
サブユニットＳＵＮＩＴ０は、ページバッファＰＢ０からＰＢ７（すなわち、ＰＢ[７：０]）を有している。
ページバッファＰＢ０にはビットラインＢＬ０が接続され、ページバッファＰＢ１にはビットラインＢＬ１が接続され、…、ページバッファＰＢ７にはビットラインＢＬ７が接続されている。

ページバッファＰＢは、いずれも同様の構成をしており、一例として以下にページバッファＰＢ０を説明する。
ページバッファＰＢ０は、トランジスタ３１、３２、３３、３４、３５、３６、３７、３８、３９、４０、４１、４２、４３及び４４と、ラッチＬＴから構成されている。
ここで、トランジスタ３１及び３２は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor ）トランジスタである。一方、トランジスタ３３から４４は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴは、インバータＩＶ１及びＩＶ２から構成されている。ここで、インバータＩＶ１は、出力端子が接続点Ｎ２においてインバータＩＶ２の入力端子に接続され、入力端子が接続点Ｎ１においてインバータＩＶ２の出力端子に接続されている。

トランジスタ３１は、ソースが電源配線に接続され、ゲートに制御信号ＰＬＯＡＤの配線が接続され、ドレインがトランジスタ３３のゲートに接続されている。
トランジスタ３２は、ソースが電源配線に接続され、ゲートに制御信号ＰＢＲＳＴの配線が接続され、ドレインがトランジスタ３３のドレインに接続点Ｎ１において接続されている。
トランジスタ３３は、ソースがトランジスタ３４のドレインに接続されている。
トランジスタ３４は、ゲートが制御信号ＰＢＬＣＨの配線に接続され、ソースが接地されている。

トランジスタ３５は、ドレインが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳに接続され、ゲートが接続点Ｎ１に接続され、ソースがトランジスタ３６のドレインに接続されている。
トランジスタ３６は、ゲートが制御信号ＰＶＴＲの配線に接続され、ソースが接地されている。
トランジスタ３７は、ドレインが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳに接続され、ゲートが接続点Ｎ２に接続され、ソースがトランジスタ３８のドレインに接続されている。
トランジスタ３８は、ゲートが制御信号ＥＶＴＲの配線に接続され、ソースが接地されている。

トランジスタ４１は、ドレインがビット線ＢＬ０に接続され、ゲートが制御信号ＢＬＳＬＴに接続され、ソースがトランジスタ３１のソースと接続点ＳＯで接続されている。
トランジスタ４２は、ドレインがビット線ＢＬ０に接続され、ゲートが制御信号ＰＤＩＳの配線が接続され、ソースが接地されている。
トランジスタ４０は、ドレインがトランジスタ４１のソースに接続点ＳＯにおいて接続され、ゲートが制御信号ＰＢＧＭの配線に接続され、ソースが接続点Ｎ２に接続されている。
トランジスタ３９は、ドレインが接続点Ｎ２に接続され、ゲートがカラムアドレスＤＹ１Ｗ０の配線に接続され、ソースが転送回路ＰＢＴ０に接続されている。
トランジスタ４３は、ドレインが転送回路ＰＢＴ０に接続され、ゲートがカラムアドレスＤＹ１Ｒ０の配線に接続され、ソースがトランジスタ４４のドレインに接続されている。
トランジスタ４４は、ゲートが接続点Ｎ２に接続され、ソースが接地されている。
ページバッファＰＢ１、…、ＰＢ７も、上述したページバッファＰＢ０と同様の構成である。

転送回路ＰＢＴ０は、サブユニットＳＵＮＩＴ０に設けられており、ページバッファＰＢ０からＰＢ７におけるトランジスタ３９のソースと書込線ＤＩＮＢＵＳ０との接続及び非接続を制御し、またトランジスタ４３のドレインと読出線ＤＯＵＴＢＵＳ０との接続及び非接続を制御する。
転送回路ＰＢＴ０は、ｎチャネル型ＭＯＳトランジスタであるトランジスタ５１及び５２と、アンド回路５０とから構成されている。
トランジスタ５１は、ドレインがページバッファＰＢ０からＰＢ７におけるトランジスタ３９のソースに共通に接続され、ゲートがアンド回路５０の出力に接続され、ソースが書込線ＤＩＮＢＵＳ０に接続されている。
トランジスタ５２は、ドレインがページバッファＰＢ０からＰＢ７におけるトランジスタ４３のドレインに共通に接続され、ソースが読出線ＤＯＵＴＢＵＳに接続されている。
アンド回路５０は、カラムデコーダ１５からカラムアドレスＤＹ２[７：０]及びＤＹ３[７：０]の各々が対応する入力端子に供給され、カラムアドレスがサブユニットＳＵＮＩＴ０を示すデータのとき、トランジスタ５１及び５２をオン状態とする（「Ｈ」レベルの信号をトランジスタ５１及び５２のゲートに対して出力する）。

チャージ回路２６は、ｐチャネル型ＭＯＳトランジスタであるトランジスタ５３及び５４から構成されている。
トランジスタ５３は、ソースが電源配線に接続され、ゲートが制御信号ＶＥＲＩＦＹＢの配線に接続され、ドレインが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳに接続されている。
トランジスタ５４は、ソースが電源配線に接続され、ゲートが制御信号ＢＵＳＰＣの配線に接続され、ドレインが読出線ＤＯＵＴＢＵＳ０に接続されている。

次に、図５は各ブロックＢＬＣ内におけるビット線ＢＬのオープンあるいは隣接するビット線ＢＬのショートにより、冗長カラムセルと置換されたカラムセルの書き込み、消去ベリファイの判定に与える影響を説明する図である。
また、図６は不揮発性メモリセルに記憶されているデータの読み出し、書き込み及び消去ベリファイにおいて、図４のラッチＬＴにおける接続点Ｎ１及びＮ２の状態を示すテーブルである。
図４、図５及び図６を用いて、ページバッファＰＢ０の動作を以下に説明する。

＜読み出し時＞
読み出し時において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出しモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムアデコーダ１５は、カラムアドレスＤＹＩＷ０及びＤＹ１Ｒ０を「Ｌ」レベルとしている。
制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、強制的に接続点Ｎ１に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２に「Ｌ」レベルのデータを書き込み、リセット時のデータを記憶させる。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態とし、図６に示すデータ設定としてリセット処理を終了する。

不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＰＤＩＳを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一旦接地レベルに変化させる。
そして、制御回路２０は、制御信号ＰＤＩＳ及び制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させる。
これにより、トランジスタ４２はオフ状態となり、トランジスタ３１及び４１はオン状態となる。そして、トランジスタ３１及び４１を介してビット線ＢＬが所定の電位にプリチャージされる。

次に、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルとし、トランジスタ３１をオフ状態とする。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。
これにより、トランジスタ３２及び３３がオン状態となり、ロウデコーダ１４が選択したワード線ＷＬがゲートに接続されている不揮発性メモリセルＭＣからデータが読み出される。ここで、ロウデコーダ１４は、選択したワード線ＷＬを「Ｌ」レベルとし、選択されたワード線ＷＬ以外の全てのワード線を、電圧生成回路１６が生成した電圧（例えば、５Ｖ）を印加し、選択されたワード線ＷＬ以外のワード線ＷＬがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。

この結果、不揮発性メモリセルＭＣに「０」データが書き込まれているとき、不揮発性メモリセルＭＣがオフ状態であり、ビット線ＢＬが「Ｈ」レベルのままであり、トランジスタ３３がオン状態にある。
このため、接続点Ｎ１の電位は、トランジスタ３３及び３４を介する電流により、図６に示すように「Ｌ」レベルに変化する。また、接続点Ｎ２の電位は、「Ｈ」レベルとなる。
一方、不揮発性メモリセルＭＣに「１」データが書き込まれているとき、不揮発性メモリセルＭＣがオン状態となり、ビット線ＢＬが「Ｌ」レベルに変化し、トランジスタ３３がオフ状態のままとなる。
このため、接続点Ｎ１の電位は、トランジスタ３３がオフ状態であるため、接地点に対して電流が流れず、図６に示すように「Ｈ」レベルのままである。同様に、接続点Ｎ２の電位も、「Ｌ」レベルのままである。

次に、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルとし、トランジスタ５４をオン状態とし、読出線ＤＯＵＴＢＵＳ０を「Ｈ」レベルにプリチャージする。
そして、制御回路２０は、制御信号ＢＵＳＰＣを「Ｈ」レベルとし、トランジスタ５４をオフ状態として、プリチャージ処理を終了させる。
プリチャージが終了した後、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢ０を選択するため、制御信号ＤＹ１Ｒ０を「Ｈ」レベルとする。
また、カラムデコーダ１５は、入力されたアドレスに対応する各カラムユニット内のいずれかのサブユニット、例えばサブユニットＳＵＮＩＴ０を選択するため、アンド回路５０が「Ｈ」レベルを出力するカラムアドレスＤＹ２及びＤＹ３を出力する。ここで、トランジスタ５１及び５２はオン状態となる。本実施形態の説明においては、６４個のカラムユニットの各々において、６４個のサブユニットＳＵＮＩＴからいずれか一つのサブユニットＳＵＮＩＴを選択するが、説明のために、６４個のカラムユニットＣＵＮＩＴ０からＣＵＮＩＴ６３の内、サブユニットＳＵＮＩＴ０からＳＵＮＩＴ６３からなるカラムユニットＣＵＮＩＴ０について説明している。

これにより、不揮発性メモリセルＭＣに「０」のデータが書き込まれている場合、接続点Ｎ２が「Ｈ」レベルであり、トランジスタ４４がオン状態となるため、読出線ＤＯＵＴＢＵＳ０はトランジスタ５２、４３及び４４を介して接地され、「Ｌ」レベルとなり、この「Ｌ」レベルのデータが入出力回路１７を介して外部に「０」として出力される。
一方、不揮発性メモリセルＭＣに「１」のデータが書き込まれている場合、接続点Ｎ２が「Ｌ」レベルであり、トランジスタ４４がオフ状態となるため、読出線ＤＯＵＴＢＵＳ０は接地されずに、「Ｈ」レベルのままであり、この「Ｈ」レベルのデータが入出力回路１７を介して外部に「１」として出力される。

＜書き込みベリファイ時＞
全不揮発性メモリセルに対してデータ「０」を書き込み、データが正常に書き込まれるか否かの判定を行う。
書き込みベリファイ時において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ１８に書き込みベリファイモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレスＤＹＩＷ０及びＤＹ１Ｒ０を「Ｌ」レベルとしている。

制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。これにより、トランジスタ３１がオン状態となり、接続点ＳＯが「Ｈ」レベルとなり、トランジスタ３３がオン状態となる。また、トランジスタ３４がオン状態となることにより、強制的に接続点Ｎ１に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２に「Ｈ」レベルのデータが書き込み、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３１及び３４をオフ状態とし、図６に示すデータ設定としてリセット処理を終了する。

次に、制御回路２０は、不揮発性メモリセルＭＣに対して「０」を書き込むため、書込線ＤＩＮＢＵＳ０に「Ｌ」レベルのデータを供給する。
そして、カラムデコーダ１５は、アドレスレジスタ１９が出力するカラムアドレスに対応するサブユニットＳＵＮＩＴ０を選択するため、このサブユニットＳＵＮＩＴ０に対応するアンド回路５０が「Ｈ」レベルを出力するカラムアドレスＤＹ２及びＤＹ３を出力する。ここで、トランジスタ５１及び５２はオン状態となる。
また、カラムデコーダ１５は、選択されたサブユニットＳＵＮＩＴ０の全てのページバッファＰＢ０からＰＢ７のラッチＬＴの接続点Ｎ２に「Ｌ」レベルのデータを書き込むため、制御信号ＤＹ１Ｗ０を「Ｈ」レベルとする。これにより、トランジスタ３９がオン状態となる。
このように、トランジスタ３９を介して、書込線ＤＩＮＢＵＳ０から接続点Ｎ２に対して「Ｌ」レベルのデータが書き込まれることにより、図６に示すように、「０」データを書き込む際における、ラッチＬＴの接続点Ｎ１が「Ｈ」レベルであり、接続点Ｎ２が「Ｌ」レベルの状態となる。

次に、制御回路２０は、制御信号ＤＹ１Ｗ０を「Ｌ」レベルとしてページバッファＰＢ０からＰＢ７各々のトランジスタ３９をオフ状態とする。
この処理において、ページバッファＰＢにおけるラッチＬＴへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、制御回路２０は、アドレスから生成したカラムアドレスＤＹ２[７：０]及びＤＹ３[７：０]を順次切り替えて、カラムユニット内のサブユニットＳＵＮＩＴのいずれかを選択し、カラムアドレスＤＹ１Ｗ[７：０]を順次変化させ、選択したサブユニットＳＵＮＩＴにおけるページバッファＰＢ０からＰＢ７のいずれかを選択し、選択したラッチＬＴへの書き込み動作を繰り返して行う。ここで、制御回路２０は、例えば、カラムアドレスＤＹ２[７：０]及びＤＹ３[７：０]を順次切り替え、この状態において選択されたサブユニットＳＵＩＮＴにおいて、カラムアドレスＤＹ１Ｗ[７：０]を順次増加させて、選択されるページバッファＰＢのラッチＬＴの接続点Ｎ２に対し、「Ｌ」レベルのデータを書き込む。
そして、制御回路２０は、制御信号ＰＰＧＭ及びＢＬＳＬＴを「Ｈ」レベルとする。
また、ロウデコーダ１４は、選択されたワード線ＷＬに高電圧を供給し、選択されないワード線ＷＬに対して「Ｈ（例えば、５Ｖ）」を供給する。
これにより、選択されたワード線ＷＬに接続されている不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｌ」レベルとなり、不揮発性メモリセルＭＣに対して電荷が書き込まれ、「０」データが記憶される。
そして、ロウデコーダ１４は、ワード線ＷＬを「Ｌ」レベルに変化させ、書き込み処理を終了する。

次に、正常に書き込まれたか否かの判定を行うため、制御回路２０は、ページバッファＰＢに不揮発性メモリセルＭＣのデータを読み出す。
すなわち、不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＰＤＩＳを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一端接地レベルに変化させる。
そして、制御回路２０は、制御信号ＰＤＩＳ及びＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させる。
これにより、トランジスタ４２はオフ状態となり、トランジスタ３１及び４１はオン状態となる。そして、トランジスタ３１及び４１を介してビット線ＢＬが所定の電位にプリチャージされる。

次に、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルとし、トランジスタ３１をオフ状態とする。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、制御信号ＰＢＬＧＨを「Ｈ」レベルに変化させる。
これにより、トランジスタ３２及び３３がオン状態となり、ロウデコーダ１４が選択したワード線ＷＬがゲートに接続されている不揮発性メモリセルＭＣからデータが読み出される。ここで、ロウデコーダ１４は、選択したワード線ＷＬを「Ｌ」レベルとし、選択されたワード線ＷＬ以外の全てのワード線を、電圧生成回路１６が生成した高電圧（例えば、１５Ｖ）を印加し、選択されたワード線ＷＬ以外のワード線ＷＬがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
これにより、「０」データが書き込まれている場合、ラッチＬＴの接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベルとなる。

ブロックＢＬＣ０のワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのラッチＬＴに読み出された後、制御回路２０は、制御信号ＶＥＲＩＦＹＢを「Ｌ」レベルに変化させ、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｈ」レベルにプリチャージする。
そして、制御信号２０は、制御信号ＰＶＴＲを「Ｈ」レベルとし、ブロックＢＬＣ０に接続するカラムユニットの全てのページバッファＰＢのトランジスタ３６をオン状態とする。
このとき、ブロックＢＬＣ０に接続するカラムユニットの全てのページバッファＰＢにおける接続点Ｎ１が「Ｌ」レベルとなっている場合、全てのトランジスタ３５がオン状態とならない。
このため、ブロックＢＬＣ０に接続するカラムユニット全てのページバッファＰＢのトランジスタ３５がオフ状態である場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルのままであり、データ端子から「Ｈ」レベルの出ているブロックＢＬＣ０の不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことが検出できる。上述した動作は、他のブロックＢＬＣ１からＢＬＣ６３においても同様に行われる。

一方、ページバッファ１３のいずれかのページバッファＰＢにおける接続点Ｎ１が「Ｈ」レベルとなっている場合、この「Ｈ」レベルである接続点Ｎ１のページバッファＰＢにおけるトランジスタ３５がオン状態となる。
このため、ページバッファ１３のいずれかのページバッファＰＢのトランジスタ３５がオン状態となった場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルから「Ｌ」レベルに変化し、データ端子から「Ｌ」レベルの出ているブロックＢＬＣ０の不揮発性メモリセルＭＣへのデータの書き込みが正常に行わないことが検出される。
上述した動作は、他のブロックＢＬＣ１からＢＬＣ６３においても同様に行われる。

＜消去ベリファイ時＞
全不揮発性メモリセルに対して消去処理を行い、データが正常に消去されたか否かの判定を行う。
消去ベリファイ時において、外部から消去ベリファイを示すコマンドデータが入力され、コマンドレジスタ１８に消去ベリファイモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴ、ＶＥＲＩＦＹＢ、ＢＵＳＰＣを「Ｈ」レベルとしている。
また、カラムアデコーダ１５は、カラムアドレスＤＹＩＷ０及びＤＹ１Ｒ０を「Ｌ」レベルとしている。

制御回路２０は、電圧生成回路１６に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、ブロックＢＬＣ単位の不揮発性メモリセルＭＣに対して、この消去電圧を印加する（消去のためのストレスの印加）。
これにより、消去電圧が印加されたブロックＢＬＣ全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
次に、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、トランジスタ３２をオン状態とし、ラッチＬＴの接続点Ｎ１に強制的に「Ｈ」レベルのデータを書き込むリセット動作を行う。これにより、図６のテーブルに示すように、ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２に「Ｌ」レベルのデータが書き込まれる。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態とし、リセット処理を終了する。

次に、制御回路２０は、制御信号ＰＤＩＳを「Ｈ」レベルに変化させ、一旦、ビット線ＢＬの電位を接地レベルとする。
そして、制御回路２０は、制御信号ＰＤＩＳを「Ｌ」レベルに変化させた後、制御信号ＰＬＯＡＤを「Ｌ」レベルとし、制御信号ＢＬＳＬＴを「Ｈ」レベルとして、トランジスタ３１及び４１をオン状態とする。
これにより、トランジスタ３１及び４１を介して、ビット線ＢＬが所定の電圧にプリチャージされる。このとき、制御回路２０は、図２における選択ゲート信号ＶＳＳＬ及びＣＳＬを「Ｌ」レベルとし、選択トランジスタＳＧ１及びＳＧ２をオフ状態としている。
所定の時間経過後、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、トランジスタ３１をオフ状態とし、制御線ＢＬＳＬＴを「Ｌ」レベルに変化させ、トランジスタ４１をオフ状態とし、接続点ＳＯ及びビット線ＢＬのプリチャージを終了する。この所定の時間は、予め測定された接続点ＳＯ及びビット線ＢＬの電位がプリチャージする電圧に安定するまでの時間である。

ロウデコーダ１４は、制御回路２０からの制御信号により全ワード線ＷＬを「Ｌ」レベルに変化させる。
そして、ロウデコーダ１４が全ワード線ＷＬを「Ｌ」レベルとすることで、各ビット線ＢＬに接続されたブロックＢＬＣ内の全ての不揮発性メモリセルＭＣのデータが、消去電圧の印加により消去されている場合、ＮＡＮＤセルアレイＮＡは導通状態となり、ＮＡＮＤセルアレイＮＡにおけるメモリセルＭＣのいずれか１つでもデータが消去されていない場合、ＮＡＮＤセルアレイＮＡは非導通となる。
次に、制御回路２０は、図２における選択ゲート信号ＶＳＳＬ及びＶＧＳＬを「Ｈ」レベルとし、選択トランジスタＳＧ１及びＳＧ２をオン状態とする。
これにより、ビット線ＢＬに接続されるＮＡＮＤセルアレイＮＡの不揮発性メモリセルＭＣが全てＯＮ状態の場合、ＮＡＮＤセルアレイＮＡは導通状態となっており、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる。
一方、ビット線ＢＬに接続されるＮＡＮＤセルアレイＮＡの不揮発性メモリセルＭＣのいずれか１つでも「０」データの書き込みが消去されていない場合、不揮発性メモリセルＭＣがオン状態とならず、ＮＡＮＤセルアレイＮＡが非導通状態となっており、ビット線ＢＬはプリチャージされた状態、すなわち「Ｈ」レベルのままとなる。

次に、制御回路２０は、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させ、トランジスタ４１をオン状態とする。
これにより、接続点ＳＯは、不揮発性メモリセルＭＣに「０」データが書き込まれており、ビット線ＢＬが「Ｈ」レベルの場合、「Ｈ」レベルのままであり、不揮発性メモリセルＭＣが消去され、ビット線ＢＬが「Ｌ」レベルの場合、「Ｈ」レベルから「Ｌ」レベルに変化する。ここで、接続点ＳＯの接地容量より、ビット線ＢＬの接地容量が大きいため、接続点ＳＯの電位は、トランジスタ４１がオン状態となった際、ビット線ＢＬの電位となる。

次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
これにより、不揮発性メモリセルＭＣの「０」データが消去されて、接続点ＳＯの電位が「Ｌ」レベルの場合、ラッチＬＴの接続点Ｎ１が「Ｈ」レベルのままであり、不揮発性メモリセルＭＣの「０」データが消去されないと、接続点ＳＯの電位が「Ｈ」レベルの場合、ラッチＬＴの接続点Ｎ１が「Ｌ」レベルとなる。
すなわち、不揮発性メモリセルＭＣの「０」データの消去が行われた場合、ラッチＬＴの接続点Ｎ２は「Ｌ」レベルのままであり、不揮発性メモリセルＭＣの「０」データの消去が行われない場合、ラッチＬＴの接続点Ｎ２は「Ｈ」レベルに変化する。

ブロックＢＬＣ０のワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのラッチＬＴに読み出された後、制御回路２０は、制御信号ＶＥＲＩＦＹＢを「Ｌ」レベルに変化させ、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｈ」レベルにプリチャージする。
そして、制御信号２０は、制御信号ＥＶＴＲを「Ｈ」レベルとし、ページバッファ１３の全てのページバッファＰＢのトランジスタ３８をオン状態とする。
このとき、ページバッファ１３の全てのページバッファＰＢにおける接続点Ｎ２が「Ｌ」レベルとなっている場合、全てのトランジスタ３７がオン状態とならない。
このため、ページバッファ１３全てのページバッファＰＢのトランジスタ３７がオフ状態である場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルのままであり、データ端子から「Ｈ」レベルの出ているブロックＢＬＣ０の不揮発性メモリセルＭＣの「０」データの消去が正常に行われたことを検出できる。上述した動作は、他のブロックＢＬＣ１からＢＬＣ６３においても同様に行われる。

一方、ページバッファ１３のいずれかのページバッファＰＢにおける接続点Ｎ２が「Ｈ」レベルとなっている場合、この「Ｈ」レベルである接続点Ｎ２のページバッファＰＢにおけるトランジスタ３８がオン状態となる。
このため、ページバッファ１３におけるいずれかのページバッファＰＢのトランジスタ３７がオン状態である場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルから「Ｌ」レベルに変化し、データ端子から「Ｌ」レベルの出ているブロックＢＬＣ０の不揮発性メモリセルＭＣへのデータの消去が行われていないことが検出できる。
上述した動作は、他のブロックＢＬＣ１からＢＬＣ６３においても同様に行われる。

次に、図７は、上述した書き込みベリファイ処理及び消去ベリファイ処理において、図５に示すビット線ＢＬのオープンあるいは隣接ビット線とのショートが存在するとして、冗長カラムセルと置換した被置換カラムセル（欠陥カラムセル）のベリファイにおける影響を示すテーブルである。
本実施形態の構成において、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳは、ページバッファ１３（冗長カラムセルアレイのページバッファも含む）において、各ページバッファＰＢのトランジスタ３５及び３７のドレインに共通に接続され、トランジスタ３５あるいは３７によりオア回路が構成されている。
このため、欠陥カラムセルとして置換した後も、ベリファイ時の判定のときには、ラッチＬＴにおける接続点Ｎ１またはＮ２のデータが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳのレベル判定処理に影響を及ぼす。

書き込みベリファイ処理の際、図５に示すように、ビット線ＢＬがオープンの場合、ビット線ＢＬの電位は、「Ｈ」レベルであるため、ラッチＬＴの接続点Ｎ１が「Ｌ」レベルとなるため、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルに維持され、図６に示すＰＡＳＳの状態にあるため問題はない。
また、書き込みベリファイ処理の際、図５に示すように、ビット線ＢＬが隣接する他のビット線ＢＬとショートしている場合、双方ともまたいずれかのビット線ＢＬに接続された不揮発性メモリセルＭＣに「０」データが書き込まれない場合、ビット線ＢＬの電位は「Ｌ」レベルとなる。このとき、トランジスタ３３はオフ状態であり、ラッチＬＴの接続点Ｎ１のデータが「Ｈ」レベルに保持され、図６に示すＰＡＳＳの状態にあり問題はない。

一方、消去ベリファイ処理の際、図５に示すように、ビット線ＢＬがオープンの場合、ビット線ＢＬの電位は、「Ｈ」レベルであるため、ラッチＬＴの接続点Ｎ２が「Ｈ」レベルとなるため、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｌ」レベルとなり、ワード線ＷＬにより選択された不揮発性メモリセルにおいて、欠陥と判定され冗長カラムセルと置換された被置換カラムセル以外の全て（冗長カラムセルを含めて）の不揮発性メモリセルがＰＡＳＳであっても、被置換カラムセルの不揮発性メモリセルＭＣの読み出し結果がＦＡＩＬであるため、ベリファイの結果が図６に示すＦＡＩＬの状態にとなる。
また、消去ベリファイ処理の際、図５に示すように、ビット線ＢＬが隣接する他のビット線ＢＬとショートしている場合、ショートしているビット線ＢＬ双方に接続された不揮発性メモリセルＭＣにおいて共に「０」データが消去されるため、ビット線ＢＬの電位は「Ｈ」レベルとなる。このとき、トランジスタ３３はオフ状態であり、ラッチＬＴの接続点Ｎ１のデータが「Ｈ」レベルに保持され、図６に示すＰＡＳＳの状態にあり問題はない。

上述したように、欠陥を有するとして置換された被置換カラムセルが、消去ベリファイの判定結果に影響を及ぼすことが判る。
したがって、本実施形態においては、上述した消去ベリファイ処理の際、イレーズインヒビット生成回路２４及びＭＵＸ２３により、以下のように被置換カラムセルに対応するページバッファＰＢのラッチＬＴに対し、ＰＡＳＳと判定されるデータを書き込む。これにより、被置換カラムセルの影響によって、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｌ」レベルとすることを防止する。

次に、図８は、本実施形態における不揮発性半導体記憶装置における消去イレーズ処理の動作例を示すフローチャートである。
また、図９は、図８のステップＳ２からステップＳ５までの処理における図４のページバッファＰＢの動作を示すタイミングチャートである。
以下、図３、図４、図８及び図９を用いて、本実施形態における消去ベリファイ処理の動作説明を行う。外部から消去ベリファイ処理を行うことを指示するコマンドデータがアドレスレジスタ１９に書き込まれ、制御回路２０がこのコマンドにより、ベリファイ処理を実行する。このとき、制御回路２０は、内部の消去のためにワード線ＷＬに印加するストレスの印加回数のレジスタを０にリセットする。

ステップＳ１：
制御回路２０は、消去を行うブロックＢＬＣに対し、不揮発性メモリセルＭＣのデータを消去する消去電圧を印加し、対応するブロックＢＬＣの全ての不揮発性メモリセルＭＣのデータの消去処理を行う。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴ、ＶＥＲＩＦＹＢ、ＢＵＳＰＣを「Ｈ」レベルとしている。また、制御回路２０は、図２における制御信号ＶＳＳＬ及びＶＧＳＬを「Ｌ」レベルとしている。
また、カラムアデコーダ１５は、カラムアドレスＤＹＩＷ０及びＤＹ１Ｒ０を「Ｌ」レベルとしている。

ステップＳ２：
制御回路２０は、時刻ｔ１において、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、トランジスタ３２をオン状態とする。
これにより、ページバッファＰＢのリセット処理が行われ、ラッチＬＴの接続点Ｎ１が「Ｈ」レベルとなり、接続点Ｎ２が「Ｌ」レベルとなる。
そして、制御回路２０は、時刻ｔ２において、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態として、リセット動作を終了する。
このとき、制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させ、接続点ＳＯ及びビット線ＢＬのプリチャージを行う。

次に、制御回路２０は、時刻ｔ３において、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＢＬＳＴを「Ｌ」レベルに変化させる。
そして、ロウデコーダ１４は、制御回路２０からの制御信号により全ワード線ＷＬを「Ｌ」レベルに変化させる。
全ビット線ＷＬが「Ｌ」レベルとなることで、各ビット線ＢＬに接続されたＮＡＮＤセルアレイＮＡの全てのメモリセルＭＣのデータが消去されている場合、ＮＡＮＤセルアレイＮＡは導通状態となり、ＮＡＮＤセルアレイＮＡにおけるメモリセルＭＣのいずれか１つでもデータが消去されていない場合、ＮＡＮＤセルアレイＮＡは非導通となる。
次に、制御回路２０は、図２における選択ゲート信号ＶＳＳＬ及びＶＧＳＬを「Ｈ」レベルとし、選択トランジスタＳＧ１及びＳＧ２をオン状態とする。
これにより、ビット線ＢＬに接続されるＮＡＮＤセルアレイＮＡの不揮発性メモリセルＭＣが全てＯＮ状態の場合、ＮＡＮＤセルアレイＮＡは導通状態となっており、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる（点線）。
一方、ビット線ＢＬに接続されるＮＡＮＤセルアレイＮＡの不揮発性メモリセルＭＣのいずれか１つでも「０」データの書き込みが消去されていない場合（例えばビット線がオープンの場合）、不揮発性メモリセルＭＣがオン状態とならず、ＮＡＮＤセルアレイＮＡが非導通状態となっており、ビット線ＢＬはプリチャージされた状態、すなわち「Ｈ」レベルのままとなる（実線）。

次に、制御回路２０は、時刻ｔ４おいて、所定の時間が経過した後、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させ、トランジスタ４１をオン状態とする。
これにより、接続点ＳＯの電圧は、ビット線ＢＬの電圧が「Ｌ」レベルの場合、「Ｌ」レベルに変化し（点線）、ビット線ＢＬの電圧が「Ｈ」レベルの場合、「Ｈ」レベルに維持される（実線）ことになる。
そして、制御回路２０は、時刻ｔ５において、ラッチＬＴにデータを書き込むため、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。
これにより、トランジスタ３３は、接続点ＳＯの電位が「Ｈ」レベルである場合、オン状態となり、ラッチＬＴの接続点Ｎ１を「Ｈ」レベルから「Ｌ」レベルに変化させる。
一方、トランジスタ３３は、接続点ＳＯの電位が「Ｌ」レベルである場合、オフ状態となり、ラッチＬＴの接続点Ｎ１を「Ｈ」レベルに維持する。
また、制御回路２０は、時刻ｔ６となる前に、制御信号ＢＬＳＬＴ及びＰＢＬＣＨと、図２における制御信号ＶＳＳＬ及びＶＧＳＬを「Ｌ」レベルに変化させる。

ステップＳ３：（疑似データを書き込む被置換カラムセルのアドレスの検出）
このステップがすでに説明したイレーズベリファイ処理に追加される処理である。
そして、イレーズベリファイ処理の後、アドレスレジスタ１９は、時刻ｔ６において、カラムアドレスを変化させる（０から４０９５まで、ここでカラムリダンダンシの置換単位は８ビットである）。
そして、判定部２２は、カラムアドレスが１つインクリメントされる毎に、冗長アドレス設定部２１に書き込まれている被置換カラムセルのカラムアドレスと、アドレスレジスタ１９から出力されるカラムアドレスとを比較し、比較結果が一致すると、イレーズインヒビット生成回路２４へ一致したことを示す一致信号を、制御回路２０及びイレーズインヒビット生成回路２４へ出力する。

ステップＳ４：（疑似データのラッチＬＴへの書き込み処理）
イレーズインヒビット生成回路２４は、一致信号が入力されると、「Ｌ」レベルのデータをＭＵＸ２３へ出力する。
また、イレーズインヒビット生成回路２４は、一致信号が入力されることにより、ＭＵＸ２３の２つの入力端子と１つの出力端子との接続を切り替える。
すなわち、イレーズインヒビット生成回路２４は、ＭＵＸ２３の一方の入力端子に供給される入出力回路１７のデータではなく、ＭＵＸ２３の他方の入力端子に対して自身が供給している疑似データを、ＭＵＸ２３の出力端子から出力させる制御信号を、ＭＵＸ２３に対して出力する。
これにより、ＭＵＸ２３は、イレーズインヒビット生成回路２４により入力端子と出力端子との接続の切替が行われ、他方の入力端子に供給されるイレーズインヒビット生成回路２４から出力される「Ｌ」レベルの信号を、書込線ＤＩＮＢＵＳに対して出力する。

ここで、本実施形態には、冗長アドレス設定部２１とアドレスレジスタ１９とのカラムアドレスを比較し、一致した場合、この被置換カラム単位ではなく、冗長カラム単位に置換する置換回路が存在している。
しかしながら、イレーズインヒビット生成回路２４は、この消去ベリファイ処理のモードにおいて、判定部２２から一致信号が入力されると、置換回路の動作とは関係なく、カラムデコーダ１５に対して、アドレスレジスタ１９の出力する被置換カラムセルのカラムアドレスに対応させて、カラムアドレスＤＹ１Ｗ及びカラムアドレスＤＹ２、ＤＹ３を出力させる制御を行う。
すなわち、カラムデコーダ１５は、アドレスレジスタ１９の出力するカラムアドレスの示すビット線に対応するサブユニットＳＵＮＩＴを選択するカラムアドレスＤＹ２及びＤＹ３を出力する。

また、カラムデコーダ１５は、アドレスレジスタ１９の出力するカラムアドレスの示すビット線に対応するページバッファＰＢを選択するカラムアドレスＤＹ１Ｗを出力する。
これにより、書込線ＤＩＮＢＵＤＳにおける「Ｌ」レベルのデータがラッチＬＴの接続点Ｎ２に書き込まれ、接続点Ｎ２が「Ｌ」レベルに変化し、接続点Ｎ１が「Ｈ」レベルに変化する。
そして、制御回路２０は、ロウアドレスが１つインクリメントされる毎に（また、全てのロウアドレスを選択状態としてもよい）、カラムアドレスを１つずつインクリメントして、全てのカラムアドレスと冗長アドレス設定部２１に設定されたカラムアドレスとを判定部２２に比較させる。
この比較結果において、制御回路２０は、冗長アドレス設定部２１に設定されているカラムアドレス全てに対応するページバッファＰＢのラッチＬＴに対して疑似データの書き込みを行う。

ステップＳ５：（ベリファイ判定）
制御回路２０は、時刻ｔ７において、制御信号ＰＤＩＳを所定の期間「Ｈ」レベルとし、トランジスタ４２をオン状態として、ビット線ＢＬのディスチャージを行い、ビット線ＢＬを「Ｌ」レベルとする。
そして、制御回路２０は、制御信号ＶＥＲＩＦＹＢを所定の時間「Ｌ」レベルとし、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｈ」レベルにプリチャージする。
所定の時間が経過した後、制御回路２０は、制御信号ＶＥＲＩＦＹＢを「Ｈ」レベルとした後、制御信号ＥＶＴＲを所定の時間「Ｈ」レベルとする。この所定の時間は、予め測定された、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位が安定するまでの時間である。

このとき、置換された被置換カラムセルのページバッファＰＢにおけるラッチに対し、「０」データの消去が行われていることを示すデータが、疑似データとして書き込まれている。
このため、置換された被置換カラムセルの欠陥がビット線ＢＬのオープンである場合でも、このビット線ＢＬに対応するページバッファＰＢのトランジスタ３７はオン状態とはならず、被置換カラムセルの影響により、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位を「Ｌ」レベルに変化させることはない。

一方、ワード線で選択されている不揮発性メモリセルにおいていずれかの不揮発性メモリセルＭＣが消去されていない場合、その不揮発性メモリセルＭＣの接続されたビット線ＢＬが「Ｈ」レベルのままとなり、ラッチＬＴの接続点Ｎ２が「Ｈ」レベルとなる。この結果、図９の点線で示すように、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｌ」レベルとなり、消去出来ていないことを示す。
このように、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位が「Ｌ」レベルに変化するのは、ワード線で選択されているいずれかの不揮発性メモリセルＭＣの「０」データの消去が行われていない場合に限られ、正確な消去ベリファイ処理が行えることになる。

そして、制御回路２０は、全てのワード線ＷＬが選択され、「Ｌ」レベルの状態において、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルの場合、その不揮発性半導体記憶装置をパスとしてベリファイ処理を終了し、予め設定された出力端子から、パスであることを示す結果の信号を出力する。
一方、制御回路２０は、全てのワード線ＷＬが選択され、「Ｌ」レベルの状態において、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｌ」レベルとなった場合、処理をステップＳ６へ進める。

ステップＳ６：（ストレス印加回数の判定）
次に、制御回路２０は、内部のレジスタに記憶されているストレスの印加回数に１を加算し、レジスタに新しい印加回数として書き込む。
レジスタに印加回数を書き込んだ後、制御回路２０は、ワード線ＷＬに印加した印加回数が予め設定されている制限回数に一致したか否かの判定を行う。
このとき、制御回路２０は、ストレスの印加回数が制限回数に一致した場合、制限回数では消去できないとして、この不揮発性半導体記憶装置をフェイルとして消去ベリファイの処理を終了し、予め設定された出力端子から、フェイルであることを示す結果の信号を出力する。
一方、制御回路２０は、ストレスの印加回数が制限回数と一致しない、すなわち印加回数が制限回数以下である場合、処理をステップＳ１に戻す。

上述したように、制御回路２０は、消去のストレスを印加し、図１０のテーブルのように、ページバッファＰＢ０のラッチＬＴの接続点Ｎ１（０）から、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの全てが「Ｈ」となり、「０」データが消去されている場合、パスと判定される。
図１０は、ページバッファＰＢ０のラッチＬＴの接続点Ｎ１（０）から、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの、ストレス印加回数（Ｅｒａｓｅ Ｃｙｃｌｅ）毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すものである。

一方、本実施形態における被置換カラムセルに対応するページバッファＰＢにおけるラッチＬＴの接続点Ｎ１に疑似データを書き込まなかった場合、図１１に示すように、ビット線がオープン状態となっている接続点Ｎ１[３]が「Ｈ」レベルに変化しないため、予め設定された制限回数として設定されたｎ回でも、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位は「Ｌ」レベルとなる。このため、置換先の冗長カラムセルがパスであり、製品的には問題がないとしも、被置換カラムセルが消去ベリファイの判定に影響を及ぼすため、パスであってもフェイルと判定されることになる。一方、図１０に示すように、接続点Ｎ１[３]に疑似データを書き込むことにより、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの全てが「Ｈ」となり、「０」データが消去されている場合、パスと判定される。
図１１は、ページバッファＰＢ０のラッチＬＴの接続点Ｎ１（０）から、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの、ストレス印加回数（Ｅｒａｓｅ Ｃｙｃｌｅ）毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すものである。

上述したように、本実施形態の不揮発性半導体記憶装置は、消去ベリファイ処理の際に、置換された被置換カラムセルに対応するページバッファＰＢのラッチＬＴに対して、「０」データが消去されたとする疑似データ（正常データ）を書き込む構成となっている。
このため、本実施形態の不揮発性半導体記憶装置によれば、オア構成で形成している消去ベリファイの一括判定回路２５の判定に、欠陥がビット線ＢＬのオープンである場合でも、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位を「Ｌ」レベルに変化させることがなく、パスをフェイルとして判定することがない。
そして、本実施形態によれば、従来例のように、欠陥ビットとして置換される被置換カラムセルのページバッファＰＢを共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳから切り離すためのフューズを設ける必要がないため、置換するメモリ数を小さくして、置換の効果を向上させ、かつチップサイズを小さくすることができる。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１１…メモリセルアレイ
１２…冗長カラムセルアレイ
１３…ページバッファ群
１４…ロウデコーダ
１５…カラムデコーダ
１６…電圧生成回路
１７…入出力回路
１８…コマンドレジスタ
１９…アドレスレジスタ
２０…制御回路
２１…冗長アドレス設定部
２２…判定部
２３…ＭＵＸ
２４…イレーズインヒビット生成回路
２５…一括判定回路
２６…チャージ回路
３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，４４，５１，５２，５３，５４…トランジスタ
５０…アンド回路
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬｎ−１、ＢＬｎ…ビット線
ＢＬＣ…ブロック
ＣＳＬ…共通ソース線
ＤＩＮＢＵＳ…データ書込線
ＤＯＵＴＢＵＳ…データ読出線
ＩＶ１，ＩＶ２…インバータ
ＬＴ…ラッチ
ＭＣ０，ＭＣ１，ＭＣｍ−２，ＭＣｍ−１，ＭＣｍ…不揮発性メモリセル
Ｎ１，Ｎ２，ＳＯ…接続点
ＮＡ…ＮＡＮＤ（ナンド：）セルアレイ
ＰＢ０，ＰＢ１，ＰＢ７…ページバッファ
ＰＢＴ０，ＰＢＴ１，ＰＢＴ２，ＰＢＴ６４…転送回路
ＳＵＮＩＴ０，ＳＵＮＩＴ１，ＳＵＮＩＴ２，ＳＵＮＩＴ６３…サブユニット
ＳＧ１，ＳＧ２…選択トランジスタ
ＷＬ０，ＷＬ１，ＷＬｍ−２，ＷＬｍ−１，ＷＬｍ…ワード線
ＶＥＲＩＦＹＰＡＳＳ…共通ベリファイ判定信号線

Claims (6)

1. 複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
   前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、
   前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、
   ベリファイ処理において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、
   前記ベリファイ処理において、前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込む疑似データ書込回路と
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記ベリファイ処理が消去ベリファイ処理の場合であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記疑似データ書込回路が、
   前記欠陥ビット線のアドレスである欠陥アドレスを記憶する冗長アドレス設定部と、
   ビット線の処理アドレスを設定し、当該処理アドレスを１つずつインクリメントするアドレスレジスタと、
   前記欠陥アドレスと、前記処理アドレスとを比較し、一致していることを検出すると、一致信号を出力する判定部と、
   前記一致信号が供給されると、前記欠陥アドレスと一致した処理アドレスの前記ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込むイレーズインヒビット生成回路と
   をさらに有していることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 前記疑似データ書込回路が、
   前記ラッチにデータを書き込むための書込線に対し、外部から入力されるデータと前記イレーズインヒビット生成回路からの疑似データとのいずれを出力するかのスイッチ回路をさらに有し、
   前記一致信号が入力されると前記疑似データを前記書込線に出力することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記イレーズインヒビット生成回路が、
   前記処理アドレスにより前記欠陥ビット線を選択し、当該欠陥ビット線に対応する前記ページバッファの前記ラッチにデータを書き込むトランジスタに対して、当該トランジスタをオン状態とする書き込み信号を出力することを特徴とする請求項３または請求項４に記載の不揮発性半導体記憶装置。
6. 複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路とを有する不揮発性半導体記憶装置に対するベリファイ方法であり、
   前記ビット線毎に設けられたページバッファのラッチに対し、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶する過程と、
   前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定回路により一括判定する過程と、
   前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを疑似データ書込回路により書き込む過程と
   を有することを特徴とする不揮発性半導体記憶装置のベリファイ方法。

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