JP3176011B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、例えば電気的書替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に係わり、また、トンネル電流により
メモリセルに対して書き込み／消去を行うＥＥＰＲＯＭ
に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース・ドレインを
隣接するもの同士で共用する形で直列接続して１単位と
してビット線に接続するものである。メモリセルは通
常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層され
たＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ
型基板又はｐ型ウェル内に集積形成される。ＮＡＮＤセ
ルのドレイン側は選択ゲートを介してビット線に接続さ
れ、ソース側はやはり選択ゲートを介して共通ソース線
に接続される。メモリセルの制御ゲートは、行方向に連
続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧ＶppW （＝１８Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及びドレイン側の選択ゲートには中間電圧Ｖ
m10 （＝１０Ｖ程度）を印加し、ビット線にはデータに
応じて０Ｖ又は中間電圧Ｖm8（＝８Ｖ程度）を与える。

【０００４】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで転送されて、電荷蓄積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“０”とする。ビット線にＶm8が与えられた時は電子
注入が実効的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“１”とする。デー
タ書き込みは制御ゲートを共有するメモリセルに対して
同時に行われる。

【０００５】データ消去は、選択されたＮＡＮＤセル内
の全てのメモリセルに対してブロック単位で同時に行わ
れる。即ち、選択されたＮＡＮＤセルブロック内の全て
の制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。
このとき、ｐ型ウェルに印加される高電圧に対して選択
ゲート，ビット線，ソース線も２０Ｖにされる。これに
より、選択されたＮＡＮＤセルブロック内の全てのメモ
リセルで電荷蓄積層の電子がｐ型ウェルに放出され、し
きい値は負方向にシフトする。消去しないＮＡＮＤセル
ブロック内のメモリセルの全制御ゲートは２０Ｖにされ
る。書き込みや消去に必要な高電圧は、内部で昇圧回路
で発生している。

【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖcc（例えば３Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。このため、書き込み後のメモリセ
ルのしきい値はＶcc以下でなければならない。

【０００７】このようなＮＡＮＤセル型ＥＥＰＲＯＭで
は、０Ｖ〜Ｖpp（〜２０Ｖ）の広い範囲の電圧を扱うた
め、例えば０Ｖ〜Ｖm10 （〜１０Ｖ）の範囲の電圧を扱
うトランジスタ（以下、Ｖｍ系Ｔｒ．と略す）と、０Ｖ
〜Ｖppまでの範囲の電圧を扱う高耐圧構造トランジスタ
（以下、Ｖpp系Ｔｒ．）とが必要であった。これは、Ｖ
m10 以下の電圧しか印加されない回路は、比較的トラン
ジスタサイズの小さいＶｍ系Ｔｒ．で構成し回路面積を
抑え、Ｖppが印加されるトランジスタのみＶpp系Ｔｒ．
とするためである。

【０００８】しかしながら、この種の装置にあっては次
のような問題があった。即ち、Ｖpp系Ｔｒ．としてｎチ
ャネル及びｐチャネルの各ＭＯＳトランジスタを使う
と、トランジスタの種類が増加し、製造コストが増加す
るという問題があった。また、Ｖpp系Ｔｒ．として例え
ばｎチャネルＭＯＳトランジスタのみで回路を構成する
と、トランジスタのしきい値による電圧転送効率の低下
のため、電源電圧を低くできないという問題があった。
さらに、Ｖpp系Ｔｒ．として低いしきい値を持つ例えば
ｎチャネルＭＯＳトランジスタで回路を構成すると、ト
ランジスタのリーク電流によって、待機中の消費電流が
増加する、或いは電源電圧から昇圧されるはずの高電圧
Ｖppが昇圧できない、などの問題があった。

【０００９】また、書き込み電圧や消去電圧を内部で昇
圧回路によって発生しているため製造ばらつきに弱い、
メモリセルの書き込み後のしきい値ばらつきはある所定
の範囲内に収めなければならない、などの問題があっ
た。

【００１０】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、Ｖpp系Ｔｒ．としてｎ
チャネル及びｐチャネルの各ＭＯＳトランジスタを使う
と、トランジスタの種類が増加し、製造コストが増加す
るという問題があった。また、Ｖpp系Ｔｒ．として、例
えばｎチャネルＭＯＳトランジスタのみで回路を構成す
ると、トランジスタのしきい値による電圧転送効率の低
下のため、電源電圧を低くできないという問題があっ
た。さらに、Ｖpp系Ｔｒ．として低いしきい値を持つ例
えばｎチャネルＭＯＳトランジスタで回路を構成する
と、トランジスタのリーク電流によって、待機中の消費
電流が増加する、或いは電源電圧から昇圧されるはずの
高電圧Ｖppが昇圧できない、などの問題があった。ま
た、書き込み電圧や消去電圧を内部で昇圧回路によって
発生しているため製造ばらつきに弱い、メモリセルの書
き込み後のしきい値ばらつきはある所定の範囲内に収め
なければならない、などの問題があった。

【００１１】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、Ｖpp系Ｔｒ．として
しきい値が低いｎチャネルＭＯＳトランジスタのみで回
路を構成しても、待機中の消費電力を少なくすることが
でき、かつ高電圧Ｖppを十分に昇圧することができ、電
源電圧の低減化及び製造コストの低減化等をはかり得る
半導体記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭは、Ｖpp系Ｔｒ．として低いしきい
値を持つ例えばｎチャネルＭＯＳトランジスタのみを用
いる。電圧転送効率の面だけからいえば、消去や書き込
みのための高電圧を転送するＶpp系Ｔｒ．は全て低いし
きい値を持つ例えばｎチャネルＭＯＳトランジスタのみ
とする。リーク電流を抑えるため、待機中はブロック選
択回路を全て選択状態にする。また、ゲート電極を共有
するＶpp系Ｔｒ．を２つ直列接続した電圧転送回路と、
その接続部に接続され電圧非転送時のリークを抑えるた
めのバイアスを印加するため活性化されるバイアス回路
とでスイッチング回路を構成し、待機中の消費電流を低
減するため待機中はこのバイアス回路を非活性化する。

【００１３】また、書き込み後のしきい値分布を測定
し、所定の分布度数以上のしきい値から書き込み電圧の
調整を行い、また、そのしきい値から所定の値以上離れ
たしきい値を持つメモリセルを救済する。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】即ち本発明は、メモリセルがマトリクス状
に配置されたメモリセルアレイと、前記メモリセルを制
御するためのメモリセル制御手段とを備えた不揮発性半
導体記憶装置において、前記メモリセル制御手段を構成
するスイッチング回路は、第１のＭＯＳトランジスタの
ソース電極と第２のＭＯＳトランジスタのドレイン電極
が接続され、前記第１のＭＯＳトランジスタのゲート電
極と前記第２のＭＯＳトランジスタのゲート電極が接続
さた電荷転送回路と、前記第１のＭＯＳトランジスタの
ソース電極及び前記第２のＭＯＳトランジスタのドレイ
ン電極に活性化されてバイアス電圧を印加するバイアス
回路とからなり、前記バイアス回路を活性化し、前記第
１のＭＯＳトランジスタのドレイン電極と前記第２のＭ
ＯＳトランジスタのソース電極を電気的に切り離し、前
記バイアス回路を非活性化し、前記第１のＭＯＳトラン
ジスタのドレイン電極と前記第２のＭＯＳトランジスタ
のソース電極を電気的に接続し、待機中は、前記バイア
ス回路は被活性化されていることを特徴とする。

【００２１】

【００２２】

【００２３】

【００２４】

【作用】本発明においては、Ｖpp系Ｔｒ．として低いし
きい値を持つ例えばｎチャネルＭＯＳトランジスタのみ
を用いるにも拘らず、リーク電流を低減することで、製
造コストの低い、低消費電力の、低い電源電圧でも効率
良く動作するＮＡＮＤセル型ＥＥＰＲＯＭを実現でき
る。

【００２５】また、メモリセルの本来の特性に合わせて
書き込み電圧調整やメモリセル救済を行うことにより、
精度良く信頼性の高いＮＡＮＤセル型ＥＥＰＲＯＭを実
現できる。

【００２６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２７】図１は、本発明の第１の実施例におけるＮ
ＡＮＤセル型ＥＥＰＲＯＭの構成を示している。２分割
されたメモリセルアレイ１Ａ，１Ｂに対して、それぞれ
ビット線を制御するための主ビット線制御回路２Ａ，２
Ｂと、副ビット線制御回路３Ａ，３Ｂが設けられてい
る。メモリセルアレイ１に対して、読み出し時にセンス
アンプとして、書き込み時に書き込みデータラッチ回路
として動作するデータラッチ兼センスアンプ４が設けら
れている。主、副ビット線制御回路２Ａ，２Ｂ，３Ａ，
３Ｂ及びデータラッチ兼センスアンプ４は、カラム系制
御回路５によって制御される。

【００２８】ブロックアドレスバッファ８の出力を受け
ブロック選択を行うブロック選択回路７Ａ，７Ｂと、選
択されたブロックのワード線を制御するワード線制御回
路６Ａ，６Ｂが、メモリセルアレイ１Ａ，１Ｂに対して
それぞれ設けられている。ブロック選択回路７Ａ，７Ｂ
とワード線制御回路６Ａ，６Ｂは、ロウ系制御回路９に
よって制御される。

【００２９】また、メモリセルアレイ１が形成されるセ
ルウェルとメモリセルのソース線を制御するために、そ
れぞれセルウェル制御回路１０とセルソース制御回路１
１が設けられている。

【００３０】書き込み／消去に必要なＶpp（〜２０
Ｖ），Ｖm10 （〜１０Ｖ），Ｖm8（〜８Ｖ）の電圧は、
Ｖpp昇圧回路１２，Ｖm10 昇圧回路１３，Ｖm8昇圧回路
１４でそれぞれ電源電圧Ｖcc（例えば３Ｖ）から昇圧さ
れる。

【００３１】図２（ａ）は、本実施例で用いられ、電圧
Ｖppが印加される高耐圧構造ｎチャネルＭＯＳトランジ
スタ（以下、HV n-ch Tr. ）Ｑｈを示している。図２
（ｂ）（ｃ）はこのトランジスタの静特性を示してい
て、図２（ａ）に見られるように、ソースと基板を接地
し５極管動作するようにドレインに電圧を印加した場合
のゲート電圧Ｖg をパラメータとしたドレイン電流Ｉd
を示している。しきい値Ｖt は図２（ｂ）に示されるよ
うに定義する。このHV n-ch Tr. Ｑｈのしきい値はエン
ハンスメントタイプのトランジスタに比べ低く、図２
（ｃ）に見られるようにゲート電圧Ｖg が０Ｖでもカッ
トオフしない、弱反転状態にある。しきい値Ｖt は負で
もよいが、しきい値Ｖt は正であってゲート電圧Ｖg が
０Ｖで弱反転状態となるのが望ましい。

【００３２】基板バイアス電圧を動作に合わせて適宜印
加してもよいが、接地しておくのが望ましい。

【００３３】図３（ａ）は、HV n-ch Tr. Ｑｈで構成さ
れた、スイッチング回路を示している。HV n-ch Tr. Ｑ
h1とＱh2がノードＮ1 で接続され、ゲート電圧はどちら
もＶ1 である。ノードＮ1 にバイアス回路１５が接続さ
れる。以下、ｎチャネルＭＯＳトランジスタの基板バイ
アスは断らない限り０Ｖである。

【００３４】HV n-ch Tr. Ｑh1のドレイン電圧ＶinをHV
n-ch Tr. Ｑh2のソース電圧Ｖoutに転送する場合、電
圧Ｖ1 をＶin＋Ｖｔ（sub=Ｖin）以上とする。Ｖｔ（su
b=Ｖsub ）は、基板バイアスが−Ｖsub の時の HV n-ch
Tr.のしきい値を示している。この時、バイアス回路１
５は非活性化状態にあり、ノードＮ1 に影響を与えない
ようにされている。

【００３５】電圧ＶinとＶout を電気的に遮断する場
合、Ｖ1 を十分低い電圧（例えば０Ｖ）にしてノードＮ
1 には活性化状態のバイアス回路１５によって所定の十
分高い電圧が印加される。電圧Ｖin或いはＶout が所定
の十分高い電圧であれば、HV n-ch Tr. Ｑh1或いはＱh2
はカットオフ状態となり、電圧ＶinとＶout は電気的に
遮断される。また、このスイッチング回路が待機中は、
バイアス回路１５も非活性化状態となる。

【００３６】このスイッチング回路のより具体的な回路
を図３（ｂ）に示し、本実施例での具体的な動作例を説
明する。HV n-ch Tr. Ｑh1とＱh2が直列接続され、HV n
-chTr. Ｑh3で構成されるバイアス回路がノードＮ1 に
接続される。バイアス回路の電源Ｖbiasは例えば電源電
圧Ｖcc（〜３Ｖ）とされる。電圧Ｖinが昇圧電位Ｖpp
（〜２０Ｖ）であって、これをＶout に転送する時、電
圧Ｖ1 はＶpp＋Ｖｔ（sub=Ｖpp）以上とされる。また、
バイアス回路の制御電圧Ｖ2 は例えば０Ｖにされる。ソ
ース，ドレインがＶcc、基板バイアス，ゲートが０Ｖの
状態でHV n-ch Tr. Ｑｈがカットオフ状態であれば、電
圧ＶinはＶout にのみ転送される。

【００３７】バイアス回路の制御電圧Ｖ2 が例えばＶcc
でも、バックバイアス効果により、ノードＮ1 からＶbi
asに電荷が転送されなければよい。

【００３８】電圧Ｖinが昇圧電位Ｖpp（〜２０Ｖ）であ
って、これとＶout を電気的に遮断する時、電圧Ｖ1 は
例えば０Ｖとされる。また、電圧Ｖ2 は例えばＶccとな
る。HV n-ch Tr. Ｑh3によって転送されるノードＮ1 の
電圧をＶn1とし、ソース，ドレインがＶn1、基板バイア
ス，ゲートが０Ｖの状態でHV n-ch Tr. Ｑｈがカットオ
フ状態であれば、HV n-ch Tr. Ｑh1はカットオフ状態と
なり、Ｖinに入力される電圧ＶppはＶout と電気的に遮
断される。

【００３９】例えば、本実施例のＮＡＮＤセル型ＥＥＰ
ＲＯＭが待機中（全ての回路は待機中）、図３（ｂ）に
示されるスイッチング回路も電圧Ｖ1 が例えば０Ｖで待
機中となる。電圧Ｖout が０Ｖの場合、電圧Ｖ2 が例え
ばＶccであると、電圧Ｖbiasであるところの例えばＶcc
がＶout にリークする。そこでこのスイッチング回路が
待機中は、電圧Ｖ2 は例えば０Ｖにされバイアス回路１
５は非活性化される。これによってＶbiasからＶout へ
のリーク電流は格段に低減される。待機中ＶinはＶcc程
度であることが多いのでＶinからＶout へのリーク電流
も存在するが、電圧Ｖ2 が例えばＶccである場合のＶbi
asからＶout へのリーク電流に比べれば格段に少ない。

【００４０】図３（ｃ）はスイッチング回路の変形例で
ある。HV n-ch Tr. Ｑh3と電圧Ｖbiasの間にエンハンス
メントタイプｐチャネルＭＯＳトランジスタ（以下、p-
ch Tr.）Ｑp1が直列に接続され、HV n-ch Tr. Ｑh3とで
バイアス回路１５を構成する。このp-ch Tr.は高耐圧構
造ではない。また、そのゲート電圧はＶ3 である。待機
中は電圧Ｖ3 が例えばＶccとされ、電圧ＶbiasからＶou
t へのリーク電流を遮断する。非待機中（活性化中）は
Ｖ3 は例えば０Ｖとされる。このスイッチング回路で
は、待機中、電圧Ｖ2 は例えばＶccでもよい。

【００４１】図３に示されたスイッチング回路は、しき
い値の低いHV n-ch Tr. Ｑｈで構成されるため、電圧Ｖ
inに印加される高電圧Ｖppを転送する場合、電圧Ｖ1 の
電位を低く抑えることができゲート絶縁膜耐圧を下げる
ことができるなど、の利点がある。

【００４２】図４は、メモリセルアレイ１の具体的な構
成を示している。メモリセルＭ1 〜Ｍ16が直列接続さ
れ、一端はデプレッションタイプ選択トランジスタＳ1
とエンハンスメントタイプ選択トランジスタＳ2 を介し
てビット線ＢＬに接続され、他端はデプレッションタイ
プ選択トランジスタＳ3 とエンハンスメントタイプ選択
トランジスタＳ4 を介して共通ソース線Ｖsourceに接続
され、ＮＡＮＤ型セルユニットＮＣＵ１を構成する。

【００４３】メモリセルＭ1 〜Ｍ16のゲート電極はそれ
ぞれ制御ゲートＣＧ1 〜ＣＧ16に接続され、複数個のＮ
ＡＮＤ型セルユニットで共有する。制御ゲートを共有す
る、ＮＡＮＤセルユニットＮＣＵ1 に隣接したＮＡＮＤ
セルユニットＮＣＵ2 は、選択トランジスタＳ1 のタイ
プが異なる。これは、選択トランジスタＳ2 〜Ｓ4 に関
しても同じである。つまり、１本の選択ゲート、例えば
ＳＧＤ1 を共有する選択トランジスタＳ1 は、デプレッ
ションタイプとエンハンスメントタイプのものが交互に
配置される。

【００４４】交互に配置されたＮＡＮＤ型セルユニット
ＮＣＵ1 とＮＣＵ2 は、隣接した１組でビット線ＢＬを
共有する。また、制御ゲートＣＧ1 〜ＣＧ16、選択ゲー
トＳＧＤ1 ，ＳＧＤ2 ，ＳＧＳ1 ，ＳＧＳ2 を共有する
ＮＡＮＤ型セルユニットでブロックを構成する。メモリ
セルＭ及び選択トランジスタＳはｎチャネルタイプであ
り、このメモリセルアレイは、専用のｐタイプウェル C
-p-well 上に形成される。

【００４５】図５は、図１に示されるワード線制御回路
６とブロック選択回路７を図４で示したメモリセルアレ
イとともに具体的に示している。

【００４６】HV n-ch Tr. Ｑh20 〜24とエンハンスメン
トタイプｎチャネルＭＯＳトランジスタ（以下、n-ch T
r.）Ｑn4で選択ゲート、例えばＳＧＤ1 を制御する選択
ゲート制御回路を構成する。n-ch Tr. Ｑｎは高耐圧構
造ではない。HV n-ch Tr. Ｑh21 〜23で構成される回路
は、図３（ｃ）に示したHV n-ch Tr. Ｑh1〜3 で構成さ
れるスイッチング回路と同じ構成である。 HV n-ch Tr.
Ｑh25 で制御ゲート、例えばＣＧ１を制御する制御ゲー
ト制御回路を構成する。４つの選択ゲート制御回路と１
６個の制御ゲート制御回路で、１つのセルブロックのワ
ード線を制御するワード線制御回路６を構成する。

【００４７】各ワード線制御回路６は、ブロック選択回
路７の出力Ｎ2 をブロック選択信号として、選択された
ブロックの制御ゲートＳＧＤ1 ，ＳＧＤ2 ，ＳＧＳ1 ，
ＳＧＳ2 と制御ゲートＣＧ1 〜16に、各ブロックに共通
の電圧ＶＳＧＤ1 ，ＶＳＧＤ2 ，ＶＳＧＳ1 ，ＶＳＧＳ
2 と電圧ＶＣＧ1 〜16をそれぞれ選択的に転送し印加す
る。

【００４８】ブロック選択回路７は、大きく２つの回路
から構成される。１つは、p-ch Tr.Ｑp2〜5 、n-ch Tr.
Ｑn1〜3 、ヒューズＦ1 、インバータＩ1 ，Ｉ2 、ＮＯ
ＲゲートＧ1 ，Ｇ2 から構成されるブロックアドレスデ
コーダである。ヒューズＦが切断されている場合、或い
はブロックアドレス信号ＲＡ，ＲＢ，ＲＣのうち１つで
も“Ｌ”である場合、デコーダ活性化反転信号ＲＤＥＮ
ＢＢが“Ｌ”の時、ブロックアドレスデコーダの出力Ｎ
3 は“Ｌ”となってブロック非選択状態となる。この
時、副デコーダ活性化反転信号ＲＤＥＮＢＢＤが“Ｌ”
なら、信号φは“Ｈ”となる。

【００４９】もう１つは、ＮＡＮＤゲートＧ3 ，インバ
ータＩ3 ，HV n-ch Tr. Ｑh4〜19で構成される電圧変換
回路である。ノードＮ3 が“Ｈ”でブロック選択状態と
なって、信号ＲＮＧＲＤが発振すると、このブロック選
択回路の出力Ｎ2 が電圧ＶppRW＋Ｖｔ（sub=ＶppRW）と
なる。待機時、全てのブロック選択回路７は、電圧Ｖpp
RWからのリーク電流を防ぐため、信号ＲＤＥＮＢＢが
“Ｈ”とされノードＮ3が“Ｈ”となってブロック選択
状態となる。

【００５０】電圧変換回路が正常に動作するためには、
HV n-ch Tr. ＱｈのＶｔ（sub=ＶppRW）がＶcc以下であ
るのが望ましい。また、HV n-ch Tr. Ｑｈは基板バイア
ス０Ｖ、ソース電圧とゲート電圧がＶccで、極弱い反転
状態或いはカットオフ状態であるのが望ましい。

【００５１】図６は、図１に示される主ビット線制御回
路２、副ビット線制御回路３とデータラッチ兼センスア
ンプ４の具体的な構成を示している。

【００５２】主ビット線制御回路２Ａは、n-ch Tr.Ｑn1
4 のゲート電極である信号ＳＡが“Ｈ”となるとデータ
ラッチ兼センスアンプ４と接続される。n-ch Tr.Ｑn15,
16は、データラッチ兼センスアンプ４に記憶されている
データに応じて、ベリファイ信号ＶＲＦＹＡが“Ｈ”に
なると、デプレッションタイプｎチャネルＭＯＳトラン
ジスタＱd1のゲート電極を充電する。デプレッションタ
イプｎチャネルＭＯＳトランジスタのチャネルは、メモ
リセルアレイ中のディプリションタイプの選択トランジ
スタのチャネル形成時に同時に形成すれば、製造工程を
増加させることなく形成される。或いは、このデプレッ
ションタイプｎチャネルＭＯＳトランジスタの代わり
に、HV n-ch Tr. ＱｈでＭＯＳキャパシタを形成しても
よい。

【００５３】信号ＳＲが“Ｈ”、信号ＳＳ1 又はＳＳ2
が“Ｈ”となってメモリセルアレイ１Ａのビット線ＢＬ
1 又はＢＬ2 と主ビット線制御回路２を選択的に接続す
る。このため、n-ch Tr.Ｑn17,19,20 とHV n-ch Tr. Ｑ
h28,29が設けられている。n-ch Tr.Ｑn18 は信号ＲＳＴ
が“Ｈ”でビット線をリセットする。

【００５４】主ビット線制御回路２Ｂは主ビット線制御
回路２Ａと同じ回路構成であるが、セルアレイ１Ｂのビ
ット線ＢＬ3 ，ＢＬ4 に対応して、信号ＳＡに対して信
号ＳＢ、信号ＶＲＦＹＡに対して信号ＶＲＦＹＢが制御
信号として設定される。

【００５５】データラッチ兼センスアンプ４は、n-ch T
r.Ｑn11 〜13とp-ch Tr.Ｑp6〜8 で構成されるフリップ
フロップＦＦと、イコライズ回路であるn-ch Tr.Ｑn10
と、カラム選択ゲートであるn-ch Tr.Ｑn21,22と、カラ
ムアドレスデコーダであるＮＯＲ回路Ｇ4 で構成され
る。

【００５６】信号φN ，φp がそれぞれ“Ｈ”，“Ｌ”
でフリップフロップＦＦは活性化され、それぞれ
“Ｌ”，“Ｈ”で非活性化される。信号φE が“Ｈ”と
なると、フリップフロップＦＦの２端子はイコライズさ
れる。電圧ＶＢＩＴＨはフリップフロップＦＦの電源電
圧である。カラムアドレス反転信号ＣＡＤＤＢｎ（ｎ＝
１，２，３）が全て“Ｌ”、カラムアドレスデコーダ活
性化反転信号ＣＥＮＢＢが“Ｌ”で、カラム選択ゲート
が“ＯＮ”となり、フリップフロップＦＦとデータ入出
力線ＩＯＡ，ＩＯＢが接続される。

【００５７】副ビット線制御回路３Ａは、HV n-ch Tr.
Ｑh26,27とn-ch Tr.Ｑn5,6で構成されるビット線選択ゲ
ートと、ビット線リセットのためのn-ch Tr.Ｑn7と、ビ
ット線に電圧ＶＡを転送するためのn-ch Tr.Ｑn8と、ビ
ット線電位検出回路であるn-ch Tr.Ｑn9と、欠陥ビット
線救済のためのヒューズＦ2,3 で構成される。

【００５８】信号ＳＳ1 とＳＳ2 によって選択的にビッ
ト線ＢＬ1 又はＢＬ2 を副ビット線制御回路３Ａに接続
する。信号ＲＳＴＤが“Ｈ”でビット線をリセットす
る。信号ＰＲＥが“Ｈ”で、ビット線充電電圧ＶＡをビ
ット線に転送する。ビット線電位検出回路の出力はφDT
CAとして出力される。リーク欠陥のあるビット線ではヒ
ューズＦ2,3 が切断される。

【００５９】副ビット線制御回路３Ｂは副ビット線制御
回路３Ａと同じ回路構成であるが、セルアレイ１Ｂのビ
ット線ＢＬ3 ，ＢＬ4 に対応して、電圧ＶＡに対して電
圧ＶＢ、信号φDTCAに対して信号φDTCBが設定される。

【００６０】図７，８〜１３に従って、メモリセルアレ
イ１、主ビット線制御回路２、副ビット線制御回路３、
データラッチ兼センスアンプ４、ワード線制御回路６、
ブロック選択回路７の動作を説明する。図中のセルアレ
イ部とはメモリセルアレイ１の部分、ロウデコーダ部と
はワード線制御回路６とブロック選択回路７の部分、セ
ンスアンプ部とは主ビット線制御回路２と副ビット線制
御回路３とデータラッチ兼センスアンプ４の部分のこと
を示している。

【００６１】図７，８は、ＮＡＮＤセルユニットＮＣＵ
1 が選択され、制御ゲートＣＧ2 が選択され、ビット線
ＢＬ1 が選択されている場合の読み出し動作のタイミン
グを示している。この場合、ビット線ＢＬ3 がダミービ
ット線となり、ビット線ＢＬ2,4 はシールド線となる。

【００６２】まず、信号ＳＳ1 が“Ｌ”となって、ビッ
ト線ＢＬ1 が副ビット線制御回路３Ａ、ビット線ＢＬ2
が主ビット線制御回路２Ａ、ビット線ＢＬ3 が副ビット
線制御回路３Ｂ、ビット線ＢＬ4 が主ビット線制御回路
２Ｂ、に接続される。信号ＰＲＥが“Ｈ”となって電圧
ＶＡ（例えば１．２Ｖ）、ＶＢ（例えば１．０Ｖ）がそ
れぞれビット線ＢＬ1 ，ＢＬ3 に充電される。充電終了
後、信号ＰＲＥが“Ｌ”、続いて信号ＳＳ2 が“Ｌ”と
なって、全ビット線はフローティングとなる。信号ＲＳ
Ｔが“Ｌ”、続いて、信号ＲＳＴＤが“Ｈ”、ＳＳ1 が
“Ｈ”となって、選択ビット線ＢＬ1 とダミービット線
ＢＬ3 が主ビット線制御回路２に接続され、ビット線Ｂ
Ｌ2,4 は副ビット線制御回路３に接続され接地される。

【００６３】信号ＲＤＥＮＢＢが“Ｌ”となって、ブロ
ックアドレス信号ＲＡｎ，ＲＢｎ，ＲＣｎ（図７，８で
はまとめてＡｄｄＲとしている）が全て“Ｈ”となった
ブロック選択回路７のみ、その出力Ｎ2 は“Ｈ”とな
る。信号ＲＤＥＮＢＢＤが“Ｌ”となり、信号ＲＮＧＲ
Ｄが発振すると、ブロック選択回路７の出力Ｎ2 はＶcc
＋Ｖｔ（sub=Ｖcc）まで昇圧される。また、信号ＬＩＮ
ＫもＶcc＋Ｖｔ（sub=Ｖcc）以上に昇圧される。

【００６４】信号ＶＣＧ1,3 〜16、ＶＳＧＤ2 ，ＶＳＧ
Ｓ2 がＶccとなって、選択された制御ゲートＣＧ2 のみ
０Ｖ、その他のＣＧ1,3 〜16はＶccとなる。メモリセル
Ｍのしきい値が０Ｖ以上ならビット線ＢＬ1 の電位は変
化せず、０Ｖ以下ならビット線ＢＬ1 の電位はダミービ
ット線ＢＬ3 の電位以下に低下する。書き込みベリファ
イ時には、図７，８中点線のようにＶＣＧ2 は例えば
０．５ＶとなってＣＧ2が０．５Ｖとなり、ビット線Ｂ
Ｌ1 の電位がダミービット線ＢＬ3 の電位以下に低下す
るのは、メモリセルＭのしきい値が０．５Ｖ以下の時と
なる。

【００６５】信号ＶＳＧＤ2 ，ＶＳＧＳ2 ，ＶＣＧ1 〜
16が全て０Ｖ、信号ＲＮＧＲＤの発振が止まり、信号Ｒ
ＤＥＮＢＢＤが“Ｈ”続いてＲＤＥＮＢＢが“Ｈ”にな
った後、信号ＳＲが“Ｌ”となり、選択ビット線ＢＬ1
の電位はデプレッションタイプｎチャネルＭＯＳトラン
ジスタＱd1のゲート電極に、ダミービット線ＢＬ3 の電
位はデプレッションタイプｎチャネルＭＯＳトランジス
タＱd2のゲート電極に取り込まれる。この後、書き込み
ベリファイ時のみ信号ＶＲＦＹＡが“Ｈ”となって、
“１”書き込み後のデプレッションタイプｎチャネルＭ
ＯＳトランジスタＱd1のゲート電極の電位は、デプレッ
ションタイプｎチャネルＭＯＳトランジスタＱd2のゲー
ト電極の電位以上にされる。

【００６６】信号φN ，φP がそれぞれ“Ｌ”，
“Ｈ”、続いて信号φE が“Ｈ”となってデータラッチ
兼センスアンプ４はリセットされる。信号ＳＡ，ＳＢが
“Ｈ”となって主ビット線制御回路２とデータラッチ兼
センスアンプ４が接続され、信号φP が“Ｌ”、φN が
“Ｈ”となってデプレッションタイプｎチャネルＭＯＳ
トランジスタＱd1,2のゲート電極の電位がセンスされ、
そのデータはラッチされる。信号ＳＲが“Ｈ”となっ
て、センスされた情報はビット線ＢＬを介して、ビット
線電位検出回路であるn-ch Tr.Ｑn9のゲートに転送され
る。

【００６７】書き込みベリファイ時に書き込みが終了し
ている場合は、全てのダミ−ビット線ＢＬ3 が“Ｌ”と
なっているので、前もって“Ｈ”に充電されている信号
φDCTBは“Ｈ”のままとなる。消去ベリファイ時に消去
が終了している場合は、全ての選択ビット線ＢＬ1 が
“Ｌ”となっているので、前もって“Ｈ”に充電されて
いる信号φDCTAは“Ｈ”のままとなる。

【００６８】本実施例では、デプレッションタイプｎチ
ャネルＭＯＳトランジスタＱd1,2のゲート電極にビット
線ＢＬの電位を取り込んでセンスしているが、図７，８
に一点鎖線で示されているように信号ＳＲを制御すれ
ば、ビット線ＢＬを直接センスできる。

【００６９】読み出し中は、ブロック選択回路７の電圧
ＶppRWとデータラッチ兼センスアンプ４の電圧ＶＢＩＴ
Ｈは電源電圧Ｖccである。

【００７０】図９，１０は、ＮＡＮＤセルユニットＮＣ
Ｕ1 が選択され、制御ゲートＣＧ2が選択され、ビット
線ＢＬ1 が選択されている場合の書き込み動作のタイミ
ングを示している。

【００７１】信号ＲＤＥＮＢＢが“Ｌ”となり、ブッロ
クアドレスＡｄｄＲが確定し、信号ＲＤＥＮＢＢＤが
“Ｌ”となって、信号ＲＮＧＲＤが発振すると、ブッロ
ク選択回路の出力Ｎ2 がＶppRW＋Ｖｔ（sub=ＶppRW）に
なる。

【００７２】信号ＳＳ2 が“Ｌ”となって、選択ビット
線ＢＬ1 は主ビット線制御回路２Ａに、非選択ビット線
ＢＬ2 は副ビット線制御回路３Ａに接続される。また、
信号ＲＳＴが“Ｌ”となる。

【００７３】信号ＶＳＧＤ2 ，ＶＳＧＳ1 ，ＶＣＧ1 〜
16、電圧Ｖsource，ＶＡ、信号ＰＲＥ，ＶＲＦＹＡが電
源電圧Ｖccとなる。このとき選択ビット線ＢＬ1 は、
“１”書き込みの場合“Ｈ”で“０”書き込みの場合
“Ｌ”となる。信号ＶＲＦＹＡが“Ｌ”となって、信号
ＳＡが“Ｈ”となるとビット線ＢＬ1 とデータラッチ兼
センスアンプ４は、主ビット線制御回路２Ａを介して接
続される。

【００７４】続いて、電圧Ｖsource，ＶＡ，ＶＢＩＴＨ
がＶm8昇圧回路１４の出力Ｖm8（〜８Ｖ）に、信号ＬＩ
ＮＫ、電圧ＶppRWがＶpp昇圧回路１２の出力ＶppW （〜
１８Ｖ）に、信号ＳＳ1 ，ＰＲＥ，ＳＡ，ＳＲがＶm10
昇圧回路１３の出力Ｖm10 （〜１０Ｖ）になる。

【００７５】また、信号ＶＳＧＤ2 ，ＶＳＧＳ1 ，ＶＣ
Ｇ1,3 〜16がＶm10 となる。このタイミングは電圧ＶＢ
ＩＴＨがＶm8に昇圧されるタイミングと同じでもよい。
続いて、信号ＶＣＧ2 がＶppW となり、選択された制御
ゲートＣＧ2 が書き込み電圧ＶppW となる。このとき選
択ビット線ＢＬ1 は、“１”書き込み時Ｖm8、“０”書
き込み時０Ｖである。また、非選択ビット線ＢＬ2 はＶ
m8である。これによって“０”書き込みのメモリセルＭ
でのみ、制御ゲートＣＧの電位ＶppW とチャネル電位０
Ｖの電位差で電荷蓄積層に電子注入が起こりしきい値が
正に方向にシフトする。

【００７６】この実施例では、“１”書き込み時のビッ
ト線ＢＬ1 、非選択ビット線ＢＬ2とＶsourceの電圧を
Ｖm8としたが、ビット線ＢＬ1 ，ＢＬ2 、ソース線Ｖso
urce、選択ゲートＳＧＤ2 ，ＳＧＳ1 をＶccとして制御
ゲートＣＧ1 〜16がＶccからＶm10 又はＶppW に高めら
れるのを利用して、制御ゲートＣＧとメモリセルＭのチ
ャネルの静電容量結合でメモリセルＭのチャネルをＶm8
程度にしてもよい。この場合は図９，１０の点線で示さ
れているようになり、チャネルフローティング方式と呼
ぶ。

【００７７】信号ＶＣＧ2 がＶppW からＶccとなり選択
された制御ゲートＣＧ2 がＶccとなる。続いて信号ＶＳ
ＧＤ2 ，ＶＳＧＳ1 ，ＶＣＧ1,3 〜16がＶm10 からＶcc
となり、各信号、電圧は待機状態にリセットされる。書
き込み動作中、信号φN はＶcc、φｐとφE は０Ｖであ
る。

【００７８】図１１は、書き込み動作中に電圧Ｖm8，Ｖ
m10 ，ＶppW が印加されるメモリセルアレイ以外の回路
の書き込みストレス試験の動作を示している。

【００７９】基本的に書き込み動作と同じであるが、書
き込み電圧ＶppW はどの制御ゲートにも印加されない。
さらに、選択ゲートＳＧＤ1 ，ＳＧＤ2 ，ＳＧＳ1 ，Ｓ
ＧＳ2 は同時に選択され、信号ＳＳ1 ，ＳＳ2 、電圧Ｖ
Ａ，ＶＢも同時に選択される。信号ＳＡ，ＳＢはどちら
も“Ｌ”のままである。信号ＳＡ，ＳＢが“Ｌ”である
のは、メモリセルアレイに電圧ストレスが印加されない
ようにするためで、信号ＳＡ，ＳＢにＶm10 が印加され
る場合のストレス試験は消去ストレス試験時に行う。こ
れは図１３でのちほど説明する。

【００８０】また、全てのブロックを選択するようにブ
ロックアドレスＡｄｄＲは発生させられる。このときブ
ロック選択回路７中のヒューズＦ1 が切断されたブロッ
クは選択されないが、このようなブロックも選択するに
は信号ＲＤＥＮＢＢとＲＤＥＮＢＢＤを“Ｈ”にしてお
けばよい。

【００８１】図１１の実線は第１書き込みストレス試験
を示していて、メモリセルアレイの選択ゲート，制御ゲ
ートにＶm10 が、ビット線とソース線にＶm8が印加され
る。図９，１０を用いて説明した書き込み動作でチャネ
ルフローティング方式の場合は、点線のようになる。図
１１の１点鎖線は第２書き込みストレス試験を示してい
て、選択ゲート，制御ゲート，ビット線，ソース線は全
て０Ｖである。第１の書き込みストレス試験時のデータ
ラッチ兼センスアンプ４のデータは、第２の書き込みス
トレス試験時に反転させられる。

【００８２】図１２は消去動作を示すタイミング図であ
る。まず、信号ＶＣＧ1 〜16が全てＶECG となる。この
ＶECG という電圧は、HV n-ch Tr. Ｑｈのソースとドレ
インにＶECG を印加し、ゲート及び基板電圧を０Ｖにし
たとき、HV n-ch Tr. Ｑｈがカットオフ状態になる電圧
であり、１Ｖ程度ある。ブロックアドレス信号ＲＡ，Ｒ
Ｂ，ＲＣは、選択ブロックで全て“Ｈ”（図１２でＡｄ
ｄＲが“Ｈ”として示される）、非選択ブロックではい
ずれかが“Ｌ”（図１２でＡｄｄＲが“Ｌ”として示さ
れる）である。

【００８３】信号ＲＤＥＮＢＢ，ＬＩＮＫ、ＳＳ1 とＳ
Ｓ2 が“Ｌ”となり、ビット線と非選択ブロックの制御
ゲートはフローティングとなる。また、ソース線Ｖsour
ceもフローティング状態にされている。続いて、信号Ｖ
ＳＧＤ1,2 とＶＳＧＳ1,2 がＶccとなり、メモリセルア
レイ１が形成されるセルウェル C-p-well がＶccとな
る。この結果、全ビット線ＢＬ，ソース線Ｖsource，全
選択ゲートＳＧ，全非選択ブロックの制御ゲートＣＧ
は、セルウェル C-p-well の電位によってほぼＶccまで
引き上げられる。選択ブロックの全制御ゲートＣＧのみ
ＶECG である。

【００８４】さらに、セルウェル C-p-well がＶpp昇圧
回路１２の出力である消去電圧ＶppE （〜２０Ｖ）とな
ると、全ビット線ＢＬ，ソース線Ｖsource，全選択ゲー
トＳＧ，全非選択ブロックの制御ゲートＣＧは、セルウ
ェル C-p-well の電位によってほぼＶppE まで引き上げ
られる。選択されたブロックの制御ゲートＣＧの電位Ｖ
ECG とセルウェル C-p-well の電位ＶppE との電位差に
よって、選択ブロックのメモリセルＭでは電荷蓄積層か
ら電子が放出され、しきい値は負の方向へシフトする。

【００８５】セルウェル C-p-well が消去電圧ＶppE か
らＶccになってから、各信号、電圧は待機状態にリセッ
トされる。消去動作中、電圧ＶppRWはＶcc、信号ＲＮＧ
ＲＤは０Ｖで、センスアンプ部の各信号、電圧は信号Ｓ
Ｓ1 ，ＳＳ2 を除いて待機中と同じである。

【００８６】図１３は、メモリセルアレイ以外の消去電
圧が印加される周辺回路の消去ストレス試験の動作を示
している。基本的に消去動作と同じであるが、どのブロ
ックも選択されない。また、書き込みストレス試験で行
われない、信号ＶＣＧ1 〜16のＶpp出力（書き込みでは
ＶppW だがＶppE を出力）が行われ、信号φN が
“Ｌ”、φｐが“Ｈ”となってデータラッチ兼センスア
ンプ４が非活性化され信号ＳＡ、ＳＢがＶm10 となる。

【００８７】図１４〜３７は、図１に示されたカラム系
制御回路５，ロウ系制御回路９，セルウェル制御回路１
０，セルソース制御回路１１，昇圧回路１２〜１４のう
ち、電圧Ｖm8，Ｖm10 ，Ｖppを扱う全ての主要回路を示
している。

【００８８】図１４（ａ）は、書き込み電圧／消去電圧
（Ｖpp）と接地電位を切り替えるためのＶppスイッチ回
路１６の具体的な構成を示している。図１４（ｂ）はこ
のＶppスイッチ回路の略式記号を示している。HV n-ch
Tr. Ｑh34 〜36，Ｑh37 〜39，Ｑh40 〜42，Ｑh43 〜45
はそれぞれ図３（ｃ）に示したスイッチング回路と同じ
構成である。信号ＰＯＮＢが“Ｈ”で出力Ｖout は０
Ｖ、信号ＰＯＮＢが“Ｌ”で信号ＲＮＧが発振すると出
力Ｖout は、書き込み電圧／消去電圧（Ｖpp）以上のＶ
pp＋Ｖｔ（sub=Ｖpp）となる。図３８はこの動作タイミ
ングを示している。待機中は信号ＲＮＧは０Ｖ、信号Ｐ
ＯＮＢはＶcc、電圧ＶppはＶccでＶout は０Ｖである。
信号ＰＯＮＢが０ＶとなるとＶout はＶcc−Ｖｔ（sub=
Ｖcc）程度となる。信号ＲＮＧが発振すると、電圧Ｖpp
がＶqqのときＶout はＶqq＋Ｖｔ（sub=Ｖqq）となる。
電圧ＶppがＶccとなり信号ＰＯＮＢがＶccとなるとＶou
t は０Ｖとなる。

【００８９】図１５（ａ）は、電圧Ｖm8又はＶm10 と接
地電位を切り替えるためのＶｍスイッチ回路１７の具体
的な構成を示している。図１５（ｂ）はこのＶｍスイッ
チ回路の略式記号を示している。HV n-ch Tr. Ｑh50 〜
52，Ｑh53 〜55はそれぞれ図３（ｃ）に示したスイッチ
ング回路と同じ構成である。信号ＰＯＮＢが“Ｈ”で出
力Ｖout は０Ｖ、信号ＰＯＮＢが“Ｌ”で信号ＲＮＧが
発振すると出力ＶoutはＶｍ＋Ｖｔ（sub=Ｖｍ）とな
る。図３９はこの動作タイミングを示している。待機中
は信号ＲＮＧは０Ｖ、信号ＰＯＮＢはＶccでＶout は０
Ｖである。信号ＰＯＮＢが０ＶとなるとＶout はＶcc−
Ｖｔ（sub=Ｖcc）程度となる。信号ＲＮＧが発振する
と、Ｖout はＶｍ＋Ｖｔ（sub=Ｖｍ）となる。信号ＰＯ
ＮＢがＶccとなるとＶout は０Ｖとなる。

【００９０】図１６（ａ）は、電源電圧Ｖccと接地電位
を切り替えるためのＶccスイッチ回路１８の具体的な構
成を示している。図１６（ｂ）はこのＶccスイッチ回路
の略式記号を示している。信号ＰＯＮＢが“Ｈ”で出力
Ｖout は０Ｖ、信号ＰＯＮＢが“Ｌ”で信号ＲＮＧが発
振すると出力Ｖout はＶcc＋２Ｖｔ（sub=Ｖcc）程度と
なる。図４０はこの動作タイミングを示している。待機
中は信号ＲＮＧは０Ｖ、信号ＰＯＮＢはＶccでＶout は
０Ｖである。信号ＰＯＮＢが０ＶとなるとＶout はＶcc
−Ｖｔ（sub=Ｖcc）程度となる。信号ＲＮＧが発振する
と、Ｖout はＶcc＋２Ｖｔ（sub=Ｖcc）程度となる。信
号ＰＯＮＢがＶccとなるとＶout は０Ｖとなる。

【００９１】図１７（ａ）は、書き込み電圧／消去電圧
と電源電圧Ｖcc電位を切り替えるためのＶpp−Ｖccスイ
ッチ回路１９の具体的な構成を示している。図１７
（ｂ）はこのＶpp−Ｖccスイッチ回路の略式記号を示し
ている。信号ＥＶＣＣＢが“Ｌ”で信号ＥＶＰＰが
“Ｌ”の時は出力Ｖout はＶcc、信号ＥＶＣＣＢが
“Ｈ”で信号ＥＶＰＰが“Ｈ”で信号ＲＮＧが発振する
と出力Ｖout はＶppとなる。図４１はこの動作タイミン
グを示している。待機中は信号ＲＮＧは０Ｖ、信号ＥＶ
ＣＣＢ，ＥＶＰＰは０ＶでＶout はＶcc程度のフローテ
ィングである。信号ＲＮＧが発振すると、Ｖout はＶcc
となる。信号ＥＶＣＣＢがＶccとなり続いて信号ＥＶＰ
ＰがＶccとなるとＶout はＶppとなる。信号ＥＶＰＰが
０Ｖとなって、続いて信号ＥＶＣＣＢが０ＶとなるとＶ
out はＶccとなる。

【００９２】この回路では、HV n-ch Tr. Ｑh63,64,70,
71,72,78,79 をよりしきい値の低いデプレッションタイ
プにすると安定性が増す。このときのデプレッションタ
イプ高耐圧構造ｎチャネルＭＯＳトランジスタは、ゲー
ト電圧がＶcc、ソース電圧がＶcc、ドレイン電圧がＶc
c、基板電圧が０Ｖで反転状態となり、ゲート電圧が０
Ｖ、ソース電圧がＶcc、ドレイン電圧がＶcc、基板電圧
が０Ｖでカットオフ状態となるようなものが望ましい。
また、デプレッションタイプを用いた場合、ＮＡＮＤ回
路Ｇ8,9 の入力信号ＲＮＧは必要なく０Ｖにしておけば
よい。さらに、上述のデプレッションタイプ高耐圧構造
ｎチャネルＭＯＳトランジスタＱhd1,2 を用いて図６１
のようにしてもよい。この図６１に示される回路は、用
いられるトランジスタの数が少なく回路面積を小さくで
きる。

【００９３】図５に示したブロック選択回路７のHV n-c
h Tr. Ｑh4,5,6,7を、上述のデプレッションタイプ高耐
圧構造ｎチャネルＭＯＳトランジスタＱhdにして、Ｑh
4,5のゲートを信号ＲＤＥＮＢＢＤとしてもよい。ま
た、図１４，１５，１６のHV n-ch Tr. Ｑh30,31,32,3
3,46,47,48,56,57,58を、上述のデプレッションタイプ
高耐圧構造ｎチャネルＭＯＳトランジスタＱhdにして、
Ｑh30,31,46,47,56,57のゲートを信号ＰＯＮＢにしても
よい。

【００９４】図１８は、信号ＶＣＧｎ（ｎ＝１〜１６）
を出力する制御ゲートドライバの具体的な構成を示して
いる。HV n-ch Tr. Ｑh95 〜97，Ｑh98 〜100 はそれぞ
れ図３（ｃ）に示したスイッチング回路と同じ構成であ
る。図４２はこの動作タイミングを示している。待機
中、信号ＲＮＧ，ＣＧＶＧＬ，ＣＧＶＣＣ，ＣＧＶＭ，
ＣＧＶＰＰ，ＷＰｎは０Ｖである。ＷＰｎ（ｎ＝１〜１
６）はそれぞれ出力ＶＣＧｎ（ｎ＝１〜１６）に対応し
ていて、ＷＰｎＢはその反転信号である。また、待機
中、信号ＣＧ０Ｖ，ＣＧＴＲはＶcc、電圧ＶＰＰＣＧ1
，ＶＰＰＣＧ2 はＶcc、電圧ＶＧＬは０Ｖである。よ
って出力ＶＣＧｎは０Ｖである。

【００９５】読み出し時などでは、信号ＣＧ０Ｖが０Ｖ
となって、信号ＣＧＶＧＬとＣＧＶＣＣがＶccとなる。
このときＷＰｎがＶccの場合、電圧ＶＧＬが出力され
る。ＶＧＬは読み出し時０Ｖ、書き込みベリファイ時は
ベリファイ電圧（〜０．５Ｖ）、メモリセルのしきい値
を測定するテスト動作の時は０Ｖ〜Ｖcc程度となる。Ｗ
Ｐｎが０Ｖの時、出力ＶＣＧｎはＶccとなる。

【００９６】書き込み時などでは、信号ＣＧ０Ｖが０
Ｖ、ＣＧＴＲが０Ｖ、ＣＧＶＣＣがＶccとなって、まず
Ｖccが出力される。その後、信号ＣＧＶＣＣが０Ｖとな
って、信号ＣＧＶＰＰとＣＧＶＭがＶccとなり、電圧Ｖ
ＰＰＣＧ1,2 がＶppW となる。この時、信号ＷＰｎがＶ
ccの場合はＶppＷが出力され、ＷＰｎが０Ｖの場合はＶ
m10 が出力される。電圧ＶＰＰＣＧ2 がＶccに戻ると、
ＷＰｎがＶccの場合出力はＶccとなる。こののちＶＰＰ
ＣＧ1 がＶccに戻る。続いて、信号ＣＧＶＰＰが０Ｖ、
ＣＧＶＭが０Ｖとなる。再度信号ＣＧＶＣＣをＶccにす
ると、ＷＰｎが０Ｖの場合出力がＶccになる。信号ＣＧ
ＶＣＣが０Ｖ、ＣＧ０ＶとＣＧＴＲがＶccとなって出力
は０Ｖに戻る。

【００９７】消去時などでは、信号ＣＧ０Ｖが０Ｖ、Ｗ
Ｐｎは全てＶccとなって、信号ＣＶＧＬがＶccとなるこ
とで電圧ＶＧＬが出力される。電圧ＶＧＬはＶECG （〜
１Ｖ）となっている。

【００９８】HV n-ch Tr. Ｑh94 を、上述のデプレッシ
ョンタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱ
hdにしてもよい。

【００９９】図１９は、信号ＶＳＧＸｎ（Ｘ＝Ｄ，Ｓ、
ｎ＝１，２）を出力する選択ゲートドライバの具体的な
構成を示している。HV n-ch Tr. Ｑh105〜107 は図３
（ｃ）に示したスイッチング回路と同じ構成である。図
４３はこの動作タイミングを示している。待機中、信号
ＲＮＧ，ＳＧＧＮＤ，ＳＧＶＣＣ，ＳＧＶＭ，ＷＳＸｎ
は０Ｖである。信号ＷＳＸｎ（Ｘ＝Ｄ，Ｓ、ｎ＝１，
２）は出力ＶＳＧＸｎ（Ｘ＝Ｄ，Ｓ、ｎ＝１，２）に対
応していて、ＷＳＸｎＢはその反転信号である。信号Ｓ
Ｇ０ＶはＶccである。

【０１００】読み出し時などでは、信号ＳＧ０Ｖが０Ｖ
となって信号ＳＧＧＮＤ，ＳＧＶＣＣがＶccとなると、
信号ＷＳＸｎがＶccの場合はＶccが出力され、ＷＳＸｎ
が０Ｖの場合は出力は０Ｖとなる。書き込み時などで
は、信号ＳＧ０Ｖが０Ｖとなって、信号ＷＳＸｎが０Ｖ
の場合はＶccとなる信号ＳＧＧＮＤによって０Ｖが出力
される。信号ＷＳＸｎがＶccの場合は、ＳＧＶＣＣがＶ
ccの場合にＶcc、信号ＳＧＶＭがＶccの場合にＶm10 が
それぞれ出力される。消去時などでは信号ＷＳＸｎが全
てＶccとなり、全ＶＳＧＸｎはＶccとなる。

【０１０１】図２０は、電圧ＶＰＰＣＧｎ（ｎ＝１，
２）を制御する回路を示している。信号ＣＤＶＰＰｎ
（ｎ＝１，２）とＣＤＶＣＣｎＢ（ｎ＝１，２）はそれ
ぞれ出力ＶＰＰＣＧｎ（ｎ＝１，２）に対応している。
信号ＣＤＶＰＰｎとＣＤＶＣＣｎＢが０Ｖで出力はＶc
c、ＣＤＶＰＰｎとＣＤＶＣＣｎＢがＶccで信号ＲＮＧ
が発振するとＶppが出力される。

【０１０２】図２１は、電圧ＶppRWを制御する回路を示
している。信号ＲＷＶＰＰとＲＷＶＣＣＢが０Ｖで出力
はＶcc、ＲＷＶＰＰとＲＷＶＣＣＢがＶccで信号ＲＮＧ
が発振するとＶppが出力される。

【０１０３】図２２は、信号ＬＩＮＫを出力する回路の
具体的な構成を示している。図４４はこの動作タイミン
グを示している。待機中、信号ＲＮＧ，ＬＫ０Ｖ，ＬＫ
ＢＴ，ＬＫＶＣＣＢは０Ｖで、信号ＬＫＴＲ，ＬＫＶＰ
ＰＢはＶcc、電圧ＶＰＰＬＫ1,2 はＶccである。よって
出力はＶccとなる。

【０１０４】読み出し時などでは、信号ＬＫＴＲが０Ｖ
となり信号ＬＫＶＣＣＢがＶccとなって、信号ＬＫＢＴ
がＶccとなると出力ＬＩＮＫはＶccから昇圧されＶcc＋
αとなる。αはＶcc以下である。書き込み時などでは、
信号ＬＫＴＲが０Ｖ、ＬＫＶＣＣＢがＶcc、ＬＫＶＰＰ
Ｂが０Ｖとなって、電圧ＶＰＰＬＫ1,2 がＶppＷとなっ
て出力ＬＩＮＫはＶppW となる。電圧ＶＰＰＬＫ２がＶ
ccとなって、出力ＬＩＮＫはＶccとなる。消去時などで
は、信号ＬＫＶＣＣＢとＬＫ０ＶがＶccとなって、出力
ＬＩＮＫは０Ｖとなる。

【０１０５】HV n-ch Tr. Ｑh108,109を、上述のデプレ
ッションタイプ高耐圧構造ｎチャネルＭＯＳトランジス
タＱhdにしてもよい。

【０１０６】図２３は、電圧ＶＰＰＬＫｎ（ｎ＝１，
２）を制御する回路を示している。信号ＬＫＶＰＰｎ
（ｎ＝１，２）とＬＫＶＣＣｎＢ（ｎ＝１，２）はそれ
ぞれ出力ＶＰＰＬＫｎ（ｎ＝１，２）に対応している。
信号ＬＫＶＰＰｎとＬＫＶＣＣｎＢが０Ｖで出力はＶc
c、ＬＫＶＰＰｎとＬＫＶＣＣｎＢがＶccで信号ＲＮＧ
が発振するとＶppが出力される。

【０１０７】図２４は、電圧ＶＰＰＣＰＷｎ（ｎ＝１，
２）を制御する回路を示している。信号ＣＰＶＰＰｎ
（ｎ＝１，２）とＣＰＶＣＣｎＢ（ｎ＝１，２）はそれ
ぞれ出力ＶＰＰＣＰＷｎ（ｎ＝１，２）に対応してい
る。信号ＣＰＶＰＰｎとＣＰＶＣＣｎＢが０Ｖで出力は
Ｖcc、ＣＰＶＰＰｎとＣＰＶＣＣｎＢがＶccで信号ＲＮ
Ｇが発振するとＶppが出力される。

【０１０８】図２５は、電圧 C-p-well を出力する回路
の具体的な構成を示している。HV n-ch Tr. Ｑh115〜11
7 は図３（ｃ）に示したスイッチング回路と同じ構成で
ある。図４５はこの動作タイミングを示している。待機
中、信号ＲＮＧＥ，ＲＥＡＤ，ＭＶＴＤは０Ｖで、信号
ＣＰＷ０Ｖ，ＣＰＷ３ＶＢ，ＣＰＷＴＲ，ＣＰＷＶＰＰ
ＢはＶcc、電圧ＶＰＰＣＰＷ1,2 はＶccである。よって
出力は０Ｖとなる。

【０１０９】読み出し時などでは、出力 C-p-well は０
Ｖであるが、信号ＭＶＴＤがＶccとなると電圧ＶＰＷを
出力する。電圧ＶＰＷは０Ｖ〜Ｖccで、メモリセルＭの
負のしきい値を測定するテスト動作時に用いられる。消
去時などでは、信号ＣＰＷ０Ｖ，ＣＰＷ３ＶＢ，ＣＰＷ
ＴＲ，ＣＰＷＶＰＰＢが０Ｖとなって、電圧ＶＰＰＣＰ
Ｗ１，２がＶppE となってＶppE が出力される。電圧Ｖ
ＰＰＣＰＷ２がＶccとなって、 C-p-well はＶccとな
り、信号ＣＰＷ０Ｖ，ＣＰＷ３ＶＢ，ＣＰＷＴＲ，ＣＰ
ＷＶＰＰＢがＶccとなって０Ｖとなる。

【０１１０】HV n-ch Tr. Ｑh114を、上述のデプレッシ
ョンタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱ
hdにしてもよい。

【０１１１】図２６は、電圧Ｖsourceを出力する回路の
具体的な構成を示している。HV n-ch Tr. Ｑh120〜122
は図３（ｃ）に示したスイッチング回路と同じ構成であ
る。図４６はこの動作タイミングを示している。待機
中、信号ＲＮＧ，ＲＥＡＤ，ＭＶＴＤは０Ｖで、信号Ｃ
Ｓ０Ｖ，ＣＳＴＲ，ＣＳ３ＶＢ，ＣＳＶＣＣＢ，ＣＳＶ
Ｍ８ＢはＶccである。よって出力は０Ｖとなる。

【０１１２】読み出し時などでは、出力Ｖsourceは０Ｖ
であるが、信号ＭＶＴＤがＶccとなると電圧ＶＰＷを出
力する。電圧ＶＰＷは０Ｖ〜Ｖccで、メモリセルＭの負
のしきい値を測定するテスト動作時に用いられる。書き
込み時などでは、信号ＣＳ０Ｖが０ＶとなってＣＳ３Ｖ
ＢとＣＳＶＣＣＢが０Ｖとなると、Ｖccが出力される。
その後、信号ＣＳＶＣＣＢがＶccとなって、ＣＳＴＲと
ＣＳＶＭ８Ｂが０Ｖとなると、Ｖm8が出力される。消去
時などでは、信号ＣＳ０Ｖ，ＣＳ３ＶＢ，ＣＳＴＲが０
Ｖとなって、出力Ｖsourceはフローティングとなる。こ
のとき、電圧 C-p-well に従って電位は変化する。

【０１１３】HV n-ch Tr. Ｑh118を、上述のデプレッシ
ョンタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱ
hdにしてもよい。

【０１１４】図２７は、信号ＳＸ（Ｘ＝Ａ，Ｂ）を出力
する回路の具体的な構成を示している。HV n-ch Tr. Ｑ
h127〜129 は図３（ｃ）に示したスイッチング回路と同
じ構成である。図４７はこの動作タイミングを示してい
る。待機中、信号ＲＮＧ，ＳＡＢＴＲＢ，ＳＡＢ３Ｖ，
ＳＡＢＢＴ，ＳＡＢ１０Ｖ，ＣＥＬＬＸは０Ｖで、信号
ＳＡＢ０ＶはＶccである。よって出力は０Ｖとなる。信
号ＣＥＬＬＸ（Ｘ＝Ａ，Ｂ）は出力ＳＸ（Ｘ＝Ａ，Ｂ）
に対応している。

【０１１５】読み出し時などでは、信号ＳＡＢ０Ｖが０
Ｖ、ＳＡＢ３ＶがＶcc、ＣＥＬＬＡ，ＣＥＬＬＢが共に
Ｖccとなって、続いて信号ＳＡＢＴＲＢとＳＡＢＢＴが
Ｖccとなると出力はＶcc＋αとなる。αはＶcc以下であ
る。書き込み時などでは、信号ＳＡＢ０Ｖが０Ｖ、信号
ＳＡＢ３ＶがＶccとなって、続いて信号ＳＡＢＴＲＢが
ＶccとなってＳＡＢ１０ＶがＶccとなると、信号ＣＥＬ
ＬＸがＶccの場合、出力はＶm10 ＋Ｖcc−Ｖｔ（sub=Ｖ
m10 ）程度となる。

【０１１６】HV n-ch Tr. Ｑh123,124を、上述のデプレ
ッションタイプ高耐圧構造ｎチャネルＭＯＳトランジス
タＱhdにしてもよい。

【０１１７】図２８は、信号ＳＳｎ（ｎ＝１，２）を出
力する回路の具体的な構成を示している。図４８はこの
動作タイミングを示している。待機中、信号ＲＮＧ，Ｓ
ＳＲＳＴＢ，ＳＳＧＮＤ，ＳＳＢＴ，ＳＳＶＣＣ，ＳＳ
１０Ｖ，ＳＢＬｎは０Ｖである。よって出力はＶccとな
る。信号ＳＢＬｎ（ｎ＝１，２）は出力ＳＳｎ（ｎ＝
１，２）に対応している。信号ＳＢＬｎＢは、その反転
信号である。

【０１１８】読み出し時などでは、信号ＳＳＲＳＴＢが
Ｖcc、ＳＳＧＮＤがＶccとなってＳＳＢＴがＶccとなる
と、信号ＳＢＬｎがＶccの場合は出力がＶcc＋αに昇圧
される。αはＶcc以下である。信号ＳＢＬｎが０Ｖの場
合、出力は０Ｖとなる。書き込み時などでは、信号ＳＳ
ＲＳＴＢとＳＳＧＮＤがＶccとなり、信号ＳＳ１０Ｖが
Ｖccとなると、信号ＳＢＬｎがＶccの場合はＶm10 ＋Ｖ
cc−Ｖｔ（sub=Ｖm10）程度となる。信号ＳＢＬｎが０
Ｖの場合は、０Ｖが出力される。消去時などでは、信号
ＳＳＲＳＴＢとＳＳＧＮＤがＶccとなり、ＳＢＬ1 ，Ｓ
ＢＬ2 が共に０Ｖとなって出力ＳＳ1 ，ＳＳ2 は共に０
Ｖとなる。

【０１１９】図２９は、電圧ＶＢＩＴＨを制御する回路
の具体的な構成を示している。図４９はこの動作タイミ
ングを示している。待機中、信号ＲＮＧ，ＮＷ８Ｖは０
Ｖで、信号ＮＷ８ＶＤＢはＶccである。よって出力はＶ
ccとなる。信号ＮＷ８ＶがＶcc、ＮＷ８ＶＤＢが０Ｖと
なると電圧ＶＢＩＴＨはＶm8となる。

【０１２０】HV n-ch Tr. Ｑh138を、上述のデプレッシ
ョンタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱ
hdにしてもよい。

【０１２１】図３０は、電圧ＶＸ（Ｘ＝Ａ，Ｂ）を出力
する回路の具体的な構成を示している。HV n-ch Tr. Ｑ
h144〜146 は図３（ｃ）に示したスイッチング回路と同
じ構成である。図５０はこの動作タイミングを示してい
る。待機中、信号ＲＮＧ，ＶＡＢＲＳＴＢ，ＶＡＢ０
Ｖ，ＶＡＢＬ，ＶＡＢＨ，ＶＡＢ８Ｖ，ＰＲＣＸは０Ｖ
であり、電圧ＶＨＬ，ＶＨＨとも０Ｖである。よって出
力は０Ｖとなる。信号ＰＲＣＸ（Ｘ＝Ａ，Ｂ）は出力Ｖ
Ｘ（Ｘ＝Ａ，Ｂ）に対応している。信号ＰＲＣＸＢはＰ
ＲＣＸの反転信号である。

【０１２２】読み出し時などでは、信号ＶＡＢＲＳＴＢ
がＶcc、ＶＡＢＬとＶＡＢＨがＶccで、ＰＲＣＸがＶcc
の場合は電圧ＶＨＨが出力される。信号ＰＲＣＸが０Ｖ
の場合は、電圧ＶＨＬが出力される。書き込み時などで
は、信号ＶＡＢＲＳＴＢがＶccとなる。信号ＰＲＣＸが
０Ｖの場合は、信号ＶＡＢ０ＶがＶccとなることで出力
は０Ｖである。信号ＰＲＣＸがＶccの場合は、信号ＶＡ
ＢＨと電圧ＶＨＨがＶccとなることで出力はＶccとな
り、信号ＶＡＢ８ＶがＶccとなることで出力はＶm8とな
る。

【０１２３】図３１は、信号ＰＲＥを出力する回路の具
体的な構成を示している。HV n-chTr. Ｑh151〜153 は
図３（ｃ）に示したスイッチング回路と同じ構成であ
る。図５１はこの動作タイミングを示している。待機
中、信号ＲＮＧ，ＰＲＥＢＴ，ＰＲＥ１０Ｖは０Ｖで、
信号ＰＲ０Ｖ，ＰＲＴＲはＶccである。よって出力は０
Ｖとなる。

【０１２４】読み出し時などでは、信号ＰＲ０Ｖが０
Ｖ、ＰＲＴＲが０Ｖとなって、信号ＰＲＢＴがＶccとな
ると出力はＶcc＋αとなる。αはＶcc以下である。書き
込み時などでは、信号ＰＲ０Ｖが０Ｖ、信号ＰＲＴＲが
０Ｖとなって、続いて信号ＰＲ１０ＶがＶccとなると、
出力はＶm10 ＋Ｖcc−Ｖｔ（sub=Ｖm10 ）程度となる。

【０１２５】HV n-ch Tr. Ｑh147,148を、上述のデプレ
ッションタイプ高耐圧構造ｎチャネルＭＯＳトランジス
タＱhdにしてもよい。

【０１２６】図３２は、信号ＳＲを出力する回路の具体
的な構成を示している。図５２はこの動作タイミングを
示している。待機中、信号ＲＮＧ，ＳＲ０Ｖ，ＳＲＢ
Ｔ，ＳＲＶＣＣＢは０Ｖで、信号ＳＲ１０ＶＢはＶccで
ある。よって、出力はＶccとなる。

【０１２７】読み出し時などでは、信号ＳＲＶＣＣＢが
Ｖccとなって、信号ＳＲＢＴがＶccとなると出力はＶcc
＋αとなる。αはＶcc以下である。続いてＳＲ０ＶがＶ
ccとなると出力は０Ｖとなる。書き込み時などでは、信
号ＳＲＶＣＣＢがＶccとなって、続いて信号ＳＲ１０Ｖ
Ｂが０Ｖとなると、出力はＶm10 ＋Ｖcc−Ｖｔ（sub=Ｖ
m10 ）程度となる。

【０１２８】図３３は、信号φE を出力する回路の具体
的な構成を示している。図５３はこの動作タイミングを
示している。待機中、信号ＦＩＥＴＲＢ，ＦＩＥＢＴは
０Ｖで、信号ＦＩＥ３ＶＢはＶccである。よって出力は
０Ｖとなる。

【０１２９】読み出し時などでは、信号ＦＩＥ３ＶＢが
０Ｖとなって、信号ＦＩＥＴＲＢがＶccとなり、続いて
信号ＦＩＥＢＴがＶccとなると出力はＶcc＋αとなる。
αはＶcc以下である。HV n-ch Tr. Ｑh162,163を、上述
のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳト
ランジスタＱhdにしてもよい。

【０１３０】図３４は、信号ＶＲＦＹＸ（Ｘ＝Ａ，Ｂ）
を出力する回路の具体的な構成を示している。図５４は
この動作タイミングを示している。待機中、信号ＶＲ３
Ｖ，ＶＲＴＲＢ，ＶＲＢＴ，ＰＲＣＸは０Ｖである。よ
って出力は０Ｖとなる。信号ＰＲＣＸ（Ｘ＝Ａ，Ｂ）は
出力ＶＲＦＹＸ（Ｘ＝Ａ，Ｂ）に対応している。信号Ｐ
ＲＣＸＢはＰＲＣＸの反転信号である。

【０１３１】読み出し時などでは、信号ＶＲ３ＶがＶcc
となって、信号ＶＲＴＲＢがＶccとなり、続いて信号Ｖ
ＲＢＴがＶccとなると、信号ＰＲＣＸがＶccの場合は出
力はＶcc＋αとなる。αはＶcc以下である。信号ＰＲＣ
Ｘが０Ｖの場合は、出力は０Ｖである。

【０１３２】HV n-ch Tr. Ｑh164,165を、上述のデプレ
ッションタイプ高耐圧構造ｎチャネルＭＯＳトランジス
タＱhdにしてもよい。

【０１３３】図３５（ａ）は、昇圧回路で用いられる昇
圧セルを具体的に示している。信号ＰＲＳＴが十分高く
なると、この昇圧セルはリセットされる。信号ＰＲＳＴ
が０Ｖで、信号φが０Ｖで、信号φＢがＶccとなると、
入力電圧ＶinがＶout に転送される。この後、信号φが
Ｖccとなって電圧Ｖout は昇圧される。図３５（ｂ）は
この昇圧セル２０の略式記号である。

【０１３４】HV n-ch Tr. Ｑh166,169,170,172を、上述
のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳト
ランジスタＱhdにしてもよい。

【０１３５】図３６は、昇圧回路の具体的な構成を示し
ている。Ｖpp昇圧回路１２、Ｖm10昇圧回路１３、Ｖm8
昇圧回路１４とも、図３６に示される回路であるが、そ
れぞれ昇圧セル２０の個数ｎがちがう。昇圧電位が低い
ものは、昇圧セルの個数は少なくてよい。この図３６で
は出力がＶＰＵＭＰとなっているが、Ｖpp昇圧回路１
２，Ｖm10 昇圧回路１３，Ｖm8昇圧回路１４に対して、
それぞれＶpp，Ｖm10 ，Ｖm8である。信号ＰＲＳＴＢが
Ｖccで昇圧回路はリセットされる。信号ＰＲＳＴＢが０
Ｖとなって、信号φ１〜４が発振すると出力ＶＰＵＭＰ
は昇圧される。

【０１３６】HV n-ch Tr. Ｑh173,174,176,178を、上述
のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳト
ランジスタＱhdにしてもよい。Ｑh174,176のゲートは信
号ＰＲＳＴＢにするとよい。

【０１３７】図３７は、昇圧電位リミッタ回路の具体的
な構成を示している。Ｖpp昇圧回路１２，Ｖm10 昇圧回
路１３，Ｖm8昇圧回路１４の出力に接続される昇圧電位
リミッタとも、図３７に示される回路であるが、それぞ
れスイッチＳＷの接続がちがう。この図３７では出力が
ＶＰＵＭＰとなっているが、Ｖpp昇圧回路１２，Ｖm10
昇圧回路１３，Ｖm8昇圧回路１４に対して、それぞれＶ
pp，Ｖm10 ，Ｖm8である。信号ＰＲＳＴＢがＶccで、出
力ＶＰＵＭＰはＶccとなる。

【０１３８】信号ＥＸＶは通常０Ｖで、テスト動作時に
外部からＶpp，Ｖm10 ，Ｖm8を供給する場合には、ＥＸ
ＶはＶccとなる。信号ＰＲＳＴＢが０Ｖとなると、電圧
ＶＰＵＭＰと接地電位の間の抵抗Ｒ１〜Ｒｎによって、
ＶＰＵＭＰに比例した電圧がスイッチＳＷを介して電圧
比較器２１に入力される。この電圧は、参照電圧Ｖｒｅ
ｆと比較され、Ｖｒｅｆの方が高いとn-ch Tr.Ｑn35 の
ゲート電極に電圧比較器によって“Ｌ”レベルの電圧が
印加され、Ｖｒｅｆの方が低いとn-ch Tr.Ｑn35 のゲー
ト電極に電圧比較器によって“Ｈ”レベルの電圧が印加
されＶＰＵＭＰの電位が下げられる。このリミッタ回路
では、製造後にスイッチＳＷの接続を変えることで、製
造ばらつきに対応して電圧トリミングができる。図５５
はこの昇圧動作のタイミングを示している。また、図５
５に対応して、例としてＶpp昇圧回路の出力Ｖppが昇圧
される様子が図５６に示されている。

【０１３９】HV n-ch Tr. Ｑh181を、上述のデプレッシ
ョンタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱ
hdにしてもよい。Ｑh181のゲートは信号ＰＲＳＴＢにす
るとよい。

【０１４０】図５７は、電圧Ｖddを制御する回路の具体
的な構成を示している。待機中は、信号ＣＥＳＢがＶcc
で電圧Ｖddは電源電圧Ｖccと切り離される。待機中でな
ければ、信号ＣＥＳＢは０Ｖとなり、ＶddはＶccとな
る。

【０１４１】図５８は、このようなＮＡＮＤ型ＥＥＰＲ
ＯＭの書き込み動作後のメモリセルＭのしきい値分布を
示している。この分布は、どのメモリセルＭにも同じ書
き込み電圧、同じ書き込み時間で“０”書き込みをした
ときのものである。実際の書き込みは書き込み動作とビ
ット毎ベリファイ動作を繰り返しながら行われるので、
メモリセルＭのしきい値分布幅はより狭くなる。しかし
ながら、所定の書き込み時間内に所定の分布範囲に収め
るには、図５８に示されたような分布も所定の範囲内に
なければならないので、その所定範囲から離れたしきい
値を持つセル（離れビット）は冗長セルに置き換える必
要がある。また、書き込み電圧が設定値からずれている
場合は、トリミングしなければならない。そこで、適当
な分布度数Ｋ以上の分布度数を持つしきい値範囲を測定
する。その下限をＶt-min 、上限をＶt-max とする。

【０１４２】図５９，６０は、このＶt-min 、Ｖt-max
を用いた書き込み電圧ＶppW トリミングと離れビットの
検出方法を示している。

【０１４３】まず、所定個数以上の例えば全メモリセル
を消去する（Ｐ１）。書き込み電圧ＶppW を初期値Ｖpp
W0にして（Ｐ２）、固定書き込み時間ＴpWで前述の消去
されたメモリセルに書き込みを行う（Ｐ３）。書き込み
後、前述の書き込みが行われたメモリセルのしきい値分
布を測定し、Ｖth-minとＶth-maxを求める（Ｐ４）。

【０１４４】Ｖt-min が０Ｖ以下となっている場合は書
き込み電圧が低すぎる、Ｖt-max が電源電圧Ｖccを越え
ている場合は書き込み電圧が高すぎるので、書き込み電
圧ＶppＷを、低すぎる場合はΔＶppだけ高め、高すぎる
場合はΔＶppだけ低めた方がよい。これは、精度良く測
定できるしきい値の範囲をはずれているためである。そ
して、全ビット消去して、再測定する。但し、書き込み
電圧ＶppW の上限ＶppW-max を越えるＶppW や、下限Ｖ
ppW-min を下回るＶppW となったときは、測定を中止
し、不良品として扱う。（Ｐ５，Ｐ６，Ｐ１７〜２１） Ｖt-centerを（Ｖt-max ＋Ｖt-min ）／２とする（Ｐ
７）。

【０１４５】Ｖt-centerがＶ2 より高い場合は書き込み
電圧が高すぎる、Ｖt-centerがＶ1より低い場合は書き
込み電圧が低すぎるので、書き込み電圧ＶppW を、低す
ぎる場合はΔＶppだけ高め、高すぎる場合はΔＶppだけ
低めた方がよい。これは、精度良く測定できるしきい値
の範囲を外れているためである。そして、全ビット消去
して、再測定する。但し、書き込み電圧ＶppW の上限Ｖ
ppW-max を越えるＶppW や、下限ＶppW-min を下回るＶ
ppW となったときは、測定を中止し、不良品として扱
う。（Ｐ８，Ｐ９，Ｐ２２〜２６） 書き込み電圧の初期値ＶppW0と測定に用いた書き込み電
圧ＶppW の差を考慮して、Ｖt-centerを補正しＶt1とす
る。例えば、Ｖt-centerをＶppW0−ＶppW だけ補正した
ものをＶt1とする（Ｐ１０）。それから、Ｖt1の最適値
Ｖt0からのずれΔＶｔを求める（Ｐ１１）。ΔＶｔがト
リミング可能な値でなければ、測定を中止し不良品とし
て扱う（Ｐ１２）。

【０１４６】ΔＶｔから、書き込み電圧トリミングを行
い（Ｐ１３）、Ｖt-centerを中心に所定の範囲外のしき
い値を持つメモリセルＭを離れビットとする（Ｐ１
４）。離れビットが、救済不可能であれば不良品として
扱う（Ｐ１５）。最後に、離れビットを救済して（Ｐ１
６）、終了する。

【０１４７】書き込み電圧ＶppW のトリミングは、例え
ばΔＶｔだけずらす。つまり、製造直後のＶppW が２０
ＶでΔＶｔが１Ｖであれば、ＶppW が２１Ｖに最も近く
なるようにトリミングする。なお、消去電圧トリミング
や消去後の離れビットに対しては、消去後のしきい値分
布から同様に行うことができる。

【０１４８】以上、説明のように本発明では、書き込み
電圧や消去電圧が印加される高耐圧構造のトランジスタ
を、しきい値が低く、ゲート電圧，ソース電圧，基板電
圧が０Ｖのとき反転又は弱反転状態であるようなトラン
ジスタのみとした。またさらに、その高耐圧トランジス
タの種類を１種類のみとすることもできることを説明し
た。本実施例では、高耐圧構造トランジスタとしてｎチ
ャネルＭＯＳトランジスタを例に説明したが、ｐチャネ
ルＭＯＳトランジスタでも同様に実施できる。

【０１４９】さらに本発明では、ベリファイ動作を伴わ
ない書き込み動作後のメモリセルのしきい値分布の内、
所定の分布度数を持つしきい値範囲から、書き込み電圧
トリミングやしきい値分布の裾を形成する離れたしきい
値を持つメモリセルの検出を行うことができる。本実施
例では、書き込み後のしきい値をもとに行ったが、ＮＯ
Ｒ型ＥＥＰＲＯＭなどでは、消去後のしきい値をもとに
同様に行うことができる。

【０１５０】本発明に係わる不揮発性半導体記憶装置
は、上記実施例の如くＮＡＮＤセル型ＥＥＰＲＯＭに限
らず、ＮＯＲセル型ＥＥＰＲＯＭなどにも同様に適用で
きる。さらに部分的に、ＤＲＡＭ，ＳＲＡＭ，ＭＲＯＭ
などの各種半導体記憶装置にも適用できる。

【０１５１】また、以上の主旨に従ってさまざまな応用
もできる。例えば、図３（ｂ）（ｃ）に示されるスイッ
チング回路は、HV n-ch Tr. Ｑh3をデプレッションタイ
プｎチャネルＭＯＳトランジスタにして、そのゲート電
圧を例えば０Ｖに固定してもよい。このときのデプレッ
ションタイプｎチャネルＭＯＳトランジスタは、基板バ
イアスとゲート電圧が０Ｖ、ソース電圧がＶccの条件で
カットオフ状態であるのが望ましく、また、基板バイア
スとゲート電圧が０Ｖ、ドレイン電圧がＶccの条件でソ
ースに転送される電圧が基板バイアスとゲート電圧が０
ＶのHV n-ch Tr. Ｑｈのソースに印加された場合、HV n
-ch Tr. Ｑｈがカットオフ状態になるのが望ましい。

【０１５２】

【発明の効果】以上、説明のように本発明では、書き込
み電圧や消去電圧が印加される高耐圧構造のトランジス
タを、しきい値が低く、ゲート電圧，ソース電圧，基板
電圧が０Ｖのとき反転又は弱反転状態であるようなトラ
ンジスタのみとすることができる。またさらに、その高
耐圧トランジスタの種類を１種類のみとすることもでき
る。しきい値が低いために発生し易い待機中のリーク電
流は、全てのブロック選択回路を待機中にブロック選択
状態とすることで抑えることができる。また、この高耐
圧構造トランジスタ２つを直列接続し、その接続点に電
圧をバイアスするバイアス回路を備えたスイッチング回
路で、待機中はこのバイアス回路を非活性化すること
で、待機中のリーク電流を抑えることができる。これに
より、低い電源電圧でも動作し、製造コストの低い半導
体記憶装置が実現される。

【０１５３】さらに本発明では、消去動作時の周辺回路
電圧ストレス試験時に、書き込みデータを一時的に記憶
するデータ記憶回路を非活性化し、高速にストレス試験
ができる。これによって、テスト工程のスループットが
速くなり、テストコストの低い半導体記憶装置を製造で
きる。

【０１５４】また、ベリファイ動作を伴わない書き込み
動作後のメモリセルのしきい値分布の内、所定の分布度
数を持つしきい値範囲から、書き込み電圧トリミングや
しきい値分布の裾を形成する離れたしきい値を持つメモ
リセルの検出を、精度良く行うことができる。これによ
って、歩留まりを上げることができ、製造コストの低い
半導体記憶装置を実現できる。

【図面の簡単な説明】

【図１】実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの
構成を示すブロック図。

【図２】実施例に係わる高耐圧構造ＭＯＳトランジスタ
の特性を示す図。

【図３】実施例に係わるスイッチング回路の構成を示す
図。

【図４】実施例に係わるＮＡＮＤ型メモリセルアレイの
構成を示す図。

【図５】実施例に係わるブロック選択回路とブロック制
御回路の構成を示す図。

【図６】実施例に係わる主ビット線制御回路、副ビット
線制御回路、データラッチ兼センスアンプの構成を示す
図。

【図７】実施例に係わる読み出し動作を説明するための
タイミング図。

【図８】実施例に係わる読み出し動作を説明するための
タイミング図。

【図９】実施例に係わる書き込み動作を説明するための
タイミング図。

【図１０】実施例に係わる書き込み動作を説明するため
のタイミング図。

【図１１】実施例に係わる書き込み周辺回路ストレス試
験動作を説明するためのタイミング図。

【図１２】実施例に係わる消去動作を説明するためのタ
イミング図。

【図１３】実施例に係わる消去周辺回路ストレス試験動
作を説明するためのタイミング図。

【図１４】実施例に係わる制御回路の具体的な構成を示
す図。

【図１５】実施例に係わる制御回路の具体的な構成を示
す図。

【図１６】実施例に係わる制御回路の具体的な構成を示
す図。

【図１７】実施例に係わる制御回路の具体的な構成を示
す図。

【図１８】実施例に係わる制御回路の具体的な構成を示
す図。

【図１９】実施例に係わる制御回路の具体的な構成を示
す図。

【図２０】実施例に係わる制御回路の具体的な構成を示
す図。

【図２１】実施例に係わる制御回路の具体的な構成を示
す図。

【図２２】実施例に係わる制御回路の具体的な構成を示
す図。

【図２３】実施例に係わる制御回路の具体的な構成を示
す図。

【図２４】実施例に係わる制御回路の具体的な構成を示
す図。

【図２５】実施例に係わる制御回路の具体的な構成を示
す図。

【図２６】実施例に係わる制御回路の具体的な構成を示
す図。

【図２７】実施例に係わる制御回路の具体的な構成を示
す図。

【図２８】実施例に係わる制御回路の具体的な構成を示
す図。

【図２９】実施例に係わる制御回路の具体的な構成を示
す図。

【図３０】実施例に係わる制御回路の具体的な構成を示
す図。

【図３１】実施例に係わる制御回路の具体的な構成を示
す図。

【図３２】実施例に係わる制御回路の具体的な構成を示
す図。

【図３３】実施例に係わる制御回路の具体的な構成を示
す図。

【図３４】実施例に係わる制御回路の具体的な構成を示
す図。

【図３５】実施例に係わる制御回路の具体的な構成を示
す図。

【図３６】実施例に係わる制御回路の具体的な構成を示
す図。

【図３７】実施例に係わる制御回路の具体的な構成を示
す図。

【図３８】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図３９】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４０】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４１】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４２】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４３】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４４】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４５】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４６】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４７】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４８】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図４９】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５０】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５１】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５２】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５３】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５４】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５５】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５６】実施例に係わる制御回路の動作を説明するた
めのタイミング図。

【図５７】実施例に係わる制御回路の具体的な構成を示
す図。

【図５８】実施例に係わるメモリセルの書き込み後のし
きい値分布を示す図。

【図５９】実施例に係わる書き込み電圧トリミングと離
れビット検出方法のアルゴリズムを示す図。

【図６０】実施例に係わる書き込み電圧トリミングと離
れビット検出方法のアルゴリズムを示す図。

【図６１】実施例に係わる制御回路の具体的な構成を示
す図。

【符号の説明】

１…メモリセルアレイ ２…主ビット線制
御回路、３…副ビット線制御回路 ４…デー
タラッチ兼センスアンプ、５…カラム系制御回路
６…ワード線制御回路、７…ブロック選択回路
８…ブロックアドレスバッファ、９…ロ
ウ系制御回路 １０…セルウェル制御回
路、１１…セルソース制御回路 １２…Ｖpp昇
圧回路、１３…Ｖm10 昇圧回路 １４…Ｖ
m8昇圧回路、１５…バイアス回路 １６
…Ｖppスイッチ回路、１７…Ｖｍスイッチ回路
１８…Ｖccスイッチ回路、１９…Ｖpp−Ｖccスイッ
チ回路 ２０…昇圧セル、２１…電圧比較器 Ｑｈ…高耐圧構造ｎチャネルＭＯＳトランジスタ Ｑhd…高耐圧構造ディプリーションタイプｎチャネルＭ
ＯＳトランジスタ Ｑｄ…ディプリーションタイプｎチャネルＭＯＳトラン
ジスタ Ｑｎ…ｎチャネルＭＯＳトランジスタ Ｑｐ…ｐチャネルＭＯＳトランジスタ Ｓ…選択トランジスタ Ｍ…メモリセル ＳＧ…選択ゲート ＣＧ…制御ゲート Ｉ…インバータ回路 Ｇ…論理ゲート回
路 Ｒ…抵抗器 ＳＷ…スイッチ回
路

フロントページの続き (56)参考文献 特開 平５−37325（ＪＰ，Ａ) 特開 平６−188711（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 H03K 17/00 - 17/70

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルがマトリクス状に配置されたメ
   モリセルアレイと、前記メモリセルを制御するためのメ
   モリセル制御手段とを備えた半導体記憶装置において、 前記メモリセル制御手段を構成するスイッチング回路
   は、第１のＭＯＳトランジスタのソース電極と第２のＭ
   ＯＳトランジスタのドレイン電極が接続され、前記第１
   のＭＯＳトランジスタのゲート電極と前記第２のＭＯＳ
   トランジスタのゲート電極が接続さた電荷転送回路と、
   前記第１のＭＯＳトランジスタのソース電極及び前記第
   ２のＭＯＳトランジスタのドレイン電極に活性化されて
   バイアス電圧を印加するバイアス回路とからなり、 前記バイアス回路を活性化し、前記第１のＭＯＳトラン
   ジスタのドレイン電極と前記第２のＭＯＳトランジスタ
   のソース電極を電気的に切り離し、前記バイアス回路を
   非活性化し、前記第１のＭＯＳトランジスタのドレイン
   電極と前記第２のＭＯＳトランジスタのソース電極を電
   気的に接続し、 待機中は、前記バイアス回路は非活性化されていること
   を特徴とする半導体記憶装置。