JPH10228792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】複数の不揮発性メモリセルの一部に書込み速度
の速いメモリセルが存在した場合でも、書込み後のベリ
ファイ動作時に複数のメモリセルの共通ソース線の電位
の浮き上がりを抑制し、書込み不良の発生を防止する。 【解決手段】メモリセルアレイからメモリセルの情報を
検知する際に、電流源からビット線を充電する電流と選
択セルに流れる放電電流の大小関係で決まるビット線電
位センスノードの電位をセンスアンプにより検知する方
式のＥＥＰＲＯＭにおいて、センスアンプは、各ビット
線ＢＬに対応して設けられ、対応するビット線を充電す
るための定電流源用トランジスタＭ１と、ビット線電位
センスノードＮ３に読み出されたメモリセルデータをラ
ッチするラッチ回路ＬＴと、ラッチ回路ＬＴのデータに
よってビット線ＢＬに対する充電経路をスイッチ制御す
るスイッチ用トランジスタＭ７とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に不揮発性メモリセルの情報を検知する際にビ
ット線を充電する電流とセル電流の大小で決まる電位を
検知する方式の半導体メモリにおけるセンスアンプに関
するもので、例えばＮＡＮＤ型ＥＥＰＲＯＭなどの不揮
発性半導体メモリに使用される。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電源を切っても不揮発
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、１トランジスタでメモリセ
ルが構成された一括消去可能なフラッシュメモリは、大
容量の磁気ディスクの代替等の用途が期待されている。
また、ＥＥＰＲＯＭの中で高集積化が可能なものとし
て、ＮＡＮＤセル型のＥＥＰＲＯＭが知られている。

【０００３】図１は、一括消去可能なＮＡＮＤセル型Ｅ
ＥＰＲＯＭの全体構成を示す。このＥＥＰＲＯＭは、複
数のＮＡＮＤ型メモリセルがマトリクス状に配設され、
縦方向にビット線ＢＬが多数本、横方向にワード線ＷＬ
が多数本配列されているメモリセルアレイ11と、外部か
ら入力されたアドレスに基いて上記メモリセルアレイ11
のワード線を選択駆動するロウデコーダ12と、上記メモ
リセルアレイ11のビット線に接続されているセンスアン
プ（および書込みデータラッチ回路）13と、このセンス
アンプ13に接続されているカラムゲート15と、外部から
入力されたアドレスに基き上記カラムゲート15を制御
し、対応するビット線およびセンスアンプ13を選択する
カラムデコーダ14と、前記カラムゲート15に接続されて
いるＩ／Ｏバッファ18と、書き込み動作や消去動作に必
要な高電圧を供給するための昇圧回路16と、チップ外部
とのインターフェースをとるための制御回路17とを具備
している。

【０００４】前記ロウデコーダ12は、データの書き込み
時、消去時およびデータの読み出し時にそれぞれアドレ
ス信号に基づいて前記複数のワード線ＷＬを選択駆動す
るものであり、そのワード線ドライバには、所要の電圧
が供給される。

【０００５】また、データの書き込み、消去、データの
読み出しに際して、ビット線ＢＬに対して所要の電圧を
それぞれ選択的に供給するビット線ドライバ（図示せ
ず）が設けられている。

【０００６】図２（ａ）は、図１中のメモリセルアレイ
11のＮＡＮＤ型メモリセルの一例を示している。即ち、
浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦ
ＥＴからなる複数個のメモリセルトランジスタＭ1 〜Ｍ
8 が直列に接続され、一端側のドレインが選択ゲート用
のＮＭＯＳトランジスタＱ1 を介してビット線ＢＬに、
多端側のソースが選択ゲート用のＮＭＯＳトランジスタ
Ｑ2 を介して共通ソース線ＣＳに接続されている。

【０００７】上記各トランジスタは同一のウェルＷ上に
形成されており、メモリセルＭ1 〜Ｍ8 の制御電極は行
方向に連続的に配設されたワード線ＷＬ1 〜ＷＬ8 に接
続されており、選択トランジスタＱ1 の制御電極は選択
線ＳＬ1 に、選択トランジスタＱ2 の制御電極は選択線
ＳＬ2 に接続されている。

【０００８】前記メモリセルトランジスタＭ1 〜Ｍ8
は、それぞれ保持するデータに応じた閾値を持ってい
る。ＮＡＮＤ型フラッシュメモリの場合は、通常、メモ
リセルトランジスタがディプレッション型（Ｄタイプ）
になっている状態を“１”データの保持状態（消去状
態）、メモリセルトランジスタがエンハンスメント型
（Ｅタイプ）になっている状態を“０”データの保持状
態（書き込み状態）と定義している。また、“１”デー
タが保持されているメモリセルトランジスタの閾値を正
方向にシフトさせ、“０”データを保持するようにする
ことを「書き込み動作」と呼び、“０”データが保持さ
れているメモリセルトランジスタの閾値を負方向にシフ
トさせ“１”データを保持するようにすることを消去動
作と呼ぶ。

【０００９】図２（ｂ）は、ＮＡＮＤセルのメモリセル
トランジスタの閾値電圧の分布の一例を示す。次に、こ
のようなＮＡＮＤセルに対するデータの書き込み、消
去、データの読み出しの動作の一例について説明する。

【００１０】ＮＡＮＤセルに対するデータの書き込み
は、ビット線ＢＬから遠い方のメモリセルトランジスタ
から順次行われる。メモリセルトランジスタが例えばｎ
チャネルの場合を説明すると、ビット線ＢＬにはデータ
“０”の書き込み（閾値をシフトさせる場合）／“１”
の保持（閾値をシフトさせない場合）に応じて例えば０
Ｖ／中間電圧ＶM （書き込み電圧ＶPPと接地電位との間
のほぼ中間の電圧）が印加される。

【００１１】また、選択メモリセルトランジスタの制御
ゲートには、セルの閾値をシフトさせるために必要な電
界を得ることが可能な昇圧された書き込み電圧ＶPPが印
加され、この選択されたメモリセルトランジスタよりビ
ット線側にある非選択メモリセルトランジスタの制御ゲ
ートおよび選択トランジスタのゲートには、セルの閾値
をシフトさせずにビット線ＢＬの電圧を選択メモリセル
トランジスタに転送するために必要な中間電圧ＶM 、選
択線ＳＬ2 には０Ｖ、ウェルＷには０Ｖ、共通ソース線
ＣＳには０Ｖが印加される。

【００１２】この結果、選択トランジスタＱ1 からメモ
リセルＭ8 までのすべてのトランジスタは導通し、ビッ
ト線ＢＬの電圧は非選択メモリセルトランジスタを転送
されて選択メモリセルトランジスタのドレインまで伝わ
る（この場合、メモリセルトランジスタの閾値落ちは考
慮しなくてよい。なぜなら、メモリセルトランジスタの
書き込み前に通常は消去が行われ、メモリセルトランジ
スタの閾値落ちはない）。

【００１３】従って、書き込みデータが“０”の時（ビ
ット線ＢＬに０Ｖが印加された時）には、選択メモリセ
ルトランジスタは、浮遊ゲートとチャネルおよびドレイ
ンとの間に高電界が加わり、浮遊ゲートに電子がトンネ
ル注入され、閾値が正方向に移動する。また、書き込み
データが“１”の時（ビット線ＢＬにＶM が印加された
時）には、選択メモリセルトランジスタは、浮遊ゲート
とチャネルおよびドレインとの間にＶM しか印加されな
いので、閾値の正方向のシフトは抑圧され、閾値は変化
しない。このようにビット線ＢＬにセルの閾値をシフト
させないために印加されるある値の電圧ＶM を書き込み
禁止電圧と呼ぶ。

【００１４】ＮＡＮＤセルに対するデータの消去は、Ｎ
ＡＮＤセル内の全てのメモリセルトランジスタに対して
同時に行われる。即ち、ビット線ＢＬは開放（オープ
ン）状態にされ、全てのメモリセルトランジスタの制御
ゲートに０Ｖが印加され、ｐ型ウェルＷおよびｎ型基板
に対してセルデータを消去させるために必要な昇圧され
た消去電圧ＶE 、選択線ＳＬ1 、ＳＬ2 には選択トラン
ジスタＱ1 、Ｑ2 のゲートが破壊しないような電圧（例
えばウェルＷと同電位）、共通ソース線ＣＳはウェルＷ
と同電位（または開放状態）が印加される。これにより
全てのメモリセルトランジスタにおいて浮遊ゲートの電
子がゲート絶縁膜を介してｐ型ウェルに放出され、閾値
が負方向に移動する。

【００１５】ＮＡＮＤセルに対するデータの読み出し
は、選択メモリセルトランジスタの制御ゲートに０Ｖの
基準電圧、それ以外のメモリセルトランジスタの制御ゲ
ートおよび選択トランジスタのゲートには例えば電源電
圧Ｖcc、ウェルＷに０Ｖ、共通ソース線ＣＳに０Ｖが印
加される。こうして、選択メモリセルトランジスタに電
流が流れるか否かがセンスアンプにより検出されること
により行われる。

【００１６】この場合、選択メモリセル以外のすべての
トランジスタ（非選択メモリセルを含む）がオンする。
選択メモリセルトランジスタに“０”が保持されている
時にはこのメモリセルは非導通状態となりビット線の電
位は変化がないが、“１”が保持されている時には導通
状態となるのでビット線は放電され、ビット電位が低下
する。

【００１７】図３は、図１中のメモリセルアレイ11にお
けるビット線ＢＬの一部（例えば５本分）に対応する回
路を取り出して示している。この回路において、ＭＣは
ビット線ＢＬに接続されたＮＡＮＤ型メモリセル、Ｓ／
Ａはビット線ＢＬに接続されたセンスアンプ、Data Bus
は前記センスアンプＳ／Ａに接続されたデータバスであ
る。なお、Olatch、CMout 、SBL 、DCB 、BLSHF は前記
センスアンプＳ／Ａに供給される制御信号あるいは制御
電圧である。

【００１８】ここで、図３の回路におけるデータを読み
出す際の動作の概要を述べる。まず、各ビット線ＢＬを
電源電位にプリチャージし、特定のワード線ＷＬｉ（ｉ
＝１、２、…８）を選択し、この特定のワード線に接続
されている複数のメモリセルトランジスタＭ1 〜Ｍ8 の
各データに応じて各ビット線ＢＬが放電されるか否（放
電されずにプリチャージ状態の電位を保つ）かを各セン
スアンプＳ／Ａによりセンス増幅する。

【００１９】図１７は、図３中のセンスアンプＳ／Ａの
１個分を取り出して従来の提案例を示している。このセ
ンスアンプは、プリチャージ制御信号CMout に基づいて
ビット線ＢＬを所定期間に充電するための定電流源用の
ＰチャネルトランジスタＭ１と、前記ビット線ＢＬに直
列に挿入され、ゲートに制御電圧BLSHF が与えられるビ
ット線電位クランプ用のＮチャネルトランジスタＭ５
と、前記ＰチャネルトランジスタＭ１とＮチャネルトラ
ンジスタＭ５との間のビット線電位センスノードＮ３に
読み出されたメモリセルデータをラッチするラッチ回路
ＬＴと、前記ビット線電位センスノードＮ３の電荷をデ
ィスチャージ制御信号DCB に基づいて所定期間に放電す
るためのＮチャネルトランジスタＭ２と、前記ラッチ回
路ＬＴの第１のラッチノードＮ１と接地ノードとの間に
接続され、ゲートが前記ビット線電位センスノードＮ３
に接続されたビット線電位センス用のＮＭＯＳトランジ
スタＭ３と、前記ラッチ回路ＬＴの第１のラッチノード
Ｎ１と接地ノードとの間で前記ＮＭＯＳトランジスタＭ
３に直列に接続され、ゲートに所定期間印加される制御
信号Olatchによりオン状態に制御されるラッチ回路強制
反転制御用のＮＭＯＳトランジスタＭ４と、前記ビット
線電位センスノードＮ３と前記ラッチ回路ＬＴの第２の
ラッチノードＮ２との間に挿入され、制御信号SBL によ
りゲート駆動されるセンスアンプリセット用およびトラ
ンスファーゲート用のＮＭＯＳトランジスタＭ６とを具
備する。

【００２０】前記ラッチ回路ＬＴは、第１のＣＭＯＳイ
ンバータ回路ＩＶ１および第２のＣＭＯＳインバータ回
路ＩＶ２の互いの入力ノードと出力ノードが交差接続さ
れた（逆並列接続された）フリップフロップ回路（ラッ
チ回路）からなる。

【００２１】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１のラッチノードＮ１）は、強
制反転制御用のＮＭＯＳトランジスタＭ４に接続されて
おり、強制反転入力ノードである。また、第２のＣＭＯ
Ｓインバータ回路ＩＶ２の入力ノード（第２のラッチノ
ードＮ２）は前記センスアンプリセット用のＮＭＯＳト
ランジスタＭ６に接続されるとともに前記データバスDa
ta Busが接続されており、リセットノードである。

【００２２】次に、図１７のセンスアンプの読み出し、
消去、書き込み動作を説明する。ＥＥＰＲＯＭの通常の
読み出し時には、まず、トランジスタＭ２とＭ６を所定
期間オンさせてラッチ回路ＬＴをリセットし、ノードＮ
２を“Ｌ”、ノードＮ１を“Ｈ”にする。この後、トラ
ンジスタＭ１による定電流でビット線ＢＬを充電し、定
電流を流したまま、メモリセルトランジスタの閾値状態
によって生じるセル電流Ｉcellでビット線を放電させ、
所定時間後にトランジスタＭ４をオンさせる。

【００２３】この場合、ビット線ＢＬにＮＡＮＤセルか
ら“１”データが読み出された時には、セル電流Ｉcell
が流れるのでビット線電位が低下し、トランジスタＭ３
はオフであり、ノードＮ１はラッチ回路ＬＴのリセット
状態の“Ｈ”のままとなる。逆に、ビット線ＢＬにＮＡ
ＮＤセルから“０”データが読み出された時には、セル
電流Ｉcellは流れないのでビット線電位は“Ｈ”に保た
れ、トランジスタＭ３がオンになり、ラッチ回路ＬＴの
記憶データが強制反転され、ノードＮ１は“Ｌ”、ノー
ドＮ２を“Ｈ”になる。選択されたカラムに対応するラ
ッチ回路ＬＴのノードＮ２のデータは、データバスData
Busに読み出される。

【００２４】ＥＥＰＲＯＭの消去時には、センスアンプ
は消去ベリファイ読み出し動作に使用される。この時、
センスアンプは前記通常の読み出し時と同じ順序で動作
し、メモリセルトランジスタが消去されていれば
（“１”データの場合）、ノードＮ１は“Ｈ”、ノード
Ｎ２は“Ｌ”となる。逆に、メモリセルトランジスタが
消去できていなければ（“０”データの場合）、ノード
Ｎ１は“Ｌ”、ノードＮ２は“Ｈ”となる。このデータ
をもとに、同時に動作している全てのセンスアンプＳ／
ＡのノードＮ２が１つでも“Ｈ”となると消去不完全で
あるので、再度消去に入るための信号を出し再度消去す
る。

【００２５】ＥＥＰＲＯＭの書き込み時には、書き込み
／書き込み禁止のデータを入力することにより、選択さ
れたカラムに対応するラッチ回路ＬＴのノードＮ２にデ
ータバスData Busからデータが入力される。もし、
“０”データ入力であればノードＮ２には“Ｌ”、
“１”データ入力であればノードＮ２には“Ｈ”が入
る。トランジスタＭ６がオン状態に制御されると、上記
ノードＮ２のデータが上記トランジスタＭ６を通じてビ
ット線ＢＬに転送される。書き込み時には選択ＮＡＮＤ
セル内のチャネルは中間電位にブートされているので、
ビット線ＢＬに“Ｌ”データが印加された場合には書き
込まれるが、“Ｈ”データが印加された場合には書き込
みがされない。

【００２６】なお、ＥＥＰＲＯＭは、高速動作および高
信頼性を得るために、書込み後のメモリセルトランジス
タの閾値分布を狭く制御する必要があり、前述したよう
に書込みを行う度に書き込まれた内容を読み出し（書き
込みベリファイ読み出し）、書き込むべき内容と比較
し、書き込まれた内容が不十分であればさらに書込みを
続け、書き込まれた内容が書き込むべき内容と一致した
ことを確認すれば書込みを終了する。

【００２７】このような書き込みベリファイ読み出しに
際して、ラッチ回路ＬＴのリセット動作を行なわず、書
き込みデータをセンスアンプＳ／Ａに残したまま読み出
しを行なう。この読み出し動作は、リセット動作がない
こと以外は前記通常の読み出し時の動作と同じである。

【００２８】従って、書き込まないセルおよび書き込ま
れたセルに対応するラッチ回路ＬＴのノードＮ２は
“Ｈ”になり、書き込みが完了していないセルに対応す
るラッチ回路ＬＴのノードＮ２は“Ｌ”となる。そこ
で、ノードＮ２のデータをそのまま用いて再度書き込み
動作を行なうことにより、書き込み未完了のセルのみを
書き込むことができる。

【００２９】また、書き込みベリファイ読み出し時に
は、通常の読み出し時には選択ワード線に０Ｖを印加す
るのに対して、選択ワード線にベリファイ電圧Ｖpvf (
＞０Ｖ) を印加する。このため、０ＶからＶpvf の間の
閾値となるメモリセルトランジスタをさらに再書き込み
し、書き込み閾値分布の最小値がベリファイ電圧Ｖpvf
以上となるまで書き込むことにより、読み出し電圧に対
する書き込みばらつきのマージンをとっている。

【００３０】上記したように図１７に示したセンスアン
プは、読み出し時にはトランジスタＭ１による定電流を
流したままセル電流Ｉcellで放電するので、ビット線を
充電してフローティング状態にしてからセル電流を流し
てビット線電位の低下をセンスする方式（例えばビット
線プリチャージ・ディスチャージ方式）に比べて、読み
出し時間は短く済むという特長がある。

【００３１】しかし、図１７に示したセンスアンプは、
読み出し時にトランジスタＭ１による定電流が常に流れ
るので、セルに記憶されているデータパターンによって
は接地電位の浮きが生じる。特に、全てのセルが消去状
態にある時には全てのビット線ＢＬに大きなセル電流が
流れ込む結果、ＮＡＮＤセルのソース側一端の拡散層な
どを用いた共通ソース線ＣＳの抵抗成分の電圧降下によ
りソース側電位（例えば接地電位）が浮き易くなり、セ
ル電流は減少する。さらに、この接地電位の浮きによる
バックバイアス効果も加わり、セルの見かけ上の閾値が
高くなる。

【００３２】ところで、ＥＥＰＲＯＭは、ＤＲＡＭなど
と比べて書込み／消去などの動作が遅いので、高速な書
込み／読み出しを行うためにページ書込み方式やページ
読み出し方式を採用したものがある。

【００３３】上記ページ書込み方式は、同一行線に接続
されている複数のメモリセルのそれぞれに同時に複数の
列線から書込みデータを書込む（ページ単位で書込む）
方式である。また、前記ページ読み出し方式は、同一行
線に接続されている複数のメモリセルからそれぞれの記
憶データを同時に複数の列線に読み出してセンス増幅す
る（ページ単位で読みだす）方式である。

【００３４】このようなＥＥＰＲＯＭにおいて、ページ
書込みを行う際の書き込みベリファイ動作を想定して、
前記共通ソース線ＣＳの電位の浮き（以下、接地電位の
浮きと称す）に起因して発生する問題を説明する。

【００３５】いま、ページサイズが例えば５１２カラム
の場合に、書き込み前の全てのセルが消去状態にあると
し、１つだけ非常に書込み速度の速いメモリセルトラン
ジスタが存在したと仮定する。１回目の書き込みで書き
込み速度の速いセルが０Ｖ〜１Ｖ程度書き込みされ、他
のセルの閾値は０Ｖ以下の状態となったとする。

【００３６】この状態でベリファイを行なうと、書き込
みの速いセル以外の５１１カラムのセルはセル電流を流
す状態であるから、ＮＡＮＤセルのソース側の配線（拡
散層など）の寄生抵抗成分ｒにより電圧降下が生じ、接
地電位が浮き上がる。

【００３７】この状態での書き込みの速いセルは、接地
電位の浮きによってセル電流は減少するので、十分に書
き込まれていなくても十分に書き込まれた（つまり、閾
値電圧が実際の閾値電圧よりも高くなった）ように見え
てしまう。この結果、書き込みの速いセルはベリファイ
動作で書き込み完了と判断される。

【００３８】しかし、全てのセルの書き込みが完了した
後のページ読み出しに際しては、かなりのセルは書き込
まれているのでセル電流を流さなくなっており、接地電
位の浮きが少ない状態になる。

【００３９】従って、この接地電位の浮きが少ない状態
での読み出しでは、書き込みの速いセルは前記１回目の
書き込み後のベリファイ動作時よりもセル電流が流れ易
く見えるので、書き込みの速いセルは前記したように書
き込み完了と判断されたにも拘らず書き込みが不十分で
あり、書き込み不良となってしまうおそれがある。

【００４０】

【発明が解決しようとする課題】上記したように、不揮
発性メモリセルの情報の読み出し時にビット線を充電し
ながらセル電流で放電してセンスする方式、複数のビッ
ト線に接続されている複数のメモリセルからそれぞれの
記憶データを同時に読み出して検知する読み出し方式お
よびメモリセルに対する書込み後のベリファイモードを
有する従来の半導体記憶装置においては、複数のメモリ
セルの一部に書込み速度の速いメモリセルが存在した場
合に書込み後のベリファイ動作時に複数のメモリセルの
共通ソース線の電位が浮き上がり、書込み不良が発生す
るという問題があった。

【００４１】本発明は上記問題点を解決すべくなされた
もので、複数のメモリセルの一部に書込み速度の速いメ
モリセルが存在した場合でも、書込み後のベリファイ動
作時に複数のメモリセルの共通ソース線の電位の浮き上
がりを抑制でき、書込み不良の発生を防止し得る半導体
記憶装置を提供することを目的とする。

【００４２】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のビット線と、前記各ビット線に対応して設け
られ、閾値が第１の範囲および第２の範囲をとることに
より情報を記憶するメモリセルトランジスタを有し、同
時に選択制御され、選択時には対応する前記ビット線の
電荷を前記閾値に応じて放電するあるいは放電しないよ
うに制御され、放電した電荷の経路が共通に接続されて
いる複数の不揮発性メモリセルと、前記各ビット線に対
応して設けられ、前記ビット線のビット線電位センスノ
ードに読み出されたメモリセルデータを検知する複数の
センスアンプとを具備し、前記各センスアンプは、前記
各ビット線に対応して設けられ、対応するビット線を所
定のタイミングで充電するための電流源と、前記メモリ
セルトランジスタにおける閾値の範囲に対応するデータ
をラッチするためのラッチ回路と、前記ラッチ回路のラ
ッチデータによって対応するビット線の充電経路をスイ
ッチングするために挿入されたスイッチ回路とを具備す
る。

【００４３】また、本発明の半導体記憶装置は、複数の
ビット線と、前記各ビット線に対応して設けられ、閾値
が第１の範囲および第２の範囲をとることにより情報を
記憶するＭＯＳトランジスタを有し、同時に選択制御さ
れ、選択時には対応する前記ビット線の電荷を前記閾値
に応じて放電するあるいは放電しないように制御され、
放電した電荷の経路が共通に接続されている複数の不揮
発性メモリセルと、前記各ビット線に対応して設けら
れ、前記ビット線のビット線電位センスノードに読み出
されたメモリセルデータを検知する複数のセンスアンプ
とを具備し、前記各センスアンプは、前記各ビット線に
対応して設けられ、対応するビット線を所定のタイミン
グで充電するための電流源と、前記メモリセルトランジ
スタにおける閾値の範囲に対応するデータをラッチする
ためのラッチ回路と、書込みベリファイ読み出し動作時
には、前記ビット線充電用の電流源の電流の大きさを通
常の読み出し動作時よりも小さくする制御回路とを具備
することを特徴とする。

【００４４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜実施例１＞図４は、本発明の半導体記憶装置の第１の
実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭに適用される
ビット線センスアンプの一例を示している。

【００４５】図４に示すセンスアンプは、例えば図１を
参照して前述したように、複数個の不揮発性メモリセル
がマトリクス状に配置されたメモリセルアレイ１１から
メモリセルの情報を検知する際に、電流源からビット線
ＢＬを充電するビット線負荷電流と選択セルに流れる放
電電流の大小関係で決まるビット線電位センスノードの
電位をセンスアンプＳ／Ａにより検知する方式（セルの
情報の読み出し時にビット線を充電しながらセル電流で
放電してセンスする方式）、複数のビット線ＢＬに接続
されている複数のメモリセルからそれぞれの記憶データ
を同時に読み出して検知する読み出し方式およびメモリ
セルに対する書込み後のベリファイモードを有するＮＡ
ＮＤ型ＥＥＰＲＯＭにおける各ビット線ＢＬに対応して
設けられている。

【００４６】このセンスアンプは、図１７を参照して前
述したセンスアンプと比較して、ビット線負荷回路用の
ＰＭＯＳトランジスタＭ１とビット線電位センスノード
Ｎ３との間に、ビット線負荷電流制御用のＰＭＯＳトラ
ンジスタＭ７を挿入した点が異なり、その他は同じであ
るので同一符号を付している。

【００４７】即ち、図４中に示すセンスアンプは、プリ
チャージ制御信号CMout に基づいてビット線ＢＬを所定
期間に充電するための定電流源（ビット線負荷回路）用
のＰチャネルトランジスタＭ１と、前記ビット線ＢＬに
直列に挿入され、ゲートに制御電圧BLSHF が与えられる
ビット線電位クランプ用のＮチャネルトランジスタＭ５
と、前記ＰチャネルトランジスタＭ１とＮチャネルトラ
ンジスタＭ５との間のビット線電位センスノードＮ３に
読み出されたメモリセルデータをラッチするラッチ回路
ＬＴと、前記ビット線電位センスノードＮ３の電荷をデ
ィスチャージ制御信号DCB に基づいて所定期間に放電す
るためのリセット回路用のＮチャネルトランジスタＭ２
と、前記ラッチ回路ＬＴの相補的な一対のノードのうち
の第１のラッチノードＮ１と接地ノードとの間に接続さ
れ、ゲートが前記ビット線電位センスノードＮ３に接続
されたビット線電位センス用のＮＭＯＳトランジスタＭ
３と、前記ラッチ回路ＬＴの第１のラッチノードＮ１と
接地ノードとの間で前記ＮＭＯＳトランジスタＭ３に直
列に接続され、ゲートに所定期間印加される制御信号Ol
atchによりオン状態に制御される（ラッチ回路の強制反
転を制御する）ＮＭＯＳトランジスタＭ４と、前記ビッ
ト線電位センスノードＮ３と前記ラッチ回路ＬＴの相補
的な一対のノードのうちの第２のラッチノードＮ２との
間に挿入され、制御信号SBL （通常読み出し時およびベ
リファイ読み出し時は接地電位である）によりゲート駆
動され、前記メモリセルの読み出し時にはオフ状態に制
御され、前記ラッチ回路ＬＴのリセット時および前記メ
モリセルの書き込み時にはオン状態に制御されるセンス
アンプリセット用およびトランスファーゲート用のＮＭ
ＯＳトランジスタＭ６と、前記ラッチ回路ＬＴのデータ
によって前記ビット線電位センスノードＮ３に対する充
電経路をスイッチ制御するスイッチ回路としての前述し
たＭＯＳトランジスタＭ７とを具備する。

【００４８】なお、前記定電流源用のＰチャネルトラン
ジスタＭ１は、前記リセット回路による放電期間の終了
後に前記ビット線ＢＬを充電するように制御される。ま
た、ビット線ＢＬのプリチャージ電位は電源電位Ｖccに
限らない。

【００４９】前記ラッチ回路ＬＴは、第１のＣＭＯＳイ
ンバータ回路ＩＶ１および第２のＣＭＯＳインバータ回
路ＩＶ２の互いの入力ノードと出力ノードが交差接続さ
れた（逆並列接続された）フリップフロップ回路（ラッ
チ回路）からなる。

【００５０】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１のラッチノードＮ１）は、強
制反転制御用のＮＭＯＳトランジスタＭ４に接続されて
おり、強制反転入力ノードである。また、第２のＣＭＯ
Ｓインバータ回路ＩＶ２の入力ノード（第２のラッチノ
ードＮ２）は前記センスアンプリセット用のＮＭＯＳト
ランジスタＭ６に接続されるとともに前記データバスDa
ta Busが接続されており、リセットノードである。

【００５１】前記スイッチ回路は、前記ラッチ回路ＬＴ
のノードＮ１が“Ｈ”であるリセット状態にはオン状態
に制御され、前記ラッチ回路ＬＴのノードＮ１が“Ｌ”
である強制反転状態にはオフ状態に制御されるように構
成されている。

【００５２】このスイッチ回路の一例は、前記定電流用
のＰチャネルトランジスタＭ１と前記ビット線電位セン
スノードＮ３との間に挿入され、ゲートが前記ラッチ回
路ＬＴの第２の記憶ノードＮ２（リセット状態で“Ｌ”
／強制反転された状態で“Ｈ”レベルになるノード）に
接続され、第２の記憶ノードＮ２のデータによって導通
状態あるいは遮断状態になるＰチャネルトランジスタＭ
７からなる。

【００５３】次に、図４のセンスアンプの読み出し、消
去、書き込み動作を説明する。このセンスアンプの動作
は、図１７を参照して前述したセンスアンプの動作と比
べて、基本的に同様であるが、トランジスタＭ７の付加
による動作が異なる。

【００５４】即ち、ＥＥＰＲＯＭの通常の読み出し時に
は、図５に示すように、まず、トランジスタＭ２とＭ６
を所定期間オンさせてラッチ回路ＬＴをリセットし、ノ
ードＮ２を“Ｌ”、ノードＮ１を“Ｈ”にする。このリ
セット後、トランジスタＭ１による定電流でビット線Ｂ
Ｌを充電し、上記定電流を流したまま、セルトランジス
タの閾値状態によって生じるセル電流Ｉcellでビット線
ＢＬを放電させ、所定時間後にトランジスタＭ４をオン
させる。

【００５５】この場合、ビット線ＢＬにＮＡＮＤセルか
ら“１”データが読み出された時には、セル電流Ｉcell
が流れるのでビット線電位が低下し、トランジスタＭ３
はオフであり、ノードＮ２はセンスアンプのリセット状
態の“Ｌ”のままとなる。

【００５６】逆に、ビット線ＢＬにＮＡＮＤセルから
“０”データが読み出された時には、セル電流Ｉcellは
流れないのでビット線電位は“Ｈ”に保たれ、トランジ
スタＭ３がオンになり、ラッチ回路ＬＴの記憶データを
強制反転させ、ノードＮ１は“Ｌ”、ノードＮ２は
“Ｈ”になる。従って、“０”データをセンスした直後
にトランジスタＭ７がオフして充電が停止する。

【００５７】ＥＥＰＲＯＭの消去時には、センスアンプ
は消去ベリファイ読み出し動作に使用される。この時、
センスアンプは前記通常の読み出し時と同じ順序で動作
し、セルが消去されていれば（“１”データの場合）、
ノードＮ１は“Ｈ”、ノードＮ２は“Ｌ”となる。逆
に、セルが消去できていなければ（“０”データの場
合）、ノードＮ１は“Ｌ”、ノードＮ２は“Ｈ”とな
る。このデータをもとに、選択カラムに対応する全ての
センスアンプのノードＮ２が１つでも“Ｈ”となると消
去不完全であるので、再度消去に入るための信号を出し
再度消去する。

【００５８】ＥＥＰＲＯＭの書き込み時には、書き込み
／書き込み禁止のデータを入力することにより、データ
バスData Busからラッチ回路ＬＴのノードＮ２にデータ
が入力される。もし、“０”データ入力（書き込みたい
場合）であればノードＮ２には“Ｌ”、“１”データ入
力（書き込みたくない場合）であればノードＮ２には
“Ｈ”が入る。

【００５９】トランジスタＭ６がオン状態に制御される
と、上記ノードＮ２のデータがトランジスタＭ６を通じ
てビット線ＢＬに転送される。書き込み時には選択ＮＡ
ＮＤセル内のチャネルは中間電位にブートされているの
で、ビット線ＢＬに“Ｌ”データが印加された場合には
書き込まれるが、“Ｈ”データが印加された場合には書
き込みがされない。

【００６０】書き込みベリファイ読み出し時には、ラッ
チ回路ＬＴのリセット動作を行なわず、書き込みデータ
をセンスアンプに残したまま読み出しを行なう。この読
み出し動作は、リセット動作がないこと以外は上記動作
と同じである。

【００６１】この際、書き込みたくないセルおよび書き
込まれたセルに対応するラッチ回路ＬＴのノードＮ２は
“Ｈ”になり、書き込みが完了していないセルに対応す
るラッチ回路ＬＴのノードＮ２は“Ｌ”となる。従っ
て、ノードＮ２のデータをそのまま用いて再度書き込み
動作を行なうことにより、書き込み未完了のセルのみを
書き込むことができる。

【００６２】また、この際、書き込みたくないセルおよ
び書き込まれたセルに対応するラッチ回路ＬＴのノード
Ｎ２の“Ｈ”レベルにより上記セルの充電経路のトラン
ジスタＭ７はオフし、ビット線ＢＬには電流が流れな
い。これに対して、書き込みが完了していないセルに対
応するラッチ回路ＬＴのノードＮ２の“Ｌ”レベルによ
り上記セルの充電経路のトランジスタＭ７はオンし、ビ
ット線ＢＬには定電流が流れ込むことになる。

【００６３】つまり、未書き込み状態と判定されて追加
書き込みの対象とされるセルに対応するビット線ＢＬに
のみ充電するので、余計な消費電流は抑えられ、かつ、
同時に選択された複数のメモリセルのソース側一端が共
通に接続されている共通ソース線ＣＳの接地電位の浮き
は最小限になる。また、書き込みたくないセルを充電し
ないことによる影響は、ビット線電位センスノードＮ３
が“Ｌ”になったままであり、センス入力用トランジス
タＭ３はオフしているので、ラッチデータが壊されるこ
とはなく問題はない。

【００６４】上記したようにビット線負荷電流をラッチ
回路ＬＴのノードＮ２のデータに応じてスイッチさせる
ことにより、書き込みベリファイ読み出し時に書き込み
たくないセルおよび書き込み完了の２つに該当するセル
のＶccノードとＶssノードと間の貫通電流を遮断し、不
必要な電流を流すことなくベリファイをすることができ
る。

【００６５】この際、共通ソース線ＣＳの接地電位の浮
きを抑え、それに伴うバックバイアス効果によるセルト
ランジスタの閾値電圧の上昇、セル電流低下によるセル
トランジスタの見かけ上の閾値変動を防止すると同時
に、通常の読み出しに比べて接地電位の浮きの効果がな
い分だけセル電流の低下が抑えられるので、より厳しい
書き込みベリファイ動作となる。特に、追加書き込みで
書き込み終了のセルの貫通電流を遮断するので、追加書
き込みになったセルの書き込みベリファイに対して効果
が大きい。

【００６６】即ち、上記したようなセンスアンプＳ／Ａ
を用いたＮＡＮＤ型ＥＥＰＲＯＭにおいては、ビット線
充電経路をセンスアンプＳ／Ａのデータによってスイッ
チするトランジスタＭ７を挿入することにより、読み出
しの不必要なビット線の充電を停止して接地電位の浮き
を抑えることが可能になる。つまり、書き込みベリファ
イ時に書き込まないセルおよび書き込み完了のセルは、
センスアンプの出力端が同電位となり（この場合、
“Ｈ”レベル）、かつ、このセルについては読み出しは
必要ないので、このセルに対応するビット線ＢＬに挿入
接続されているトランジスタＭ７をオフにすることによ
り、ビット線ＢＬの充電を停止することができる。従っ
て、書き込み未完了のセルに対して、書き込みたくない
セルの余計なセル電流を遮断し、接地電位の浮きを抑え
ることが可能になる。また、読み出しに不必要な貫通電
流を遮断するので、消費電流を低減することが可能にな
る。

【００６７】さらに、通常の読み出しよりも接地電位の
浮きは小さくなるので、周囲のデータパターンによるセ
ル電流の減少を抑えることが可能になる。これにより、
書き込み動作途中のベリファイで起こるセル電流減少に
伴う見かけ上の閾値変動をなくすることが可能になる。
また、読み出しに不必要な貫通電流を遮断するので、分
割書き込み（例えばバイト単位の書き込み）に際して、
書き込まないアドレスに対応するカラムに電流を流さな
くて済むようになり、ベリファイマージンとして従来の
書き込みベリファイよりも厳しくすることが可能にな
る。

【００６８】一方、書き込みベリファイ読み出し時の消
費電流を従来と同様に許容するものとすれば、メモリセ
ルのソース側配線の寄生抵抗成分ｒの増大を許容できる
ようになり、通常はソース側配線の拡散層に対して一定
間隔毎にコンタクトされる金属配線のコンタクト相互間
の間隔を長くとることが可能になるので、パターン面積
の増大を抑制することが可能になる。

【００６９】＜実施例２＞図６は、図４に示したセンス
アンプの変形例を示す。このセンスアンプは、図４に示
したセンスアンプと比べて、ラッチ回路ＬＴのデータに
よってビット線電位センスノードＮ３に対する充電経路
を遮断あるいは導通させるスイッチ回路が異なり、その
他は同じであるので同一符号を付している。

【００７０】即ち、スイッチ回路は、定電流用のＰチャ
ネルトランジスタＭ１と前記ビット線電位センスノード
Ｎ３との間に挿入され、ゲートがラッチ回路ＬＴの第１
の記憶ノードＮ１（リセット状態で“Ｈ”／強制反転さ
れた状態で“Ｌ”レベルになるノード）に接続されたＮ
チャネルトランジスタＭ７からなる。

【００７１】動作自体は実施例１と同じであり、ノード
Ｎ１が“Ｌ”、ノードＮ２が“Ｈ”の時にビット線充電
電流が遮断され、不必要なセル電流が抑えられる。 ＜実施例３＞図７は、図６に示したセンスアンプの他の
変形例を示す。

【００７２】このセンスアンプは、図６に示したセンス
アンプと比べて、ラッチ回路ＬＴのデータによってビッ
ト線電位センスノードＮ３に対する充電経路を遮断ある
いは導通させるスイッチ回路に代えて、ラッチ回路ＬＴ
のデータによってビット線電位センスノードＮ３とメモ
リセルとの間の充電経路を遮断あるいは導通させるスイ
ッチ回路が使用されている点が異なり、その他は同じで
あるので同一符号を付している。

【００７３】即ち、上記スイッチ回路は、ビット線電位
センスノードＮ３とビット線電位クランプ用トランジス
タＭ５との間に挿入され、ゲートがラッチ回路ＬＴの第
１の記憶ノードＮ１に接続されたＮチャネルトランジス
タＭ７からなる。

【００７４】動作自体は実施例１と同じであり、ノード
Ｎ１が“Ｌ”、ノードＮ２が“Ｈ”の時にビット線充電
電流が遮断され、不必要なセル電流が抑えられる。 ＜実施例４＞図８は、図７に示したセンスアンプの変形
例を示す。

【００７５】このセンスアンプは、図７に示したセンス
アンプと比べて、ラッチ回路ＬＴのデータによってビッ
ト線電位センスノードＮ３とメモリセルとの間の充電経
路を遮断あるいは導通させるスイッチ回路が異なり、そ
の他は同じであるので同一符号を付している。

【００７６】即ち、上記スイッチ回路は、ビット線電位
センスノードＮ３とビット線電位クランプ用トランジス
タＭ５との間に挿入され、ゲートがラッチ回路ＬＴの第
２の記憶ノードＮ２に接続されたＰチャネルトランジス
タＭ７からなる。

【００７７】動作自体は実施例１と同じであり、ノード
Ｎ１が“Ｌ”、ノードＮ２が“Ｈ”の時にビット線充電
電流が遮断され、不必要なセル電流が抑えられる。 ＜実施例５＞図９（ａ）に示すセンスアンプＳ／Ａのビ
ット線負荷電流制御回路２０は、例えば図１を参照して
前述したようにセルの情報の読み出し時にビット線を充
電しながらセル電流で放電してセンスする方式、複数の
ビット線に接続されている複数のメモリセルからそれぞ
れの記憶データを同時に読み出して検知する読み出し方
式およびメモリセルに対する書込みベリファイモードを
有するＮＡＮＤ型ＥＥＰＲＯＭに設けられている。

【００７８】図９（ａ）において、センスアンプＳ／Ａ
は、図１７を参照して前述したセンスアンプＳ／Ａと比
較して、書込みベリファイ読み出し時にビット線充電用
の電流源の電流（ビット線負荷電流）の大きさが通常の
読み出し動作時よりも小さくなるように、例えばビット
線負荷抵抗を制御するように構成されていたビット線負
荷電流制御回路２０を具備している点が異なる。

【００７９】なお、このようにビット線を充電しながら
セル電流で放電してセンスする方式の場合、セル電流と
読み出し時間とはトレードオフの関係にあり、ビット線
負荷電流を小さくする場合にはセンスアンプの読み出し
時間を長くするのが一般的である。逆に、高速な読み出
しを行うためには大きなセル電流を必要とするので、通
常のＥＥＰＲＯＭでは、極力高速な動作を実現するため
にメモリセルに流すことが可能な最大のセル電流に合わ
せて読み出し動作を設定する。しかし、書込みベリファ
イ読み出し動作の時間は書込み時間に対して十分に短い
ので、現実には書込みベリファイ読み出し動作の時間が
多少長くなっても差支えなく、前述したようにビット線
負荷電流を小さくすることは、セル電流量を抑制するう
えで有効である。

【００８０】この場合、ビット線を“Ｈ”状態に充電す
るのに必要なビット線負荷電流と充電時間との積が一定
であるとすれば、ビット線負荷電流に反比例した割合で
センスアンプの読み出し時間を長くすればよく、ビット
線負荷抵抗に比例した割合でセンスアンプの読み出し時
間を長くすればよい。書込みベリファイ読み出し時に、
ビット線負荷電流を通常読み出し時の例えば１／２にし
てページ読み出しを行うものとすれば、読み出し時間を
通常読み出し時の２倍にすればよい。なお、通常読み出
し時、ビット線負荷電流は、“０”データ読み出し時に
おけるビット線電位を速く“Ｈ”状態に充電するために
極力大きく設定することが望ましいが、“１”データ読
み出し時におけるビット線電位の低下速度を速くするた
めにメモリセルに流すことが可能な最大のセル電流に比
べて小さく設定する必要がある。

【００８１】具体的に図９（ａ）に示すビット線負荷電
流制御回路２０は、ＶccノードとＶssノードとの間に、
ゲート・ドレイン相互が接続されたＰチャネルトランジ
スタＭ１１およびゲートにプリチャージ制御信号φ1 が
印加されるＮチャネルトランジスタＭ１２が直列に接続
されている。

【００８２】前記ＰチャネルトランジスタＭ１１のゲー
トには、前記各ビット線に接続されている定電流源用
（ビット線負荷回路用）のＰチャネルトランジスタＭ１
の各ゲートが接続されており、これらはカレントミラー
回路を形成している。

【００８３】図９（ｂ）は、図９（ａ）のビット線負荷
電流制御回路２０の制御信号波形およびセンスアンプＳ
／Ａの動作波形の一例を示す。通常の読み出し時には、
選択ワード線の電圧を立ち上げの開始時に一定期間だけ
リセットし、この後にプリチャージ制御信号φ1 を第１
の電圧レベルＶref1に設定してＮチャネルトランジスタ
Ｍ１２をオンさせるとともに、センス感度を高めるため
にビット線電位クランプ用トランジスタＭ５のゲート電
位BLSHF を電源電位Ｖccより低い一定の電圧レベルＶbi
asに設定する。

【００８４】これにより、メモリセルからの読み出しデ
ータが“１”の場合にはセル電流による放電が行われる
のでビット線電位ＶBLは変化しないが、メモリセルから
の読み出しデータが“０”の場合には、ビット線の充電
が開始してビット線電位ＶBLが徐々に上昇し、所定の読
み出し時間Ｔ１後にセンスする。

【００８５】書込みベリファイ読み出し時の動作は、前
記通常の読み出し時の動作と比べて、プリチャージ制御
信号φ1 を第１の電圧レベルよりも低い第２の電圧レベ
ルＶref2に変更してビット線負荷抵抗を大きく制御する
点と、メモリセルからの読み出しデータが“０”の場合
に所定の読み出し時間Ｔ２（＞Ｔ１）後にセンスする点
が異なる。

【００８６】ここで、前記したようにビット線負荷電流
を変化させる手段の他の例としては、（１）ビット線負
荷回路用のＰＭＯＳトランジスタの電流源となるＮＭＯ
Ｓトランジスタの数を変化させる（２）ビット線負荷回
路用のＰＭＯＳトランジスタの電流源となるＰＭＯＳト
ランジスタの数を変化させる（図１１）、（３）ビット
線負荷回路用のＰＭＯＳトランジスタの数を変化させる
（図１２）などが挙げられる。

【００８７】図１０（ａ）、（ｂ）は、図９（ａ）中の
ビット線負荷電流制御回路２０の変形例、その制御信号
波形およびセンスアンプＳ／Ａの動作波形の一例を示
す。図１０（ａ）において、ビット線負荷電流制御回路
２０は、図９（ａ）中に示したビット線負荷電流制御回
路２０と比べて、ゲートにプリチャージ制御信号φ1 が
印加されるＮチャネルトランジスタＭ１３に並列に、ゲ
ートにプリチャージ制御信号φ2 が印加されるＮチャネ
ルトランジスタＭ１４が付加されている点が異なり、そ
の他は同じである。

【００８８】通常の読み出し時には、選択ワード線の電
圧を立ち上げの開始時に一定期間だけリセットし、この
後にプリチャージ制御信号φ1 、φ2 をそれぞれ第１の
電圧レベルＶref1に設定して対応してＮチャネルトラン
ジスタＭ１３、Ｍ１４をそれぞれオンさせるとともに、
センス感度を高めるためにビット線電位クランプ用トラ
ンジスタＭ５のゲート電位BLSHF を電源電位Ｖccより低
い一定の電圧レベルＶbiasに設定する。

【００８９】これにより、メモリセルからの読み出しデ
ータが“１”の場合にはセル電流による放電が行われる
のでビット線電位ＶBLは変化しないが、メモリセルから
の読み出しデータが“０”の場合には、ビット線の充電
が開始してビット線電位ＶBLが徐々に上昇し、所定の読
み出し時間Ｔ１後にセンスする。

【００９０】書込みベリファイ読み出し時の動作は、前
記通常の読み出し時の動作と比べて、プリチャージ制御
信号φ2 を“Ｌ”レベル（Ｖss）のままにしてＮＭＯＳ
トランジスタＭ１４をオフにする（ビット線負荷電流を
小さく制御する）点と、メモリセルからの読み出しデー
タが“０”の場合に所定の読み出し時間Ｔ２（＞Ｔ１）
後にセンスする点が異なる。

【００９１】図１１（ａ）、（ｂ）は、図９（ａ）中の
ビット線負荷電流制御回路２０の変形例、その制御信号
波形およびセンスアンプＳ／Ａの動作波形の一例を示
す。図１１（ａ）において、ビット線負荷電流制御回路
２０は、図９（ａ）中に示したビット線負荷電流制御回
路２０と比べて、各ビット線に接続されているビット線
負荷回路用のＰＭＯＳトランジスタＭ１の電流源として
接続されているＰＭＯＳトランジスタを２系統設け、各
系統において、電流源用のＰＭＯＳトランジスタＭ１５
あるいはＭ１６に直列にスイッチ用のＰＭＯＳトランジ
スタＭ１７あるいはＭ１８が挿入されており、上記２系
統のスイッチ用のＰＭＯＳトランジスタＭ１７、Ｍ１８
のゲートに対応してプリチャージ制御信号φ2 、φ3 が
印加される点が異なり、その他は同じである。

【００９２】通常の読み出し時には、選択ワード線の電
圧を立ち上げの開始時に一定期間だけリセットし、この
後、プリチャージ制御信号φ1 を第１の電圧レベルＶre
f1に設定してＮチャネルトランジスタＭ１２をオンさせ
るとともに、センス感度を高めるためにビット線電位ク
ランプ用トランジスタＭ５のゲート電位BLSHF を電源電
位Ｖccより低い一定の電圧レベルＶbiasに設定する。ま
た、前記リセット後に、プリチャージ制御信号φ2 をＶ
ccレベルからＶssレベルに低下させてＮチャネルトラン
ジスタＭ１７をオンさせる。この時、プリチャージ制御
信号φ3 はＶccレベルのままにし、Ｎチャネルトランジ
スタＭ１８をオフさせる。

【００９３】これにより、メモリセルからの読み出しデ
ータが“１”の場合にはセル電流による放電が行われる
のでビット線電位ＶBLは変化しないが、メモリセルから
の読み出しデータが“０”の場合には、ビット線の充電
が開始してビット線電位ＶBLが徐々に上昇し、所定の読
み出し時間Ｔ１後にセンスする。

【００９４】書込みベリファイ読み出し時の動作は、前
記通常の読み出し時の動作と比べて、前記リセット後に
プリチャージ制御信号φ3 もＶccレベルからＶssレベル
に低下させてＮチャネルトランジスタＭ１８をオンさせ
ることにより、ＮチャネルトランジスタＭ１７、Ｍ１５
の経路の電流を減少させる（ビット線に接続されている
定電流源用ＰＭＯＳトランジスタＭ１の電流を小さく制
御する）点と、メモリセルからの読み出しデータが
“０”の場合に所定の読み出し時間Ｔ２（＞Ｔ１）後に
センスする点が異なる。

【００９５】図１２（ａ）、（ｂ）は、図９（ａ）中の
センスアンプＳ／Ａの他の変形例およびビット線負荷電
流制御回路２０の制御信号波形、センスアンプＳ／Ａの
動作波形の一例を示す。図１２において、センスアンプ
Ｓ／Ａは、図９（ａ）中に示したセンスアンプＳ／Ａと
比べて、各ビット線に接続されているビット線負荷回路
用のＰＭＯＳトランジスタを２系統設け、各系統におい
て、ビット線負荷回路用のＰＭＯＳトランジスタＭ２１
あるいはＭ２２に直列にスイッチ用のＰＭＯＳトランジ
スタＭ２３あるいはＭ２４が挿入されており、上記２系
統のスイッチ用のＰＭＯＳトランジスタＭ２３、Ｍ２４
のゲートに対応してプリチャージ制御信号φ2 、φ3 が
印加される点が異なり、その他は同じである。

【００９６】通常の読み出し時には、選択ワード線の電
圧を立ち上げの開始時に一定期間だけリセットし、この
後、プリチャージ制御信号φ1 を第１の電圧レベルＶre
f1に設定してＮチャネルトランジスタＭ１２をオンさせ
るとともに、センス感度を高めるためにビット線電位ク
ランプ用トランジスタＭ５のゲート電位BLSHF を電源電
位Ｖccより低い一定の電圧レベルＶbiasに設定する。ま
た、前記リセット後に、プリチャージ制御信号φ2 、φ
3 をそれぞれＶccレベルからＶssレベルに低下させてＮ
チャネルトランジスタＭ２３、Ｍ２４をオンさせる。

【００９７】これにより、メモリセルからの読み出しデ
ータが“１”の場合にはセル電流による放電が行われる
のでビット線電位ＶBLは変化しないが、メモリセルから
の読み出しデータが“０”の場合には、ビット線の充電
が開始してビット線電位ＶBLが徐々に上昇し、所定の読
み出し時間Ｔ１後にセンスする。

【００９８】書込みベリファイ読み出し時の動作は、前
記通常の読み出し時の動作と比べて、前記リセット後に
プリチャージ制御信号φ3 はＶccレベルのままにし、Ｎ
チャネルトランジスタＭ２４をオフさせることにより、
ビット線負荷電流を小さく制御する点と、メモリセルか
らの読み出しデータが“０”の場合に所定の読み出し時
間Ｔ２（＞Ｔ１）後にセンスする点が異なる。

【００９９】なお、本発明は、上記実施例のようなＮＡ
ＮＤ型ＥＥＰＲＯＭに限らず、ページモードを有する他
のＥＥＰＲＯＭ（ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型
ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭなど）にも適用可
能である。

【０１００】図１３（Ａ）、（Ｂ）は、ＮＯＲ型ＥＥＰ
ＲＯＭのメモリセルアレイＭＡの一部のメモリセルの相
異なる例を示す。図１３（Ａ）においては、ビット線Ｂ
Ｌとこれに直交するソース線ＶＳとの間に、選択回路を
持たないメモリセルとして、制御ゲート信号線ＣＧによ
り制御される１つのセルトランジスタＱが接続されてい
る。

【０１０１】図１３（Ｂ）は、ビット線ＢＬとこれに直
交するソース線ＶＳとの間に、選択回路を持つメモリセ
ルとして、選択信号線ＳＬにより制御されるビット線側
選択ゲートＳＧおよび制御ゲート信号線ＣＧにより制御
される１つのセルトランジスタＱが直列に接続されてい
る。

【０１０２】図１４（Ａ）、（Ｂ）は、ＮＯＲ型ＥＥＰ
ＲＯＭの他の例に係るグランドアレイ型ＥＥＰＲＯＭの
メモリセルアレイＭＡの一部のメモリセルを示す。図１
４（Ａ）においては、ビット線ＢＬとこれに並行するソ
ース線ＶＳとの間に、制御ゲート信号線ＣＧにより制御
される１つのセルトランジスタＱが接続されており、ビ
ット線ＢＬおよびソース線ＶＳはそれぞれ固定である。

【０１０３】図１４（Ｂ）は、交差グランドアレイ型Ｅ
ＥＰＲＯＭのメモリセルを示しており、ビット線ＢＬと
これに並行するソース線ＶＳとの間に、制御ゲート信号
線ＣＧにより制御される１つのセルトランジスタＱが接
続されており、ビット線ＢＬおよびソース線ＶＳがそれ
ぞれ切換え可能である。

【０１０４】図１５は、ＤＩＮＯＲ型ＥＥＰＲＯＭの一
例に係るグランドアレイ型ＥＥＰＲＯＭのメモリセルア
レイＭＡの一部のメモリセルを示す。１つのサブビット
線ＳＢＬと複数のソース線ＶＳとの間に制御ゲート信号
線ＣＧにより制御される１つのセルトランジスタＱが並
列に接続されており、サブビット線ＳＢＬは選択信号線
ＳＬにより制御されるビット線側選択ゲートＳＧを介し
てビット線ＢＬに接続されている。

【０１０５】図１６は、ＡＮＤ型ＥＥＰＲＯＭの一例に
係るグランドアレイ型ＥＥＰＲＯＭのメモリセルアレイ
ＭＡの一部のメモリセルを示す。ビット線ＢＬとソース
線ＶＳとの間に、選択信号線ＳＬにより制御されるビッ
ト線側選択ゲートＳＧおよびそれぞれ制御ゲート信号線
ＣＧにより制御される互いに並列接続された複数のセル
トランジスタＱが直列に接続されている。

【０１０６】なお、本発明は、上記したようにセルの情
報の読み出し時にビット線を充電しながらセル電流で放
電してセンスする方式の不揮発性半導体メモリに限ら
ず、データ読み出し前にリードセル側のビット線・リフ
ァレンス側のビット線を一定時間プリチャージし、デー
タ読み出し時にリードセル側のビット線・リファレンス
側のビット線をディスチャージさせることにより両者間
に電位差を発生させ、この電位差をセンスアンプにより
センス増幅するプリチャージ・ディスチャージ方式にお
いて、プリチャージ後におけるリファレンス側の共通ソ
ース線の電位とリードセル側の共通ソース線の電位との
不平衡をプリチャージ期間内に解消しておくためにプリ
チャージ終了前からディスチャージを開始する（つま
り、プリチャージ期間とディスチャージ期間の一部をオ
ーバーラップさせる）方式を採用する不揮発性半導体メ
モリにも適用可能である。

【０１０７】

【発明の効果】上述したように本発明によれば、複数の
メモリセルの一部に書込み速度の速いメモリセルが存在
した場合でも、書込み後のベリファイ動作時に複数のメ
モリセルの共通ソース線の電位の浮き上がりを抑制で
き、書込み不良の発生を防止し得る半導体記憶装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施の形態に
係る一括消去可能なＮＡＮＤセル型ＥＥＰＲＯＭの全体
構成を示すブロック図。

【図２】図１中のメモリセルアレイのＮＡＮＤセルの一
例を示す回路図およびセルトランジスタの閾値電圧の分
布状態の一例を示す図。

【図３】図１中のメモリセルアレイにおけるビット線の
一部に対応する回路を取り出して示すブロック図。

【図４】図１のＮＡＮＤ型ＥＥＰＲＯＭに適用される本
発明に係るビット線センスアンプの一例を示す回路図。

【図５】図４のセンスアンプの通常読み出し時の動作の
一例を示す波形図。

【図６】図４に示したセンスアンプの変形例を示す回路
図。

【図７】図６に示したセンスアンプの変形例を示す回路
図。

【図８】図７に示したセンスアンプの変形例を示す回路
図。

【図９】本発明の半導体記憶装置の第２の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭに適用されるビット線セン
スアンプの一例およびその制御信号、動作の一例を示す
回路図および波形図。

【図１０】図９に示したセンスアンプの変形例およびそ
の制御信号、動作の一例を示す回路図および波形図。

【図１１】図９に示したセンスアンプの他の変形例およ
びその制御信号、動作の一例を示す回路図および波形
図。

【図１２】図９に示したセンスアンプのさらに他の変形
例およびその制御信号、動作の一例を示す回路図および
波形図。

【図１３】ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの
一部のメモリセルの相異なる例を示す回路図。

【図１４】ＮＯＲ型ＥＥＰＲＯＭの他の例に係るグラン
ドアレイ型ＥＥＰＲＯＭのメモリセルアレイの一部のメ
モリセルを示す回路図。

【図１５】ＤＩＮＯＲ型ＥＥＰＲＯＭの一例に係るグラ
ンドアレイ型ＥＥＰＲＯＭのメモリセルアレイの一部の
メモリセルを示す回路図。

【図１６】ＡＮＤ型ＥＥＰＲＯＭの一例に係るグランド
アレイ型ＥＥＰＲＯＭのメモリセルアレイの一部のメモ
リセルを示す回路図。

【図１７】図３中のセンスアンプの１個分を取り出して
従来の提案例を示す回路図。

【符号の説明】

ＢＬ…ビット線、 Ｎ３…ビット線電位センスノード、 Ｍ１…ビット線負荷回路用ＰＭＯＳトランジスタ、 ＬＴ…ラッチ回路、 Ｍ７…スイッチ用トランジスタ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数のビット線と、 前記各ビット線に対応して設けられ、閾値が第１の範囲
   および第２の範囲をとることにより情報を記憶するメモ
   リセルトランジスタを有し、同時に選択制御され、選択
   時には対応する前記ビット線の電荷を前記閾値に応じて
   放電するあるいは放電しないように制御され、放電した
   電荷の経路が共通に接続されている複数の不揮発性メモ
   リセルと、 前記各ビット線に対応して設けられ、前記ビット線のビ
   ット線電位センスノードに読み出されたメモリセルデー
   タを検知する複数のセンスアンプとを具備し、 前記各センスアンプは、 前記各ビット線に対応して設けられ、対応するビット線
   を所定のタイミングで充電するための電流源と、 前記メモリセルトランジスタにおける閾値の範囲に対応
   するデータをラッチするためのラッチ回路と、 前記ラッチ回路のラッチデータによって対応するビット
   線の充電経路をスイッチングするために挿入されたスイ
   ッチ回路とを具備することを特徴とする半導体記憶装
   置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記スイッチ回路は、前記ビット線のビット線電位セン
   スノードに対する充電経路に挿入されていることを特徴
   とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 前記スイッチ回路は、前記ビット線のビット線電位セン
   スノードと前記メモリセルとの間の充電経路に挿入され
   ていることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体記憶装置において、 前記ラッチ回路は、前記メモリセルからのデータの読み
   出し時に、リセットされた後に前記ビット線電位センス
   ノードに読み出されたデータに応じてリセット状態を保
   持する、または強制反転され、 前記スイッチ回路は、前記ラッチ回路がリセット状態の
   時にはオン状態に制御され、前記ラッチ回路が反転状態
   の時にはオフ状態に制御されることを特徴とする半導体
   記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、 前記スイッチ回路は、ＰＭＯＳトランジスタからなり、
   そのゲートは、前記ラッチ回路がリセットされた状態で
   “Ｌ”／強制反転された状態で“Ｈ”レベルになるノー
   ドに接続されていることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項４記載の半導体記憶装置におい
   て、 前記スイッチ回路は、ＮＭＯＳトランジスタからなり、
   そのゲートは、前記ラッチ回路がリセットされた状態で
   “Ｈ”／強制反転された状態で“Ｌ”レベルになるノー
   ドに接続されていることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   半導体記憶装置において、前記センスアンプは、 前記ビット線電位センスノードの電荷を所定期間に放電
   するためのリセット回路をさらに具備し、 前記電流源は、前記リセット回路による放電期間の終了
   後に前記ビット線を充電することを特徴とする半導体記
   憶装置。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   半導体記憶装置において、前記センスアンプは、さら
   に、 前記ビット線のビット線電位センスノードと前記メモリ
   セルとの間とのビット線に直列に挿入されたビット線電
   位クランプ用のＮＭＯＳトランジスタと、 前記ラッチ回路の相補的な一対のノードのうちの第１の
   ノードと接地ノードとの間に接続され、ゲートが前記ビ
   ット線電位センスノードに接続されたビット線電位セン
   ス用のＮＭＯＳトランジスタと、 前記ラッチ回路の前記第１のノードと接地ノードとの間
   で前記ビット線電位センス用のＮＭＯＳトランジスタに
   直列に接続され、ゲートに所定期間印加される信号によ
   りオン状態に制御されるＮＭＯＳトランジスタと、 前記ビット線電位センスノードと前記ラッチ回路の相補
   的な一対のノードのうちの第２のノードとの間に挿入さ
   れ、前記メモリセルの読み出し時にはオフ状態に制御さ
   れ、前記ラッチ回路のリセット時および前記メモリセル
   の書き込み時にはオン状態に制御されるセンスアンプリ
   セット用およびトランスファーゲート用のＮＭＯＳトラ
   ンジスタとを具備することを特徴とする半導体記憶装
   置。
9. 【請求項９】 複数のビット線と、 前記各ビット線に対応して設けられ、閾値が第１の範囲
   および第２の範囲をとることにより情報を記憶するメモ
   リセルトランジスタを有し、同時に選択制御され、選択
   時には対応する前記ビット線の電荷を前記閾値に応じて
   放電するあるいは放電しないように制御され、放電した
   電荷の経路が共通に接続されている複数の不揮発性メモ
   リセルと、 前記各ビット線に対応して設けられ、前記ビット線のビ
   ット線電位センスノードに読み出されたメモリセルデー
   タを検知する複数のセンスアンプとを具備し、 前記各センスアンプは、 前記各ビット線に対応して設けられ、対応するビット線
   を所定のタイミングで充電するための電流源と、 前記メモリセルトランジスタにおける閾値の範囲に対応
   するデータをラッチするためのラッチ回路と、 書込みベリファイ読み出し動作時には、前記ビット線充
   電用の電流源の電流の大きさを通常の読み出し動作時よ
   りも小さくする制御回路とを具備することを特徴とする
   半導体記憶装置。
10. 【請求項１０】 請求項９記載の半導体記憶装置におい
    て、 前記制御回路は、書き込みベリファイ読み出し動作時の
    前記センスアンプの読み出し時間を、通常の読み出し動
    作時よりも長くすることを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項１０記載の半導体記憶装置にお
    いて、 前記制御回路は、前記ビット線充電用の電流源の電流に
    反比例した割合でセンスアンプの読み出し時間を長くす
    ることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項９または１０記載の半導体記憶
    装置において、 前記制御回路は、前記ビット線の負荷抵抗を書込みベリ
    ファイ読み出し時に通常読み出し時よりも大きくするこ
    とを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１２記載の半導体記憶装置にお
    いて、 前記制御回路は、前記ビット線の負荷抵抗に比例した割
    合でセンスアンプの読み出し時間を長くすることを特徴
    とする半導体記憶装置。
14. 【請求項１４】 請求項１乃至１３のいずれか１項に記
    載の半導体記憶装置において、 前記不揮発性メモリセルは、電気的消去・再書き込み可
    能なメモリセルトランジスタが複数個直列に接続されて
    ＮＡＮＤセルを形成していることを特徴とする半導体記
    憶装置。