KR950014822B1 - 블럭 소거 기능을 갖는 비휘발성 반도체 메모리 장치 - Google Patents

Abstract

내용 없음.

Description

블럭 소거 기능을 갖는 비휘발성 반도체 메모리 장치

제1도는 본 발명의 한 양호한 실시예에 따라 블럭 소거형 NAND 셀 EEPROM의 전체 장치를 도시한 회로도.

제2도는 제1도에 도시된 다수의 NAND 셀 유니트를 한정하는 행과 열에 배열된 메모리 셀 트랜지스터 어레이의 주요 부분을 도시한 회로도.

제3도는 중간 절연층이 도시를 위해 생략되어 있는 제2도의 임의의 하나의 NAND 셀 유니트를 도시한 평면도.

제4도 및 제5도는 각각 라인 Ⅳ-Ⅳ 및 Ⅴ-Ⅴ에 따라 제2도에 도시된 NAND 셀 유니트를 도시한 단면도.

제6도는 제2도와 유사한 NAND 셀 유니트를 포함하고 있는 각각의 사전 선택된 메모리 셀 블럭의 갯수로 분할되어 있는 제1도의 메모리 셀 어레이를 도시한 다이어그램.

제7도는 제6도에 도시된 각각의 메모리 셀 블럭과 관련된 제1도의 드라이버 회로와 셀 블럭 선택기 회로를 도시한 회로도.

제8도는 제1도의 메모리 셀 어레이와 관련하여 제1도에 도시되어 있는 소거 전압 제어기를 도시한 회로도.

제9도는 제1도에 도시된 기판 전압 제어기 회로의 회로도.

제10도는 제7도의 회로에서 이용된 소거 제어 신호 발생기의 회로도.

제11도는 제8도의 회로에서 이용된 게이트 제어 신호 발생기의 회로도.

제12도는 본 발명의 실시예의 블럭 소거 동작을 위한 펄스 시퀀스를 도시한 타임 차트.

* 도면의 주요부분에 대한 부호의 설명

10 : EEPROM 14 : P형 웰 영역

16 : 메모리 셀 어레이 20 : 비트 라인 드라이버

22 : 소거 전압 제어기 24 : 기판 전압 제어기

28 : 셀 블럭 선택기 32 : 제어 게이트 전극

38 : 비트 라인층 42 : 게이트 절연층

본 발명은 반도체 메모리에 관한 것이며, 특히 사용자에 의해 전기적으로 소거될 수 있고 프로그램 될 수 있는 비 휘발성 메모리에 관한 것이다. 본 발명은 또한 각각 하나의 부동 게이트 터널링(floating gate tunneling) 전계 효과 트랜지스터를 포함하고 있는 메모리 셀 어레이를 가지고 있는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 장치에 관한 것이다.

고성능 및 신뢰성을 갖춘 디지탈 컴퓨터 시스템에 대한 필요성의 증가와 함께 용량이 큰 반도체 메모리의 개발이 강하게 요구되어 왔다. 그러한 필요에 대처하기 위해, 특정하게 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)이 최근에 개발되어 왔으며, 그러한 것은 제한된 크기의 칩 기판 상에서 각각의 메모리 셀에 필요로 한 트랜지스터의 갯수를 감소시킴으로써 셀 패킹 밀도를 증가시킨다.

최근의 개발은 통상적으로 "NAND형 EEPROM"으로서 공지된 특정한 형태의 EEPROM에 관한 것이며, 각각의 메모리 셀에 대한 스위칭 게이트로서 어떤 여벌의 트랜지스터의 사용을 필요로 하지 않게 되어 극적인 밀도 향상을 나타낼 수 있다.

이러한 EEPROM과 함께, 부동 게이트 터널링 금속 산화물 반도체(FATMOS) 전계 효과 트랜지스터의 다수의 직렬 회로는 각각의 직렬 트랜지스터 회로가 하나의 스위칭 트랜지스터를 경유하여 대응하는 하나의 데이타 전송 라인에 접속되도록 배열된다. 상기 데이타 전송 라인은 "비트 라인"으로 불리워 질 수 있다. 상기 스위칭 트랜지스터가 도전될때, 관련될 FATMOS 트랜지스터의 직렬 회로는 대응하는 비트 라인에 선택적으로 접속된다. 어떤 점에서는, 상기 스위칭 트랜지스터는 본 기술에 숙련된 사람들 사이에서 흔히 "선택 트랜지스터"라고 불리워진다.

각각 직렬 접속된 FATMOS 트랜지스터는 디지탈 데이타 저장을 위한 최소의 요소 소자로 이용되며, 기존의 다이나믹 랜덤 액세스 메모리, 즉 DRAM내의 한개의 "메모리 셀"과 대응 할 수 있다. (때로는, FATMOS 트랜지스터의 1개의 직력 회로는 "메모리 셀"로 불리워 질 수 있다. 그러한 기술 용어는 그렇게 중요하지 않다. 본 특허 명세서에서는, 각각의 직렬 트랜지스터 회로는 "NAND 셀 유니트"로 불리워질 것이다.) 일반적으로, 각각의 직렬 회로는 4개, 8개 또는 16개의 FATMOS 트랜지스터를 포함하고 있다. 각각의 트랜지스터는 대응하는 워드 라인에 접속된 제어 게이트와, 논리값 "1" 또는 "0"을 표시하는 캐리어를 정전 용량적으로 저장하기 위한 부동 게이트를 가지고 있다. 각각의 메모리 셀이 하나의 트랜지스터로 형성 될 수 있기 때문에, EEPROM의 집적도를 증가시켜 데이타의 저장 용량을 향상시킬 수 있다.

현재 이용가능한 NAND형 EEPROM을 써서, 데이타는 각각의 NAND 셀 유니트내의 FATMOS(즉, 메모리 셀 트랜지스터)에 순차적으로 기록된다. EEPROM에서 원하는 메모리 어드레스에 논리 데이타를 기록하거나 또는 "프로그래밍" 하는 것, 즉 지정된 NAND 셀 유니트내의 선택된 트랜지스터에 논리 데이타를 기록하거나 또는 "프로그래밍"하는 것은 하이 레벨 전압(Vpp)와 중간 전압(Vppm)을 사용하여 수행될 수 있다. 통상적으로, 상기 전압(Vpp)는 20Volt 전압이며 ; 상기 전압(Vppm)은 전력 공급 전압(Vcc)와 하이 레벨 전압(Vpp)의 중간이며, 통상적으로 전력 공급 전압(Vcc)가 5Volt일때 10Volt로 된다. 상기 전압(Vpp)가 선택된 셀 트랜지스터의 제어 게이트에 인가될 때, 중간 전압(Vppm)은 선택된 셀 트랜지스터와 선택 트랜지스터 사이에 놓여 있는 선택되지 않은 비 선택 셀 트랜지스터의 제어 게이트에 인가된다.

논리값 "1"인 데이타를 나타내는 전압(통상적으로, 0Volt 전압)이 선택된 비트 라인에 주어질 때, 이러한 전압은 도전성을 유지하고 있는 비 선택 메모리 셀 트랜지스터를 통하여 타겟 메모리 셀(더욱 자세히는, 선택된 셀 트랜지스터의 드레인층)에 전송된다. 그래서 높은 전계가 선택된 셀 트랜지스터의 드레인과 부동 게이트 사이의 게이트 절연층에서 발생된다. 이것은 전기 캐리어(전자)를 기판(드레인)에서 타겟 메모리 셀의 부동 게이트로 관통(즉, 터널링)시켜 준다. 이 셀 트랜지스터의 임계값은 양의 값쪽을 이동한다. 논리값 "1"은 원하는 메모리 어드레스에서 선택된 셀 트랜지스터에 저장되거나 또는 프로그램된다. 상기 중간값(Vppm)이 논리값 "0"을 나타내는 값으로 상기 비트 라인에 인가될 때는, 전자의 주입은 선택된 셀 트랜지스터에 발생하지 않는다. 그래서 상기 셀 트랜지스터의 임계값은 변경되지 않는다. 이러한 상태는 논리값 "0"의 저장 상태로 정의된다.

통상적으로, 상기 NAND 메모리 셀 트랜지스터는 한 유니트로서 상기 메모리 셀 어레이의 전체 부분과 함께 동시에 소거된다. 이러한 것은 소위 "동시 소거" 동작이라고 불리워진다. 소거 작동 동안에, 모든 NAND 셀 유니트는 상기 비트 라인으로부터 전기적으로 분리된다. 모든 메모리 셀 트랜지스터의 제어 게이트는 0Volt를 유지하며, 상기 기판 전압(NAND 셀 유니트가 웰 영역에 형성될 때에는 웰 전위)은 하이 레벨 전압(Vpp)로 된다. 그러한 전압 인가로 전자는 모든 셀 트랜지스터의 부동 게이트 전자로부터 기판(또는 웰 영역)으로 이동되며, 이때의 임계값은 음의 값쪽으로 이동한다. 저장된 모든 데이타 비트는 그래서 전기적으로 소거된다.

기존의 NAND형 EEPROM이 가지고 있는 주요 문제점의 하나는 트랜지스터 어레이의 지정된 부분만이 비 선택 셀의 트랜지스터들에 대해 어떤 우발적인 소거 작용없이 소거되는 소위 "부분 소거" 또는 "블럭 소거" 기능을 수행하는 것이 어렵다는 점이다. 즉, 이 실행 가능한 소거 기능은 동시 소거 기능에만 제한된다는 것이며 ; 그래서 1개의 메모리 셀 유니트가 재 기록되거나 또는 " 재 프로그래밍"되어야 한다고 하더라도, 비 선택된 셀 유니트를 포함하고 있는 모든 메모리 셀 유니트가 부분적으로 재 프로그래밍 되기 전에 소거되어야만 한다. 그러한 불편함은 부분적인 소거 동작의 효율을 떨어 뜨리며 ; 더 심각하게는, 그러한 것이 디지탈 컴퓨터 기술에서 NAND형 EEPROM의 광범위한 응용에 방해물이 되어, 따라서 사용자가 그의 모든 잇점들을 얻을 수 없었던 것이다.

그래서, 본 발명의 목적은 한 특정한 그룹의 메모리 셀에 대해 부분적으로 또는 선택적 소거 동작을 수행할 수 있는 새로운 개선된 비 휘발성 반도체 메모리 장치를 제공하는 것이다.

상기 목적에 따라, 본 발명은 "메모리 셀 블럭"으로 불리워지는 다수의 그룹으로 분할된 메모리 셀의 행과 열의 어레이를 포함하고 있는 특정한 전기적 소거가 가능한 비휘발성 반도체 메모리 장치에 관한 것이다. 각각의 메모리 셀은 캐리어 저장층과 제어 게이트를 가지고 있는 1개의 트랜지스터를 포함하고 있다. 각각의 메모리 셀 블럭에서, 프로그램 라인은 메모리 셀의 행과 연결되어 있으며, 반면에 데이타 전송 라인은 메모리 셀의 열과 연결되어 있다. 임의의 원하는 블럭이 메모리 셀 블럭 사이에서, 소거를 위해 데이타 저장 상태가 변형되지 않은 상태로 나머지 블럭들은 유지한채로 선택될 수 있다. 이러한 것을 수행하기 위해서, 캐리어가 캐리어 저장층으로 이동해 들어가거나 또는 캐리어 저장층으로부터 이동해 나올 수 있게 선택된 메모리 블럭 내의 메모리 셀 트랜지스터의 제어 게이트에 적절한 전위를 선택적으로 인가시키고, 반면에 나머지 비선택된 메모리 블럭내의 메모리 셀 트랜지스터의 내부 전계는 캐리어의 이동을 방지할 정도로 충분히 작게 되게하는 전압 인가 시스템이 마련되었다.

본 발명의 상기 및 기타 목적, 특정 및 잇점은 첨부된 도면에 예시된 바와 같이 본 발명의 양호한 실시예의 다음과 같은 더욱 특정된 설명으로부터 명확히 알게 될 것이다.

제1도를 참조하면, 본 발명의 한 양호한 실시예에 따른 NAND 셀 형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM) 장치는 개략적으로 도면 부호(10)으로 표시되어 있다. 이러한 EEPROM(10)은 미리 선정된 형태의 도전성(통상적으로, N형)을 가진 실리콘 기판(12)를 가지고 있다. 상기 기판(12)는 상부 표면부에 정반대의 도전성(예를 들면, P형)을 가진 반 도전성의 웰 영역(14)를 가지고 있으며, 메모리 셀(16)의 어레이가 후에 설명될 내용과 같이 배치되어 있다.

제1도에 도시된 바와 같은 상기 메모리 셀 어레이(16)은 2개의 드라이버 회로(18,20)과 연결되어 있다. 드라이버 회로(18)은 메모리 셀 어레이(16)에 배열된 병렬 프로그램 라인과 선택 게이트 라인상에서 전압을 제어하는 회로이다. 이러한 라인의 상세한 배열은 후에 설명될 것이다. 드라이버 회로(20)은 메모리 셀 어레이에 배열된 병렬 프로그램 라인과 선택 게이트 라인상에서 전압을 제어하는 회로이다. 이후 본 설명에서는 데이타 전송 라인은 "비트 라인"으로 부를 것이며, 프로그램 라인은 "워드 라인"으로 부를 것이다.

제1도에서 "소거 전압 제어기"로 표시된 전압 제어 회로(22)는 "블럭 소거" 모드로 불리워지는 부분 소거 모드때 웰 영역(14)에서의 전압 전위를 제어하기 위해 웰 영역(14)에 접속된다. 상기 회로(22)는 워드/선택 게이트 라인 드라이버 회로(18)에 또한 접속된다. 기판 전압 제어회로(24)는 블럭-소거 모드로 기판전압을 제어하기 위해 기판(12)에 접속된다. 전압 제어회로(26)은 적절한 d.c.전압을 소거 전압 제어기(22)와 기판 전압 제어기(24)에 공급한다. 회로(28)은 드라이버(18)에 접속되며, 셀 어레이(16)으로부터 선택된 원하는 그룹을 규정한다. 이 회로는 "셀 블럭 선택기"로 불리워 질 것이다.

제2도에 도시된 바와 같이, 각각의 비트 라인(Bil, 여기서 i=1,2,3,…,n)는 부동 게이트 터널링 금속 산화물 반도체(FATMOS) 전계 효과 트랜지스터의 직렬회로(U)에 연관될 것이다. 각각의 직렬 트랜지스터 회로(Ui)는 8개의 FATMOS 트랜지스터(Mi1,Mi2,…,Mi8)을 포함하고 있다. 예를 들면, 직렬 회로(U1)은 제2도에 도시된 바와 같이 FATMOS 트랜지스터(M11,M12,…,M18)을 포함하고 있다. 각각의 트랜지스터(Mij, 여기서 i=1,2,…, n이고, j=1,2,…,8)는 논리값 데이타("1" 또는 "0")을 저장하기 위한 "메모리 셀"로서 이용할 수 있다. 8개의 메모리 트랜지스터의 직렬 어레이는 "NAND 유니트"로 칭할 것이며 ; FATMOS 트랜지스터(M)은 "메모리 셀 트랜지스터" 또는 더 간단히 "메모리 셀 "로 부를 것이다. 제2도의 메모리 셀 매트랙스의 위쪽 반 부분도 비슷하게 배열된다.

각각의 NAND 셀 유니트(Ui)에서, 메모리 셀 트랜지스터(Mi1,Mi2,…,Mi8)은 제어 게이트 전극에서 워드라인(WL1,WL2,…,WL8)에 각각 접속된다. 각각의 NAND 셀 유니트(U1,U2,…,Un)은 제1절연 게이트 금속 산화물 반도체 전계효과 트랜지스터 또는 MOSFET(Si1)을 경유하여 대응하는 비트 라인(BL)하나에 접속된다. 예를 들면, NAND 셀 유니트(U1)은 MOSFET(S11)을 경유하여 비트 라인(BL1)에 접속된다. MOSFET(S11)은 제어 게이트 전극에서 다른 NAND 셀 유니트(U2,…,Un)의 MOSFET(S21,…,Sn1)과 함께 1개의 제어 게이트 라인(SG1)에 접속된다. 이러한 MOSFET(S11)들은 제어 게이트 라인(SG1)에 대한 전압 신호에 응답하며 ; 각각의 MOSFET는 NAND 셀 유니트(Ui)로 하여금 연결되어 있는 대응하는 비트 라인(BLi)에 선택적으로 결합되도록 턴 온된다. 스위칭 MOSFET(S1)은 "제1선택 트랜지스터"로 불리워 질 것이다.

제2도로부터, 각각의 NAND 셀 유니트(U1,U2,…,Un)은 제2MOSFET(Si2, 여기서 i=1,2,…,n)를 통하여 웰 전위(Vwe11)에 접속됨을 명확히 알 수 있으며, 상기 웰 전위(Vwe11)은 웰 영역(14)에서의 전위이며 메모리 셀 트랜지스터(M)들에 대한 공통 소스 전압이다. 한 예로서, NAND 셀 유니트(U1)에서, 제2MOSFET(S12)는 공통 소스 전압과 셀 최종단의 트랜지스터(M18)의 소스층 사이에 접속된다. 제2MOSFET(S12) 및 다른 NAND 셀 유니트(U2,…,Un)내의 대응하는 MOSFET(S22,…,Sn2)는 그들의 제어 게이트 전극에서 함께 제2제어 게이트 라인(SG2)에 접속된다. MOSFET(S12)는 제어 게이트 라인(SG2)상의 전압 신호에 응답하여 스위칭 동작을 수행하고 ; 상기 전압 신호에 응답하여 스위칭 동작을 수행하며 ; 상기 MOSFET(S12)들은 NAND 셀 유니트(U1)로 하여금 웰 전압(Vwe11)에 결합되도록 턴 온된다. 이러한 스위칭 트랜지스터(S12)는 "제2선택 트랜지스터"로 부를 것이다.

NAND 셀 유니트(U1)내의 메모리 셀 트랜지스터(M11 내지 M18)의 평면 배열이 제3도에 도시되어 있으며, 여기서 중간 절연층은 단지 예시를 위해 생략되어 있다. 각각의 메모리 셀 트랜지스터는 N형 기판(12)에서 P형 웰 영역(14)위에 절연되어 배치된 부동 게이트 전극(30-i, 여기서 i=1,2,…,8), 및 부동 게이트 위에 절연되어 쌓여있는 제어 게이트 전극(32-i, 여기서 i=1,…,8)를 가지고 있다. 제어 게이트(32-1,32-2,32-3,…,32-8)은 워드 라인(WL1,WL2,…,WL8)과 같은 기능을 한다. 여기서 주목해야 할 점은 비록 밑에 놓여있는 부동 게이트(30)이 제어 게이트(32) 보다 폭이 더 넓게 예시되어 있다고 하더라도, 이러한 것은 단지 알기 쉽게 변형한 것이며 ; 실제로 쌓여있는 게이트 전극들은 예를 들면 1micrometer로 서로 폭이 같다는 점이다. 제1 및 제2선택 트랜지스터(S12,S12)는 메모리 셀 트랜지스터(M11 내지 M18)어레이의 2개의 단부에 배열된다. 이러한 선택 트랜지스터는 나중에 "선택 게이트"로 부를 제어 게이트 전극(34,36)을 가지고 있다.

제3도에 도시된 비트 라인(BL1)은 가늘고 길게 뻗어 있는 금속층(38)으로 되어 있으며, 제1 및 제2 선택 게이트(34,36)과 제어 게이트(32)들과 절연되어 가로지르도록 연장되어 있다. 제1선택 트랜지스터(S11)은 상기 금속층(38)에 형성된 접촉 홀 부분(40)을 경유하여 드레인 영역에서 비트 라인층(38)과 전기적으로 결합된다. 제2선택 트랜지스터(S12) 는 그의 소스에서 공통적 소스 전압으로서 이용되는 웰 전압(Vwe11)에 접속된다.

제4도에는 NAND 셀 유니트(U1)내의 1개의 메모리 셀 트랜지스터의 단면도가 도시되어 있다. 절연 박막(42)는 N형 기판(12)내의 P형 웰 영역(14)의 상부표면에서 소자 요소 분리 절연층(44)에 의해 한정된 소자 구성 지역내에 침착된다. 이러한 절연층은 열산화물 층이 될 수 있으며, 절연 박막(42)는 두께가 11nanometer 정도이다. 이러한 박막은 게이트 절연층으로 작용한다. 부동 게이트 전극(30)은 제4도에 예시된 바와 같이 소자 분리 절연층(44)위에 걸처서 얹혀질 정도로 충분히 길게 게이트 절연층(42) 위에 쌓여있다. 부동 게이트(30)은 두께가 35nanometer이고 절연층(46)으로 덮여 있다. 절연층(46) 위에는 부동 게이트(30)과 폭이 본질적으로 같은 제어 게이트 전극(32)가 형성되어 있다. 제어 게이트(32)는 워드 라인(WL1)으로서 이용할 수 있게 길게 뻗어있다. 부동 게이트(30)은 웰 영역(14)와 부동 게이트 그 자체 사이의 정전 용량(C1)을 결정하며 ; 또한 제어 게이트(32)와 부동 게이트 자체 사이의 용량(C2)를 결정한다. 정전 용량 (C1)은 용량(C2) 보다 작다. 제어 게이트(32)는 절연층(48)로 덮여지며, 절연층(48) 위에는 금속층[38, 비트라인(BL1)]이 형성되어 있다.

제5도는 강하게 도평된 N(N⁺)형의 다수의 반도체 확산층(50,52,54,56,58,…,60,62,64)의 단면도가 도시되어 있으며, 이러한 확산층은 일정한 간격으로 비트 라인(BL1을 따라 정렬되도록 P형 웰 영역(14)의 상부 표면부에 배열된다. N⁺형 층(50)은 제1선택 트랜지스터(S11)의 드레인으로서 작용을 한다. 제5도로부터 알 수 있는 바와 같이, N⁺형 층(50)은 접촉 홀 부분(40)을 경유하여 금속 배선 라인(38)에 결합된다. N⁺형 층(52)는 제1선택 트랜지스터(S11)의 소스와 같은 기능을 한다. N⁺형 층(52)는 또한 인접한 메모리 셀 트랜지스터(M11)의 드레인으로서의 기능을 한다. 다시 말하면, N⁺형 층(52)는 선택 트랜지스터(S11)과 인접한 셀 트랜지스터(M11)에 의해 공통적으로 나누어 갖게된다. 비슷하게, N⁺층(64)는 2개의 인접한 메모리 셀 트랜지스터(M11,M12)의 소스와 드레인의 역할을 할 수 있다. N⁺층(64)는 제2선택 트랜지스터(S12)의 소스로서 이용된다. N⁺층(64)는 제3도에 예시된 바와 같이 역으로 된 "T" 형태의 평면도를 나타내며, 제2도의 공통 소스 라인(66)을 구성한다.

주목해야 할 점은 제1 및 제2선택 트랜지스터(S11,S12)의 게이트 전극(34,36)이 서로 결합된 이중층으로 구성되어 있는 다결정 실리콘층 구조를 가지고 있다는 점이다. 더욱 자세히는 제1선택 게이트(34)는 2개의 적층된 층(34a,34b)으로 되어 있고 ; 제2선택 게이트(36)은 2개의 적층된 층(36a,36b)를 포함하고 있다. 밑에 놓여있는 층(34a 또는 36a)의 게이트 절연부는 메모리 셀 트랜지스터(M)의 그것(즉, 게이트 절연부)의 두께보다 더 두껍다.

제1도에 도시된 NAND 셀 어레이(16)의 전체 시스템은 제6도에 도시되어 있다. 상기 셀 어레이(16)의 NAND 셀 유니트(U)는 미리 설정된 갯수의 그룹으로 분할되며 ; 이러한 셀 그룹은 "NAND 메모리 셀 블럭(MB1,MB2,…, MBm)"으로 부를 것이다. 각각의 메모리 셀 블럭(MBi, 여기서 i=1,2,…,m)는 임의 갯수(n)의 NAND 셀 유니트(U1,U2,…,Un ; 제2도 참조)을 포함하고 있다. 본 발명의 블럭 소거 기술은 메모리 셀 어레이(16)이 유니트로서 1개의 메로리 블럭(MBi)이 선택적이고 부분적으로 소거될 수 있도록 해준다.

기본적으로, NAND형 EEPROM(10)의 기록 동작은 본 명세서의 서론 부분에서 기술된 종래의 동작과 비슷하다. EEPROM(10)은 블럭 소거 동작에서 독특한 것이며, 그것은 나중에 설명될 것이다. 주목해야 할 점은 다음 설명에서 블럭 소거 동작의 원칙이 제6도를 참고로 하여 우선 언급될 것이며, 실제 동작 모드는 EEPROM(10)에서 이용될 실제적인 내부 회로 구성과 함께 설명될 것이라는 점이다.

설명을 위해 제6도의 메모리 블럭(MB1 내지 MBm)에서, 단지 제2블록(MB2)가 소거를 위해 선택되고, 나머지 블럭(MB1,MB2,…, MBm)은 데이타 저장 상태가 변하지 않는다고 가정해 보자. 이러한 경우에, 회로(26 ; 제1도 참조)은 특정 전압(소거 전압 ; VppE)를 발생시키고, 상기 전압은 N형 기판(12)와 P형 웰 영역(14)에 인가된다. 소거 전압(VppE)는 +20Volt가 될 수 있다. 모든 블럭(MB1,MB2,…, MBm)의 제1 및 제2 선택 게이트 라인(SG1, SG2)는 웰 영역(14)와 이들 라인 사이의 전위차를 보상하기 위해 전위적으로 역인 전압이 인가된다. 이러한 전압은 소거 전압(VppE)와 같은 저압일 수 있다. 0Volt의 전압이 제6도에 도시된 바와 같은 선택된 블럭(MB2)와 관련된 선택 게이트 전극(워드 라인 ; WL1 내지 WL8)에 인가된다.

이때, 비 선택 블럭(MB1,MB2,…, MBm)과 관련된 워드 라인상의 전압은 소거 전압(VppE)으로 유지한다. 그래서, 모든 비트 라인(BL)은 "전기적으로 부동"인 상태에 있게 된다. 그러한 전압 인가로, 선택된 메모리 블럭(MB2)에 있는 메모리 셀 트랜지스터(M)의 부동 게이트(30)에 저장된 전기적 캐리어(전자)는 P웰 영역(14)로 관통(터널링)되며 ; 결과적으로, 이 선택된 블럭내에서만 소거가 수행된다. 블럭 소가 동안에, 비 선택된 블럭에서 메모리 셀 트랜지스터의 부동 게이트에 저장된 데이타는 소거되지 않게 되며, 그것은 앞서 언급된 전자의 터널링이 발생하지 않기 때문이다.

블럭 소거 동작의 중요한 제1특성은 소거 전압(VppE)를 메모리 셀 어레이(16)내의 모든 선택 게이트(SG1,SG2)에 인가시키는 것이다. 선택 게이트(SG)들에서의 전압 전위는 소거 동작에 영향을 미치지 못하는 것이 사실이지만 ; 그러나, 만약 이러한 선택 게이트가 접지 전위로 된다면, 바람직하지 않은 높은 전계가 선택 게이트의 절연층에서 발생하게 되는데, 이것은 블럭 소거 동작 동안에 P형 웰 영역(14)에 20Volt와 같은 높은 전압을 계속적으로 인가시키게 되기 때문이다. 선택 게이트에 소거 전압(VppE)를 인가시키는 것은 그러한 높은 내부 전계의 생성을 제거하는데 있어 중요한 것이다.

제2특성은 소거 전압(VppE)이 인가된 모든 부분에서 과도적 전위치가 EEPROM(10)의 외부 전력 공급 전압(Vcc)보다 더 낮게 되고, 그럼으로써 후에 더 상세히 설명될 내용과 같이 어떤 우발적인 소거 현상의 발생도 제거할 수 있다는 것이다. 선택 게이트(SG) 비 선택된 블럭의 워드라인과 같은 소거 전압(VppE)가 인가될 콤포넌트들은, 정확히 같은 전압이 이러한 콤포넌트에 인가된다고 하더라도 기생 용량 또는 저장용량에서의 본질적인 차에 기인하여 서로 전위 변동 비율이 다르게 될 것이다. 이러한 것은 전압 전위가 소거 전압(VppE)의 인가동안에 다른 비율로 이러한 콤포넌트 사이에서 변동될 것임을 의미하는 것이다.

예를 들면, P형 웰 영역(14)는 비교적 큰 정전 용량을 가지고 있다. 전압 공급 라인이 주변 부분에서 이러한 웰 영역에 결합되어 있다고 가정해 보자. 이러한 경우에, 주변 웰 영역에서 전위 상승이 빠르게 되는데 대해, 웰 영역의 중심 부분의 전위 상승은 오히려 늦게 된다. 웰 영역(14) 내부의 전위 변동에서의 그러한 불균형은 웰 영역(14)의 중심에 위치된 메모리 셀 트랜지스터의 내부 전계를 일시적으로 상승시킨다. 그 이유는 워드 라인과 같이 배선 라인은 길고 좁으며 가는 금속라인이고, 따라서 라인의 용량이 작기 때문이다. 그래서 전위는 웰 영역 역(14)의 중심부에서 보다 이러한 배선 라인 상에서 휠씬 더 빠르게 상승시킬 수 있다. 결과적으로, 웰 영역(14)와 셀 트랜지스터의 제어 게이트 전극들 사이의 전위차는 일시적으로 증가하게 된다. 이러한 것은 결과적으로 잘못되거나 우발적인 소거 현상이 될 수도 있다.

제2특성을 얻기 위해서, 본 발명은 소거 전압(VppE) 공급 라인으로서, 다수의 배선 라인을 이용하며, 상기 다수의 배선 라인은 한정된 전류 용량의 부스터(booster) 회로 또는 단일 전압 부트스트랩(bootstrap)에서 분기된다. 이러한 배선 라인은 1개의 회로 노드에서 함께 묶여지며, 한번에 함께 방전된다.

블럭 소거 동작의 실행에 적절한 EEPROM(10)의 내부 회로 배열은 다음과 같다. 제7도에는 제1도의 워드/선택 게이트 라인 드라이버(18)과 셀 블럭 선택기(28)을 포함하고 있는 주요한 부분의 회로 구성이 도시되어 있으며, 제6도에 도시된 NAND 셀 메모리 블럭(MB)의 1개(MBi)과 관련된 것이다. 이러한 회로의 나머지 부분은 비슷하게 배열되어 있으며, 따라서 그의 설명은 생략되어 있다.

제7도에 도시된 바와 같이, 블럭 선택기 회로(28)은 NAND 게이트 회로(G1)을 포함하고 있다. NAND 게이트(g1)은 행 디코더 인에블 신호(RDENB)와 어드레스 비트(ai)를 수신하고 출력에서 논리적인(NAND)출력을 발생시킨다. 이러한 NAND 게이트 출력은 인버터(I3)을 경유하여 회로 노드(N1)에 공급된다. 관련된 선택기(28)과 함께 메모리 블럭(MBi)가 선택 될때, 노드(N1)은 "하이" 레벨로 상승한다. 노드(N1)에서의 전압은 전송 게이트(70)을 경유하여 디코더 회로(18)에 접속된다. 노드(N1)은 전송게이트(72)와 인버터(I2)를 통하여 디코더(18)에 접속된다. 전송 게이트(70)은 서로 병렬로 접속되어 있는 한쌍의 PMOS 트랜지스터(Qp3)과 NAND 트랜지스터(Qn3)를 포함하고 있다. 비슷하게, 전송 게이트(72)는 병렬 접속된 PMOS 트랜지스터(Qp4)와 NMOS 트랜지스터(Qn4)를 포함하고 있다. 전송 게이트(70,22)는 2개중 1개의 게이트가 소거 제어 전압에 응답하여 선택적으로 턴 온되도록 배열된다. 그래서, 노드(N1)에서의 전압은 2개의 전송 게이트(70,72)중 어느 1개의 전송 게이트를 경유하여 디코더 회로(18)의 노드(N2)에 주어지게 된다.

더욱 상세히는, EEPROM(10)이 블럭 소거 모드로 셋트 될때는, 제어 신호(ERASE)는 전송 게이트(72)를 턴 온 시키기 위해 "하이" 레벨로 된다. 노드(N1)에서의 전압은 인버터(I2)에 의해 전위적으로 반전된후에 노드(N2)에 전송된다. 선택된 메모리 블럭(MBi)와 관련된 디코더 회로(18)의 노드(n2)에서 전압 전위는 "로우" 레벨로 떨어지게 된다.

노드(N1)은 제3전송 게이트(74)를 경유하여 대응하는 NAND 셀 메모리 블럭(MBi)의 제2선택 게이트(SG2)에 접속된다. 이러한 전송 게이트는 제7도에 도시된 바와 같이 서로 병렬로 접속되어 있는 PMOS 트랜지스터(Qp9)와 NMOS 트랜지스터(Qn11)을 포함하고 있다. 전송 게이트(74)는 트랜지스터(Qp9, Qn11)의 게이트 전극에 공급된 판독 제어 신호(READ,READ)에 응답하여 선택적으로 턴 온 되거나 턴 오프된다.

드라이머 회로(18)은 소거 전압(VppE)가 제1도에 도시된 발생기(26)에 의해 공급될 공통 드라이버 회로(76)을 포함하고 있다. 공통 드라이버(76)은 예를 들면 이전에 설명된 속 전압(VppE)와 같은 ＋20Volt의 부트스트랩 전압을 NAND 메모리 블럭(MBi)의 워드 라인(WL1 내지 WL8)과 선택 게이트 라인(SG1,SG2)에 공급한다. 공통 드라이버 회로(76)은 전류 부하 소자로서 이용되는 2개의 PMOS 트랜지스터(Qp1,QP2)와 전류 드라이버 장치로서 동작하는 NMOS 트랜지스터(Qn1,Qn2)를 포함하고 있다. 노드(N2) 상의 전압은 예를 들면 Qn1과 같은 1개의 드라이버 트랜지스터의 게이트 전극에 직접 공급되고, 또한 인버터(I1)을 통하여 다른 드라이버 트랜지스터(Qn2)의 게이트 전극에 공급된다. 그래서, 상보 출력이 회로(76)의 출력에서 얻어지게 된다.

2개의 드라이버 트랜지스터(Qn1,Qn2) 중에서 어느 1개의 드라이버 트랜지스터의 출력, 예를 들면 트랜지스터(Qn2)의 드레인 출력(78)은 블럭 소거 모드에서 선택된 NAND 메모리 블럭(MBi)에 관해 "로우" 레벨로 되며, 상기의 출력은 다른 비 선택된 블럭[MB1,…,MB(i-1),MB(i+1),…,MBm]에 대해서는 "하이" 레벨로 된다. 출력 노드(78)은 각각 워드 라인(WL1 내지 WL8)에 제공된 선택되어진 블럭(MBi)의 제어 게이트 라인, 예를 들면 전송 게이트(80-1,80-2,…,80-8)에 접속된다. 각각의 이러한 워드 라인 전송 게이트(80)들은 1개의 PMOS 트랜지스터와 1개의 NMOS 트랜지스터의 병렬 회로를 포함하고 있다. 각각의 병렬 트랜지스터 회로는 방전 NMOS 트랜지스터(Qn8, Qn14, …, Qn10 또는 Qn16)과 함께 제공된다. 워드 라인 전송 게이트(80)들은 입력에서 제어 신호(CD1 내지 CD8)을 수신한다. 출력 노드(78)에서의 전위 변동에 응답하여, 전송 게이트(80)은 각각 제어 신호(CD)로 하여금 워드 라인(WL)에 인가되도록 선택적으로 턴 온 된다.

선택된 블럭(MBi)에서 워드 라인 전송 게이트(80)은 턴 오프 상태를 유지하게 되며, 제어 신호(CD1 내지 CD8)은 블록 소거 모드에서는 소거 전압(VppE)가 될 수 있다.

예를 들면, 드라이버 트랜지스터(Qn1)의 드레인 출력(82)와 같은 공통 드라이버 회로(76)의 다른 출력은 상술된 방전 트랜지스터들의 게이트에 결합된다. 출력 신호(82)는 스위치 제어 신호로서 이러한 트랜지스터에 주어지게 될 것이다.

선택된 메모리 블럭(MBi)를 살펴보면, 선택기(28)의 출력 또는 노드(N2) "로우" 레벨로 된다. 이때에, 공통 드라이버 회로(76)의 제1출력은 "하이" 레벨로 되고, 제2출력은 "로우" 레벨로 된다. 그래서, 워드 라인 전송 게이트(80-1,80-2,…,80-3,80-8)은 턴 온 된다. 이러한 전송 게이트에서 방전 트랜지스터(Qn8, Qn10, …, Qn4, …, Qn16)은 캐리어를 방전시키기 위해 턴 온 된다. 그후 워드 라인(WL1 내지 WL8)은 0Volt가 된다.

그러한 상황하에서, 비 선택된 메모리 블럭[MB1, …,MB(i-1), MB(i+1), …, MBm]내의 드라이버(76)에 각각 대응하는 공통 드라이버 회로의 제1 및 제2출력 전압은 상술된 경우와 전위적으로 역으로 된다. 더욱 상세히는, 각각의 공통 드라이버 회로(76)의 제1출력(78)은 "로우" 레벨로 되고 ; 제2출력은 "하이" 레벨로 된다. 워드 라인 전송 게이트는 제어 신호(CD1 내지 CD8)을 모든 워드 라인(WL)에 인가되도록 턴 온 된다.

제1도의 드라이버 회로(18)은 제1선택 게이트 라인(SG1) 상에서 레벨을 제어하기 위한 선택 게이트 드라이버 회로(84)를 더 포함하고 있다. 드라이버 회로(84)는 PMOS 트랜지스터(Qn5, Qn6)과 NMOS 트랜지스터(Qn5, Qp6)의 직렬 회로와 같은 C²MOS 인버터 구성을 가지고 있다. 특정 전압(VmSG)는 전력 공급 전압으로서 회로(84)에 공급되는데 ; 전압(VmSG)는 기록 모드에서는 "하이" 레벨 전압과 "로우" 레벨 전압 사이의 중간 위치를 가지고 있으며, 다른 동작 모드에서는 EEPROM(10)의 외부 전력 공급 전압(Vcc)와 같은 전위 레벨을 유지한다. P측 클럭 신호(ERASEH)는 PMOS 트랜지스터(Qp5)의 게이트 전극에 공급된다. 상기 신호(ERASEH)는 소거 모드에서의 소거 전압(VppE)와 전위적으로 크기가 꼭같은 전압 신호이다. 트랜지스터(Qp6, Qn5)의 공통 노드는 제1선택 게이트 라인(SG1)에 접속되며, 한편 이 게이트 전극은 제7도에 도시된 바와 같이 트랜지스터(Qp7,Qn8,…,Qp8,Qn10)의 게이트 전극에 접속된다.

NMOS 트랜지스터(Qn12)는 제1선택 게이트 라인(SG1)에 접속되고, 게이트 전극에 공급된 제어 신호(ERASEH)에 응답하여 턴 온되거나 턴 오프 된다. 제2선택 게이트 라인(SG2)는 NMOS 트랜지스터(Qn17, Qn18)의 직렬 회로를 가지고 있고, 여기서 신호(ERASEH)는 트랜지스터(Qn17)의 게이트 전극에 공급된다. 제1 및 제2선택 게이트 라인(SG1,SG2)에서는 전위적으로 소거 전압[VppE=(20Volts)]와 같게 되는 제어 신호(VppSG)이 공급된다. 그러한 배치와 함께, NMOS 트랜지스터(Qn12,Qn17)은 선택된 메모리 블럭(MBi) 또는 비 선택된 메모리 블럭[MB1,MB2,…,MB(i-1),MB(i+1),…,MBm]에 관련되는 지의 여부에 관계없이 블럭 소거 모드에서는 턴 온 된다. 결과적으로, 제1 및 제2선택 게이트 라인(SG1,SG2)는 +20Volts의 전압(VppSG)가 공급된다.

엄격히 말할때, 블럭 소거 모드에서 제1 및 제2선택 게이트 라인(SG1,SG2)에 인가된 전압은 제어 전압 그 자체와 꼭같지는 않으며 ; 오히려, 그러한 것은 NMOS 트랜지스터(Qn12 또는 Qn17)의 임계 전압(Vth)와 전압(VppSG) 사이의 차에 대응하는 전압이다. 이때, P형 웰 영역(14)에는 메모리 셀 어레이(16)이 배열되어 있고, 이것과 NAND 셀 유니트(U)의 공통 소스 노드(66 ; 제2도 참조)에는 블럭 소거 모드에서 소거 전압(VppE)와 전위적으로 같은 웰 제어 전압(Vwe11)이 공급된다.

제8도는 제1도의 소거 전압 제어기 회로(22)의 내부 회로 구성을 상세히 나타낸 것이다. 회로(22)는 제7도에 도시된 여러 종류의 전압 신호(VppSG,Vwe11, CD1 내지 CD8)을 발생시킨다. 출력회로(90)은 소거 인에이블 신호에 응답하여 소거 전압 발생기(26)에 의해 공급된 소거 전압(VppE)를 출력에 발생시키도록 배열된다. 회로(90)의 출력 [소거 전압(VppE)]는 다수의 스위치 회로(90a,90b,90c,90d,90e)에 의해 제어 신호(VppSG,Vwe11, CD1, …, CD8)용의 많은 신호 전송 라인에 병렬로 분배된다. 출력 회로(90)은 NMOS 트랜지스터(Qn19)와 PMOS 트랜지스터(Qp12)를 포함하고 있으며, 소거 인에이블 신호가 "하이" 레벨에 있을때 NMOS 트랜지스터(Qn19)는 턴 온되고, PMOS 트랜지스터(Qp12)는 턴 오프 된다. 소거 인에이블 신호가 "로우" 레벨로 강하될 때, NMOS 트랜지스터(Qn19)는 턴 오프되고, 그리고 PMOS 트랜지스터(Qp12)는 침강형(D형) NMOS 트랜지스터(Qd1)과 PMOS 트랜지스터(Qp12)를 통하여 소거 전압(VppE)가 노드(N3)에 전송되도록 턴 오프 된다.

D형 NMOS 트랜지스터(Qd1,Qd2)는 회로(90)을 통하여 전류의 흐름을 제한하기 위해 P채널 측과 N채널 측에 각각 추가된다.

제8도에서, 스위치 회로(92)의 하나(92a)는 전압 부스터 회로(94)와 Vcc의 프리차지 회로(96)를 포함하고 있으며 ; 나머지 스위치 회로들도 유사하게 배열되고, 상기 스위치 회로의 내부 구성은 예시를 간단히 하기 위해 생략되어 있다. 부스터(94)는 D형 NMOS 트랜지스터(Qd3,Qd4)와 PMOS 트랜지스터(Qp13)의 직렬 회로로 구성되며 ; 트랜지스터(Qd3,Qd4)는 노드(N3)에서의 전압 전위에 응답하고, 트랜지스터(Qp13)은 소거 인에이블 신호에 응답한다.

블럭 소거 처리 동안에, 이 직렬 트랜지스터 회로는 노드(N3)에 나타나는 소거 전압(VppE)이 인가되어, 전압(VppE)는 하등의 전위 강하없이 VppSG,Vwe11, CD1, …, CD8의 신호 라인에 공급될 수 있다. 프리차지 회로(96)은 각각 제어 신호들에 의해 제어되는 PMOS 트랜지스터(Qp14)와 NMOS 트랜지스터(Qn20)의 직렬 회로로 구성된다. 이들 신호는 EEPROM(10)이 소거 모드로 들어가자 마자 "로우" 레벨로 강하된다. PMOS 트랜지스터(Qp14)는 NMOS 트랜지스터(Qn20)이 턴 오프되는데 반해 턴 온 된다. 이러한 것은 신호 라인이 제2소거 인에이블 신호(EENB2)에 응답하는 D형 트랜지스터(Qd5)를 경유하여 전력 공급 전압(Vcc)까지 프리차지 되도록 해준다.

VppSG,Vwe11, CD, …, CD8의 신호 전송 라인은 서로 다른 용량을 가지고 있으며 ; 따라서 전압차가 전위가 상승하는 동안에 이러한 라인 사이에서 나타나게 된다. 앞서 언급된 바와 같이, 이 전압차는 오류 또는 우발적인 데이타 소거 동작을 발생시키는 큰 위험성을 존재하게 된다. 이러한 위험성은 임의의 하나의 신호 라인에서의 전압 차를 전력 공급 전압(Vcc)보다 더 낮게 함으로써 극복될 수 있다. 이러한 것은 소거 전압(VppE)를 발생시키기 위해 단일 회로(26)의 출력 전압을 이용함으로써 수행될 수 있으며, 상기 회로(26)은 전압 부스팅 또는 부트스트랩이 느리게 수행될 정도로 전류 용량이 비교적 작다.

아주 중요하게, 라인(Vwe11, CD1, …, CD8,VppSG)은 각각 그 라인들과 관련된 대응하는 번호의 NMOS 트랜지스터(Qn21,Qn22,Qn23,Qn24,Qn25)를 경유하여 회로 노드(N4)에서 함께 묶여지게 된다. 트랜지스터(Qn21 내지 Qn25)는 소거 모드의 말기 부분에서 "하이" 레벨로 상승하게 될 제어 신호(EDSH)에 의해 공통적으로 제어된다. 노드(N4)는 NMOS 트랜지스터(Qn26)과 저항(R1)로 구성되어 있는 방전 회로(98)에 결합된다. 따라서, 묶여진 신호 라인들은 소거 전압이 상승할 때와 같이 노드(N4)에 배열된 1개의 방전경로를 통하여 방전될 수 있다.

방전 NMOS 트랜지스터(Qn2)의 게이트 전극은 전류 미러형 CMOS 차동 증폭기 회로(100)에 의해 전위적으로 제어된다. 이러한 증폭기는 활성 부하로서 동작하는 PMOS 트랜지스터(Qp17,Qp18), (Qn28,Qn29),제어신호의 제어된 활성화용 PMOS 트랜지스터(Qp19)와 제어신호의 반전된 신호에 응답하여 활성화된 전력 소스 NMOS 트랜지스터(Qn30)을 포함하고 있다.

인버터(15)는 신호(EDS3)를 반전시키는 작업을 수행한다. 인핸스먼트형(E형) PMOS 트랜지스터(Qd20), D형 NMOS 트랜지스터(Qd7)과 저항(R2,R3)의 직렬 회로는 CMOS 차동 증폭기(100)용 기준 전압을 생성시키기 위해 배열된다.

노드(N4)에는 노드(N4)에 접속된 게이트를 가지고 있는 PMOS 트랜지스터(Qp16)과 접지된 게이트를 가지고 있는 D형 NMOS 트랜지스터(Qd6) 그리고 제어 신호에 응답하여 동작하는 활성화용 PMOS 트랜지스터(Qp15)의 직렬 회로로 구성될 수 있는 전압 검출 회로(102)가 함께 설치된다. 노드(n4)에서의 전압이 Vcc-|Vthp|[Vthp는 PMOS 트랜지스터(Qn16)의 임계 전압임]의 특정한 전위 레벨 감소될 때, 검출 트랜지스터(Qp16)은 NMOS 트랜지스터(Qd16)의 드레인 전위가 증가되도록 턴 온 된다. 그 결과의 전압은 소거 종말 신호를 얻기 위해 인버터(I4)에 의해 반전된다.

소거 모드의 초기에서 전위적으로 증가된 승압된 전압을 가지고 있는 VppSG, Vwe11, CD1, …, CD8 라인들은 동시에 방전되게 되며, 그러한 것은 초기에 언급된 바와 같이 노드(N4)에서 상기 라인들이 함께 묶여 있기 때문이다. 그래서, 이들 라인상의 전위 상승과 강하는 느리게 수행될 수 있으며, 그럼으로써 각각의 라인상의 전위차를 외부 전력 공급 전압(Vcc) 이하로 유지되게할 수 있다.

제1도의 기판 전압 제어기(24)의 상세한 구성은 제8도의 스위치 회로(92)와 출력회로(90)으로 구성된, 앞서 설명된 "승압 전압 공급 회로"와 기본적으로 비슷한 것으로 제9도에 예시되어 있다. 상기 소거 인에이블 신호는 소거 모드를 제외한 모든 동작 모드에서 "하이" 레벨로 된다. D형 NMOS 트랜지스터(Qp10)은 동시에 도전되어 전력 공급 전압(Vcc)가 기판에 공급된다. 소거 인에이블 신호가 "로우" 레벨로 변할때, NMOS 트랜지스터(Qn31)은 턴 오프되고, PMOS 트랜지스터(Qp21,Qp22)는 턴 온된다. 이러한 것은 소거 전압(VppE)가 기판에 공급되도록 해준다.

제10도는 소거 제어 신호(ERASEH)를 공급하는 회로를 도시한 것이며, 말하자면 제7도의 회로에서 즐겨 사용된 회로이다. 제10도의 회로는 제9도에 도시된 회로와 유사하며, 추가된 사전 충전 회로가 제어신호들에 의해 제어 된다는 점만이 다르다. 추가된 상기 회로는 다음의 필요 충분조건을 만족하기 위해 필요하며 ; 이러한 조건은 ERASEH 라인이 0Volt를 유지해야하는 반면에, 외부 전력 공급 전압(Vcc)가 항상 기판(12)에 인가되야만 한다는 것이다. NMOS 트랜지스터(Qn34)는 소거 모드 이외의 모든 동작 모드에서 "하이" 레벨을 가지고 있는 제어신호(RESET)에 의해 도전되게 되며 ; 그래서, ERASEH 라인은 0Volt로 된다. 프리차지 동작은 제어신호가소거 모드에서 "로우" 레벨로 될 때 시작된다.

제11도는 신호 라인들을 방전 노드(N4)에서 함께 방전시키는 게이트 제어 신호(EDSH)를 발생시키기 위해 이용된 회로 구성을 도시한 것이다. 이러한 실시예에서는 제어 신호가 단지 제한된 갯수(10)개의 MOS 트랜지스터를 제어하기 때문에 아주 큰 전류 구동 능력이 제어신호에 필요하지는 않다는 점이다. 따라서, 제11도의 회로는 제8도 또는 제10도에 도시된 회로의 전단부 만으로 이루어질 수 있다. 소거 동작의 완료 후, 제어 신호는 NMOS 트랜지스터(Qn35)를 턴 오프시키게 "로우" 레벨로 변경된다. 제어신호는 그후 "로우" 레벨로 되며, PMOS 트랜지스터(Qp26)을 도전되게 해준다. 그래서, 제어신호(EDSH)는 전위가 소거 전압(VppE)와 같게 된다. 제8도의 전송 게이트(Qn21,Qn22,…)는 제어신호(EDSH)에 응답하여 턴 온 된다. 제8도의 방전 회로(98)은 제어신호가 "로우" 레벨로 될때 활성화 된다.

NAND 셀형 EEPROM(10)의 블럭 소거 동작은 다음과 같다. 제12도에서, 시간 주기(t1-t2)는 소거 실시 주기이고, 주기(t3-t4)는 방전 주기이다.

제12도에 도시된 바와 같이, 소거 제어 신호(ERASE)는 소거 동작을 시작하도록 해주는 "하이" 레벨에 대해 양으로 상승된다. 행 디코더 인에이블 신호(RDENB)는 "하이" 레벨로 되며 ; 어떠한 메모리 블럭이 그 신호와 입력 어드레스(ai)와의 논리 합에 따라 메모리 블럭(MB) 사이로부터 소거를 위해 선택된다. 그리고, 제어신호는 VppSG, Vwe11, CD1-CD8, ERASEH 라인이 전력 공급 전압(Vcc)까지 프리차지 되도록 "로우" 레벨로 된다. 신호는 "하이" 레벨로 되돌아가고, 소거 인에이블 신호는 "로우" 레벨로 된다. 결과적으로, 선택 게이트 라인, 비선택된 메모리 블럭의 제어 게이트 라인, 웰 전압(Vwe11)과 기판 전압(Vsub)는 모두 소거 전압(VppE)로까지 상승하게 되게된다.

미리 선정된 시간이 경과된 후에, 소거 인에이블 신호는 "하이" 레벨로 되며, 공통 출력 회로(90)은 동작하지 않게 되어 각각의 스위치 회로(92)는 제1도의 부스터 회로(26)으로부터 전기적으로 분리된다. 제어신호가 "로우" 레벨로 될때, 신호는 "로우" 레벨로 된다. 제어신호(EDSG H)는 소거 전압(VppE)와 전위가 같게 된다. VppSG, Vwe11, CD1-CD8 라인은 방전 회로(98)을 경유하여 함께 방전을 시작한다. 이러한 방전 전위 레벨은 Vcc-|Vthp| 레벨로 접근하게 된다.

방전 전압이 상기 레벨의 전위와 같게되면, 방전 종료 신호는 "로우" 레벨로 되게 된다. 어떤 길이의 시간과 더불어, 인에이블 신호는 "하이" 레벨로 상승하고, 제어신호(RESET)는 그후 "하이" 레벨로 된다. 그래서 관련된 모든 회로 노드는 소거 모드 전의 초기 상태로 리셋트 된다. 이로서 소거 동작이 종료된다. 제12도에서, 주목해야 할 점은 V_SW-out가 제8도에 도시된 스위치 회로(92)의 출력 전압의 펄스 파형을 나타낸다는 점이다. 다른 또 하나의 주목해야 할 점은 제12도에 도시된 판독-기록 전압(VppRW)가 제7도의 회로(76)에 인가되는데, 이것은 소거 전압(VppE)와 전위적으로 같은 전압 신호이며, 프로그래밍 동안은 기록 전압(VppW)와 같다는 점이다.

본 발명과 관련된 블럭 소거 기술을 가지고, 임의의 원하는 메모리 블럭(MB)중의 하나를 성공적인 소자를 위해 개별적으로 선택될 수 있다. 블럭 소거 동안에, 소거 전압(VppE)는 모든 선택 게이트 라인(SG)에 인가되며, 따라서 전압 스트레스는 각각의 메모리 블럭의 선택 게이트 부분에서 경감될 수 있다. 이러한 것은 높은 동작 신뢰도를 유도할 수 있다. 소거 동작의 신뢰도는 소거 동작 동안에 소거 전압이 인가되는 내부 소자의 모든 부분에서의 전위 상승 비율, 또는 소거 동작 후의 방전 비율을 감속시켜 따라서 어떤 가능한 전위 변경을 좁은 허용 범위 내에서 유지되도록 하므로써 어떤 우발적인 소거 동작을 제거 시킴으로써 더 향상될 수 있다.

본 발명은 상술된 특정한 실시예에 제한되지 않으면 본 발명의 기본 특성 또는 정신을 벗어남이 없이 역시 다른 방법으로도 실행되거나 구현시킬 수 있을 것이다.

Claims (37)

1. 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치에 있어서, 웰 영역을 가진 반도체 기판 ; 상기 웰 영역의 메모리 셀의 행 및 열의 어레이를 구비하며, 상기 어레이는 다수의 메모리 블럭으로 분할되어 있으며, 각 메모리 셀은 캐리어 저장층 및 제어 게이트를 가진 메모리 셀 트랜지스터를 포함하고 ; 상기 메모리 블럭의 각각에서 메모리 셀들의 행들과 결합된 프로그램 라인들 ; 상기 각 메모리 블럭에서 메모리 셀들의 열들과 결합된 데이타 전송 라인들 ; 상기 메모리 블럭 중 선택된 블럭만이 소거 동작을 하도록하고 상기 메모리 블럭중 나머지 블럭들을 비-선택된 메모리 블럭으로서 유지되도록 하는 소거 수단 ; 및 상기 선택된 메모리 블럭이 소거 동작 중일때는 상기 비-선택된 메모리 블럭의 메모리 셀 트랜지스터와 결합된 프로그램 라인 및 상기 웰 영역 상의 전위 변동이 외부에서 상기 메모리 장치로 공급되는 전력 공급 전압보다 크기가 더 작도록 하기 위한 전위 변동 제거기 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 소거 수단은 캐리어 저장 층으로 캐리어가 이동 하거나 또는 캐리어 저장 층으로부터 캐리어가 이동되도록 선택된 메모리 블럭에서 메모리 셀 트랜지스터의 제어 게이트에 적절한 전위를 선택적으로 인가하고 비 선택된 메모리 블럭에서 메모리 셀 트랜지스터의 내부 전계가 캐리어의 이동을 방지할 정도로 충분히 약하게 하기 위한 전압 인가 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 전압 인가 수단은 상기 선택된 메모리 블럭에서 메모리 셀 트랜지스터의 상기 제어 게이트에 접지 전위를 인가하고, 상기 비 선택된 메모리 블럭에서 상기 웰 영역과 상기 캐리어 저장층간의 전위 차가 실질적으로 제로(0)가 되도록 상기 비 선택된 메모리 블럭에서 상기 웰 영역과 상기 메모리 셀 트랜지스터의 제어 게이트에 사전 선택된 전위를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서, 상기 메모리 블럭들 각각에서의 메모리 셀 트랜지스터는 상기 데이타 전송 라인이 각각 연결되는 메모리 셀 트랜지스터의 다수의 직렬 회로에 배열되는 것을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 제어 게이트를 갖고 있으며, 상기 직렬 회로들 중 하나가 연결된 대응하는 데이타 전송 라인과 접속되도록 선택적으로 턴 온 시키기 위해 메모리 셀 트랜지스터의 상기 직렬 회로에 배열된 스위칭 트랜지스터 수단, 및 상기 제어 게이트에 접속된 제어 라인을 더 포함하고, 상기 전압 인가 수단은 동일한 전위 인가 동안에 사전 선택된 전위를 가진 상기 제어 라인을 상기 비 선택된 메모리 블럭에서 상기 웰 영역과 상기 메모리 셀 트랜지스터의 상기 제어 게이트에 인가하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 전위 변동 제거기 수단은 상기 선택 및 비 선택 메모리 블럭 각각의 상기 제어 라인 상의 전위 변동이 크기에 있어서 상기 메모리 장치의 전력 공급 전압 보다 작게 하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제6항에 있어서, 상기 전위 변동 제거기 수단은 상기 비 선택된 메모리 블럭의 상기 프로그램 라인과, 선택 및 비 선택된 메모리 블럭의 각 제어라인, 및 상기 웰 영역에 공통적으로 공급되는 상기 사전 선택된 전위의 전압을 발생시키는 공통 전압 발생기 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
8. 제6항에 있어서, 상기 전위 변동 제거기 수단은 상기 비 선택된 메모리 블럭의 상기 프로그램 라인, 선택 및 비 선택된 메모리 블럭 각각에서의 상기 제어 라인, 및 상기 웰 영역을 소거 동작의 종료시에 실제로 동시에 방전시키는 방전 제어기 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
9. 제7항에 있어서, 상기 공통 전압 발생기 수단은 상기 사전 선택된 전위의 전압으로서 상기 전력 공급 전압 보다 전위적으로 크기가 큰 부트스트랩 전압을 생성하기 위한 전압 부스터 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
10. 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리에 있어서, 선택된 도전 형태의 반도체 기판 ; 상기 기판에 배치되며 대향 도전 형태를 갖는 반도체 웰 영역 ; 상기 웰 영역에 배치된 복수의 메모리 블럭을 구비하는데, 각 블럭은 메모리 셀로서 기능하는 부동 게이트 및 제어 게이트를 각각 갖는 부동 게이트 터널링 전계 효과 트랜지스터의 복수의 직렬 어레이를 포함하고, 2진 정보는 전기 캐리어가 부동 게이트와 상기 웰 영역간에 터널하도록 함으로써 선택된 메모리 셀 트랜지스터에 선택적으로 기억될 수 있고 ; 상기 메모리 셀 트랜지스터의 직렬 어레이의 제1단부에 접속되며 각각 제어 게이트를 갖고 있는 스위칭 트랜지스터 ; 상기 메모리 셀 트랜지스터의 제어 게이트에 접속된 제1제어 라인 ; 상기 스위칭 트랜지스터의 제어 게이트에 접속된 제2제어 라인 ; 각 어레이가 상기 스위칭 트랜지스터의 대응하는 트랜지스터를 통해 데이타 라인에 선택적으로 접속되도록 메모리 셀 트랜지스터의 직렬 어레이와 연결된 데이타 라인 ; 상기 선택된 메모리 블럭과 연결된 상기 제1제어 라인들에 제1전압을 인가하고 상기 제1제어 라인, 상기 제2제어 라인 및 상기 웰 영역의 나머지에 제2전압을 인가함으로써 선택된 메모리 블럭과 관련하여 소거 동작을 행하고 나머지 비 선택된 메모리 블럭은 비 소거된 상태로 유지되도록 하는 블럭 소거 수단을 구비하는데, 상기 블럭 소거 수단은 상기 메모리의 외부 전력 공급 전압 보다도 전위적으로 크기가 큰 DC 전압을 발생하고, 상기 제2전압으로서 상기 DC 전압을 상기 제1제어 라인, 상기 제2제어 라인 및 상기 웰 영역의 나머지에 공통적으로 공급하기 위한 공통 전압원 수단을 포함하는 것을 특징으로 하는 판독 전용 메모리.
11. 제10항에 있어서, 상기 블럭 소거 수단은 상기 제1제어 라인, 상기 제2제어 라인, 및 상기 웰 영역의 상기 나머지에서의 가능한 전위 변동을 상기 외부 전력 공급 전압 이하로 하기 위한 전위 변동 제저기 수단을 더 구비하는 것을 특징으로 하는 판독 전용 메모리.
12. 제11항에 있어서, 상기 전위 변동 제거기 수단은 상기 제1제어 라인, 상기 제2제어 라인, 및 상기 웰 영역의 나머지가 공통 방전 노드에서 실질적으로 동시에 방전되도록 하기 위한 방전 가속 수단을 포함하는 것을 특징으로 하는 판독 전용 메모리.
13. 제12항에 있어서, 상기 블럭 소거 수단은 상기 데이타 라인을 전기적으로 부동 상태로 하는 것을 특징으로 하는 판독 전용 메모리.
14. 제13항에 있어서, 상기 메모리 셀 트랜지스터의 직렬 어레이는 상기 메모리 블럭 각각에서 NAND 셀 유닛을 구성하는 것을 특징으로 하는 판독 전용 메모리.
15. 제14항에 있어서, 제어 게이트를 갖고 있으며, 상기 직렬 어레이를 상기 웰 영역에 선택적으로 접속하기 위해 메모리 셀 트랜지스터의 상기 직렬 어레이의 제2단부에 접속되는 또다른 스위칭 트랜지스터 ; 상기 또다른 스위칭 트랜지스터의 제어 게이트에 접속된 제3제어 라인을 더 구비하며, 상기 블럭 소거 수단은 상기 제3제어 라인에 상기 제2전압을 제공하는 것을 특징으로 하는 판독 전용 메모리.
16. 제15항에 있어서, 상기 방전 가속 수단은 상기 제1제어 라인, 상기 제2제어 라인, 및 상기 웰 영역의 나머지가 함께 방전될 때 상기 공통 방전 노드에서 실질적으로 동시에 상기 제3제어 라인을 방전하게 하는 것을 특징으로 하는 판독 전용 메모리.
17. 전기적으로 소거 및 프로그램 가능한 비 휘발성 반도체 메모리 장치에 있어서, 반 전도성 층 ; 상기 반 전도성 층 상부에 절연되어 적층된 전하 저장 층 및 제어 게이트를 가진 트랜지스터를 각각 포함하는 상기 반 전도성 층 내의 메모리 셀 어레이 ; 상기 메모리 셀을 선택적으로 소거하기 위해 상기 반 전도성 층이 제1의 소정의 전압 상태가 되도록 상기 반 전도성 층을 충전하고 상기 선택된 메모리 셀의 제어 게이트와 상기 반 전도성 층간의 전위 차로 인해 상기 선택된 메모리 셀의 전하 저장 층이 변동하도록 함으로써 사전 선택된 메모리 셀을 소거하는 소거 수단을 구비하며 ; 상기 소거 수단은 비 선택된 메모리 셀의 제어게이트와 상기 반 전도성층 간의 전위차가 충분히 작도록 하여 상기 선택된 메모리 셀의 소거 동작 동안 비-선택된 메모리 셀이 실질적으로 비 소거된 상태로 유지되게 하며 ; 상기 소거 수단은 상기 소거 동작 상기 반 전도성 층이 충전 및 방전할 때 상기 반 전도성 층과 비 선택된 제어 게이트 간의 전위 변동이 제1전압 보다 전위가 작은 제2의 소정의 전압보다 크기가 작도록 제어하기 위한 전위 변동 억제 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
18. 제17항에 있어서, 상기 전위 변동 억제 수단은 상기 비 선택된 제어 게이트가 실질적으로 상기 제1전압으로 되게하여 상기 반 전도성 층과 상기 비-선택된 제어 게이트 간의 전위차가 실질적으로 제로(0)가 되게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
19. 제18항에 있어서, 상기 전위 변동 억제 수단은 제1노드를 통해 상기 반 전도성 층과 상기 비 선택된 제어 게이트에 접속되어 이들에게 상기 제1노드를 통해 상기 제1전압을 공급하기 위한 전압 공급 배선 수단, 상기 제1전압을 발생시키기 위해 상기 전압 공급 배선 수단에 접속된 전압 발생기 회로를 포함하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
20. 제18항에 있어서, 상기 전위 변동 억제 수단은 제2노드를 통해 상기 반 전도성층 및 상기 비 선택된 제어 게이트에 접속되며, 소거 동작의 종료시에 제2노드를 통해 상기 반전도성층 및 상기 비 선택된 제어 게이트가 실질적으로 동시에 방전되도록 하게 하는 방전 수단을 구비하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
21. 제19항에 있어서, 상기 전위 변동 억제 수단은 제2노드를 통해 상기 반 전도성 층 및 상기 비 선택된 제어 게이트에 접속되며, 소거 동작의 종료시에 제2노드를 통해 상기 반전도성 층 및 상기 비 선택된 제어 게이트가 실질적으로 동시에 방전되도록 하게 하는 방전 수단을 구비하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
22. 제18항에 있어서, 상기 제2전압은 상기 장치에 외부에서 공급되는 전력 공급 전압과 전위에서 동등한 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
23. 제18항에 있어서, 상기 반 전도성 층은 상기 장치의 기판에 형성되는 선택된 전도 형태의 웰 영역을 포함하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
24. 제18항에 있어서, 상기 트랜지스터는 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 가지며, 상기 소거 수단은 소거 동작 동안 상기 비 선택된 메모리 셀의 불순물 도핑된 층이 전기적으로 부동 상태로 되도록 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
25. 제18항에 있어서, 상기 트랜지스터는 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도형태가 다른 불순물 도핑된 반도체 층을 가지며, 상기 소거 수단은 소거 동작 동안 상기 비 선택된 메모리 셀의 불순물 도핑된 층이 전위적으로 상기 제1전압에 가깝게 변동하게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
26. 제18항에 있어서, 상기 메모리 셀의 제어 게이트에 접속된 워드 라인, 상기 메모리 셀의 어레이와 연결된 비트 라인, 각각 제어 게이트를 갖고 있으며 상기 비트 라인과 상기 메모리 셀의 어레이 간에 접속된 스위칭 트랜지스터를 더 구비하며, 상기 소거 수단은 소거 동작 동안 상기 스위칭 트랜지스터의 제어 게이트가 실질적으로 상기 제1전압과 동등하도록 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
27. 제26항에 있어서, 상기 스위칭 트랜지스터 각각은 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 갖고, 상기 소거 수단은 소거 동작 동안 상기 불순물 도핑된 층이 전기적으로 부동 상태가 되게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
28. 제26항에 있어서, 상기 스위칭 트랜지스터 각각은 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 갖고, 상기 소거 수단은 소거 동안 상기 불순물 도핑된 층이 전위적으로 상기 제1전압에 근접되게 변동하게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
29. 제18항에 있어서, 상기 메모리 셀은 서로 직렬로 미리 선택된 수의 메모리 셀 트랜지스터를 각각 포함하는 다수의 섹션으로 세분되는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
30. 제29항에 있어서, 상기 메모리 셀 트랜지스터의 제어 게이트에 접속된 워드 라인, 상기 섹션과 연결된 비트 라인, 상기 비트 라인과 상기 섹션 간에 접속되며 제어 게이트를 각각 갖는 스위칭 트랜지스터를 더 구비하며, 상기 소거 수단은 소거 동작 동안 상기 스위칭 트랜지스터의 제어 게이트가 실질적으로 상기 제1전압과 동등하게 되도록 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
31. 제30항에 있어서, 상기 스위칭 트랜지스터 각각은 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 가지며, 상기 소거 수단은 소거 동작 동안 상기 불순물 도핑된 층이 전기적으로 부동 상태가 되도록 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
32. 제30항에 있어서, 상기 스위칭 트랜지스터 각각은 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 가지며, 상기 소거 수단은 소거 동작 동안 상기 불순물 도핑된 층이 전위적으로 상기 제1전압에 가깝게 변동하도록 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
33. 제18항에 있어서, 상기 메모리 셀은 서로 직렬로 접속된 미리 선택된 수의 메모리 셀 트랜지스터로 세분화된 행 및 열의 메모리 셀 트랜지스터를 각각 포함하는 복수의 블럭을 갖는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
34. 제33항에 있어서, 상기 소거 수단은 상기 블럭 중 선택된 블럭이 소거 동작에 영향을 받고 상기 블럭중 나머지 블럭들은 데이타 저장 상태가 변화하지 않는 상태로 유지되며, 상기 소거 수단은 캐리어가 그들의 전하 저장 층으로 이동하거나 그로부터 이동하도록 선택된 블럭에서의 메모리 셀 트랜지스터의 제어 데이타를 제어하고, 나머지 비 선택된 블럭에서의 메모리 셀 트랜지스터의 제어 게이트를 실질적으로 상기 제1전압으로 유지시키는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
35. 제34항에 있어서, 상기 메모리 셀 트랜지스터의 제어 게이트에 접속된 워드 라인, 상기 각 블럭의 상기 섹션과 연결된 비트 라인, 상기 비트 라인과 상기 섹션 간에 접속되며 각각 제어 게이트를 갖고 있는 스위칭 트랜지스터를 더 구비하며, 상기 소거 수단은 소거 동작 동안 상기 모든 블럭의 상기 스위칭 트랜지스터의 제어 게이트가 실질적으로 상기 제1전압과 동등하게 되게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
36. 제35항에 있어서, 상기 스위칭 트랜지스터 각각은 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 갖고 있으며, 상기 소거 수단은 소거 동작 동안 상기 비 선택된 블럭의 각 스위칭 트랜지스터의 불순물 도핑된 층이 전기적으로 부동 상태가 되게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.
37. 제35항에 있어서, 상기 스위칭 트랜지스터 각각은 상기 반 전도성 층에 형성되며 상기 반 전도성 층과 전도 형태가 반대인 불순물 도핑된 반도체 층을 갖고 있으며, 상기 소거 수단은 소거 동작 동안 상기 비 선택된 블럭의 각 스위칭 트랜지스터의 불순물 도핑된 층이 제1전압에 가깝게 전위적으로 변동하게 하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치.