JP2685825B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電気的にデータの消去が可能な不揮発性半導
体メモリに係わり、特に、非選択セルの電圧ストレス時
間を短縮し、誤消去を防止して信頼性の向上を図りたい
場合に使用されるものである。
体メモリに係わり、特に、非選択セルの電圧ストレス時
間を短縮し、誤消去を防止して信頼性の向上を図りたい
場合に使用されるものである。
（従来の技術） 電気的に記憶データを消去し、再書き込みすることが
できるEEPROM（Electrically Erasable and Programmab
le ROM）は、紫外線消去型のEPROMと比べ、ボード上に
組み込んだままの状態で電気信号によりデータ消去が可
能等の使い易さから、制御用、ICカード（メモリカー
ド）用等に需要が急増している。また、特に大容量化が
実現可能なEEPROMでは、第５図に示すような構成のメモ
リセルが使用される。
できるEEPROM（Electrically Erasable and Programmab
le ROM）は、紫外線消去型のEPROMと比べ、ボード上に
組み込んだままの状態で電気信号によりデータ消去が可
能等の使い易さから、制御用、ICカード（メモリカー
ド）用等に需要が急増している。また、特に大容量化が
実現可能なEEPROMでは、第５図に示すような構成のメモ
リセルが使用される。
ここで第５図（ａ）はパターン平面図、第５図（ｂ）
は同図（ａ）のＡ−Ａ′線に沿った断面図であり、第５
図（ｃ）は同図（ａ）のＢ−Ｂ′線に沿った断面図であ
る。第５図において、11は第１層目の多結晶シリコン層
からなる浮遊ゲート、12は第２層目の多結晶シリコン層
からなる消去ゲート、13は第３層目の多結晶シリコン層
からなる制御ゲートであり、制御ゲート13はメモリセル
のワード線としても使用される。また、14はＰ型の基板
であり、15及び16はこの基板14上に形成されたN+型拡散
層からなるソース及びドレイン、17はコンタクトホー
ル、18はこのコンタクトホール17を介して上記ドレイン
16と接続されるアルミニウム層からなるデータ線であ
る。さらに、19は浮遊ゲートトランジスタ部のゲート絶
縁膜、20は浮遊ゲート11と消去ゲート12との間に設けら
れたゲート絶縁膜、21は浮遊ゲート11と制御ゲート13と
の間に設けられたゲート絶縁膜であり、このゲート絶縁
膜21はＯ−Ｎ−Ｏ構造（Oxide−Nitride−Oxide）の３
層構造膜で構成されている。また、22は消去ゲート12と
制御ゲート13との間に設けられたゲート絶縁膜であり、
これもＯ−Ｎ−Ｏ構造のものにされている。23は第３層
目の多結晶シリコン層をゲート電極とする選択トランジ
スタ部のゲート絶縁膜である。また、24はフィールド絶
縁膜、25は層間絶縁膜である。
は同図（ａ）のＡ−Ａ′線に沿った断面図であり、第５
図（ｃ）は同図（ａ）のＢ−Ｂ′線に沿った断面図であ
る。第５図において、11は第１層目の多結晶シリコン層
からなる浮遊ゲート、12は第２層目の多結晶シリコン層
からなる消去ゲート、13は第３層目の多結晶シリコン層
からなる制御ゲートであり、制御ゲート13はメモリセル
のワード線としても使用される。また、14はＰ型の基板
であり、15及び16はこの基板14上に形成されたN+型拡散
層からなるソース及びドレイン、17はコンタクトホー
ル、18はこのコンタクトホール17を介して上記ドレイン
16と接続されるアルミニウム層からなるデータ線であ
る。さらに、19は浮遊ゲートトランジスタ部のゲート絶
縁膜、20は浮遊ゲート11と消去ゲート12との間に設けら
れたゲート絶縁膜、21は浮遊ゲート11と制御ゲート13と
の間に設けられたゲート絶縁膜であり、このゲート絶縁
膜21はＯ−Ｎ−Ｏ構造（Oxide−Nitride−Oxide）の３
層構造膜で構成されている。また、22は消去ゲート12と
制御ゲート13との間に設けられたゲート絶縁膜であり、
これもＯ−Ｎ−Ｏ構造のものにされている。23は第３層
目の多結晶シリコン層をゲート電極とする選択トランジ
スタ部のゲート絶縁膜である。また、24はフィールド絶
縁膜、25は層間絶縁膜である。
前記第５図に示されるメモリセルの等価回路を第６図
に、容量系統の等価回路を第７図に示す。第６図におい
て、VDはドレイン電圧、VSはソース電圧、VFGは浮遊ゲ
ート電圧、VEGは消去ゲート電圧であり、VCGは制御ゲー
ト電圧である。また、第７図において、CFCは浮遊ゲー
ト11と制御ゲート13との間の容量、CFEは浮遊ゲート11
と消去ゲート12との間の容量、CFDは浮遊ゲート11とド
レイン16との間の容量、CFSは浮遊ゲート11からみたそ
の他の容量である。この容量系統において、全ての容量
に蓄えられる電荷量の初期値Ｑ（Ｉ）は次式で与えられ
る。
に、容量系統の等価回路を第７図に示す。第６図におい
て、VDはドレイン電圧、VSはソース電圧、VFGは浮遊ゲ
ート電圧、VEGは消去ゲート電圧であり、VCGは制御ゲー
ト電圧である。また、第７図において、CFCは浮遊ゲー
ト11と制御ゲート13との間の容量、CFEは浮遊ゲート11
と消去ゲート12との間の容量、CFDは浮遊ゲート11とド
レイン16との間の容量、CFSは浮遊ゲート11からみたそ
の他の容量である。この容量系統において、全ての容量
に蓄えられる電荷量の初期値Ｑ（Ｉ）は次式で与えられ
る。
Ｑ（Ｉ）＝（VFG−VCG）・CFC＋（VFG−VEG）・CFE ＋（VFG−VD）・CFD＋（VFG−VS）・CFS ……（１） また、すべての容量の総和をCTとすると、CTは次式で
与えられる。
与えられる。
CT＝CFC＋CFE＋CFD＋CFS ……（２） 従って、浮遊ゲートに加わる電圧VFGは次式で与えら
れる。
れる。
VFG＝｛（VCG・CFC＋VEG・CFE＋VD・CFD ＋VS・CFS）/CT｝＋｛Ｑ（Ｉ）/CT｝ ……（３） ここで、Ｑ（Ｉ）/CT＝ＶFG（Ｉ）,VS＝0Vを代入すれ
ば、上記（３）式は次のように書き直すことができる。
ば、上記（３）式は次のように書き直すことができる。
VFG＝｛（VCG・CFC＋VEG・CFE ＋VD・CFD）/CT｝＋ＶFG（Ｉ） ……（４） ところで、上記のようなメモリセルは、実際のメモリ
では行列状にマトリクス配置されるものであるが、ここ
では説明を簡単にするため、第８図に示すような４ビッ
トのメモリセルアレイを考える。第８図は４個のメモリ
セルM1〜M4を備えたメモリセルアレイの回路図であり、
これら４個のメモリセルM1〜M4のドレインは２本のデー
タ線DL1,DL2のいずれかに接続され、制御ゲートは２本
のワード線WL1,WL2のいずれかに接続され、かつ全ての
メモリセルM1〜M4の消去ゲートは消去線ELに共通接続さ
れ、ソースには基準電圧、例えば0Vが印加される。この
ような構成のメモリセルアレイのデータの消去は、次の
ようにして行なわれる。すなわち、データの消去は、全
てのメモリセルM1〜M4を一括で行う。そのためメモリセ
ルのソース電位VS、ドレイン電位VD及び制御ゲート電位
VCGをそれぞれ、0V（すなわちデータ線DL1,DL2,ワード
線WL1,WL2を0V）にし、消去ゲート電位VEGを高電位、例
えば＋20Vにする。このとき、ファウラー・ノルトハイ
ムのトンネル効果により、浮遊ゲート中の電子が電界放
出によって消去ゲートに放出され、浮遊ゲートが正電位
に帯電するため、浮遊ゲート内の電位ＶFG（Ｉ）が例え
ば＋3Vになっているとすると（浮遊ゲートトランジスタ
のしきい値VTHを1Vとする）浮遊ゲート下には、反転層
ができ、メモリセルのしきい値電圧は低くなる。この状
態をデータ“1"とする。
では行列状にマトリクス配置されるものであるが、ここ
では説明を簡単にするため、第８図に示すような４ビッ
トのメモリセルアレイを考える。第８図は４個のメモリ
セルM1〜M4を備えたメモリセルアレイの回路図であり、
これら４個のメモリセルM1〜M4のドレインは２本のデー
タ線DL1,DL2のいずれかに接続され、制御ゲートは２本
のワード線WL1,WL2のいずれかに接続され、かつ全ての
メモリセルM1〜M4の消去ゲートは消去線ELに共通接続さ
れ、ソースには基準電圧、例えば0Vが印加される。この
ような構成のメモリセルアレイのデータの消去は、次の
ようにして行なわれる。すなわち、データの消去は、全
てのメモリセルM1〜M4を一括で行う。そのためメモリセ
ルのソース電位VS、ドレイン電位VD及び制御ゲート電位
VCGをそれぞれ、0V（すなわちデータ線DL1,DL2,ワード
線WL1,WL2を0V）にし、消去ゲート電位VEGを高電位、例
えば＋20Vにする。このとき、ファウラー・ノルトハイ
ムのトンネル効果により、浮遊ゲート中の電子が電界放
出によって消去ゲートに放出され、浮遊ゲートが正電位
に帯電するため、浮遊ゲート内の電位ＶFG（Ｉ）が例え
ば＋3Vになっているとすると（浮遊ゲートトランジスタ
のしきい値VTHを1Vとする）浮遊ゲート下には、反転層
ができ、メモリセルのしきい値電圧は低くなる。この状
態をデータ“1"とする。
次に、メモリセルアレイ中の１つのメモリセル、例え
ばM1にデータを書き込む場合を考える。選択セルM1にデ
ータを書き込む場合、メモリセルの制御ゲート電位VCG
すなわち、ワード線WL1を高電位、例えば＋12.5Vに、ド
レイン電位VD、すなわちデータ線DL1を高電位例えば＋1
0Vに、ソース電位VS及びデータ線DL2,ワード線WL2を0V
に設定する。また、消去ゲートには、例えば電源電圧＋
5Vを印加する。この事により選択セルでは、消去ゲート
の容量比により浮遊ゲートの電位が上昇し、書き込みや
すくなる。これにより、選択セルM1のドレイン近傍にて
ホット・エレクトロン効果が起こり、インパクト・アイ
オナイゼーションにより発生した電子が浮遊ゲート中に
注入される。この状態では浮遊ゲートの電位は、負に帯
電しているため、浮遊ゲート内の電位ＶFG（Ｉ）が例え
ば−3Vになっているとすると、メモリセルの閾値電圧は
高くなる。この状態をデータ“0"とする。また、非選択
セルM2〜M4では、ホット・エレクトロン効果は起こらな
い。
ばM1にデータを書き込む場合を考える。選択セルM1にデ
ータを書き込む場合、メモリセルの制御ゲート電位VCG
すなわち、ワード線WL1を高電位、例えば＋12.5Vに、ド
レイン電位VD、すなわちデータ線DL1を高電位例えば＋1
0Vに、ソース電位VS及びデータ線DL2,ワード線WL2を0V
に設定する。また、消去ゲートには、例えば電源電圧＋
5Vを印加する。この事により選択セルでは、消去ゲート
の容量比により浮遊ゲートの電位が上昇し、書き込みや
すくなる。これにより、選択セルM1のドレイン近傍にて
ホット・エレクトロン効果が起こり、インパクト・アイ
オナイゼーションにより発生した電子が浮遊ゲート中に
注入される。この状態では浮遊ゲートの電位は、負に帯
電しているため、浮遊ゲート内の電位ＶFG（Ｉ）が例え
ば−3Vになっているとすると、メモリセルの閾値電圧は
高くなる。この状態をデータ“0"とする。また、非選択
セルM2〜M4では、ホット・エレクトロン効果は起こらな
い。
次に、データ書き込み時の、非選択セルM2〜M4の各デ
ータ状態における電圧ストレスについて考える。書き込
み時における前記（４）式のVEG・CFE及びVD・CFDは、V
CG・CFCと比較し、充分小さいので、書き込み時におけ
る（４）式は、次のように書き換える事ができる。
ータ状態における電圧ストレスについて考える。書き込
み時における前記（４）式のVEG・CFE及びVD・CFDは、V
CG・CFCと比較し、充分小さいので、書き込み時におけ
る（４）式は、次のように書き換える事ができる。
VFG＝（CFC/CT）VCG＋ＶFG（Ｉ） …（５） ここで、容量比CFC/CTを、例えば0.6とおき、“1"の
セルのＶFG（Ｉ）＝＋3V,“0"のセルのＶFG（Ｉ）＝−3
Vとした場合について考える。また選択セルM1と同一ワ
ード線WL1上にある非選択セルM2のデータが“1"の場合
について考える。メモリセルM2の制御ゲート電位VCGは1
2.5Vであるので、浮遊ゲート電位VFGは、前記（５）式
により、10.5Vとなるが消去ゲート電位は5Vであるの
で、浮遊ゲートから見た消去ゲートの電位は、−5.5Vと
なっている。このように、消去ゲートに5V印加する事に
より、選択セルと同一ワード線上にある非選択セルの浮
遊ゲートの、消去ゲートに対する電界が緩和され、誤書
き込みによる誤動作の信頼性が向上する。同様に、第８
図中の４個のメモリセルM1〜M4に加わる、消去ゲートの
浮遊ゲートに対する電圧ストレスを第９図にまとめて示
す。第８図において、非選択セルの浮遊ゲートへの電圧
ストレスが最大になるのは、選択セルと異なるワード線
WL2に制御ゲートを接続した非選択メモリセルM3及びM4
でデータが“0"の場合である。即ち第９図からも分るよ
うにこの非選択セルM3,M4では、浮遊ゲートと消去ゲー
トの間に＋8Vの電圧が加わり、弱消去状態となり、浮遊
ゲート中の電子が消去ゲートに放出されやすくなり、誤
消去となる。
セルのＶFG（Ｉ）＝＋3V,“0"のセルのＶFG（Ｉ）＝−3
Vとした場合について考える。また選択セルM1と同一ワ
ード線WL1上にある非選択セルM2のデータが“1"の場合
について考える。メモリセルM2の制御ゲート電位VCGは1
2.5Vであるので、浮遊ゲート電位VFGは、前記（５）式
により、10.5Vとなるが消去ゲート電位は5Vであるの
で、浮遊ゲートから見た消去ゲートの電位は、−5.5Vと
なっている。このように、消去ゲートに5V印加する事に
より、選択セルと同一ワード線上にある非選択セルの浮
遊ゲートの、消去ゲートに対する電界が緩和され、誤書
き込みによる誤動作の信頼性が向上する。同様に、第８
図中の４個のメモリセルM1〜M4に加わる、消去ゲートの
浮遊ゲートに対する電圧ストレスを第９図にまとめて示
す。第８図において、非選択セルの浮遊ゲートへの電圧
ストレスが最大になるのは、選択セルと異なるワード線
WL2に制御ゲートを接続した非選択メモリセルM3及びM4
でデータが“0"の場合である。即ち第９図からも分るよ
うにこの非選択セルM3,M4では、浮遊ゲートと消去ゲー
トの間に＋8Vの電圧が加わり、弱消去状態となり、浮遊
ゲート中の電子が消去ゲートに放出されやすくなり、誤
消去となる。
第10図は、このメモリセルを使用したメモリの従来の
構成を示す回路図であり。図中のメモリセルアレイ31中
の各々のセル30のドレインは、ｎ本のデータ線DL1〜DLn
のいずれかに接続され、制御ゲートは、ｍ本のワード線
WL1〜WLmのいずれかに接続され、かつ全てのメモリセル
の消去ゲートは、消去線ELに共通に接続され、ソースは
基準電圧、例えば０［Ｖ］が印加される。この場合、メ
モリセルアレイ31中の全メモリセル30の消去ゲートは共
通であるので、データ書き込み時は、全メモリセル30の
消去ゲートには、ＶEGが印加される。なお第10図におい
て32は行デコーダ、33は列デコーダ、34−１〜34−ｎは
列選択トランジスタ、35はバス線、36はデータ入力回
路、37はセンス増幅回路。38はデータ出力回路、39は消
去用昇圧回路、41はアドレスバッファである。
構成を示す回路図であり。図中のメモリセルアレイ31中
の各々のセル30のドレインは、ｎ本のデータ線DL1〜DLn
のいずれかに接続され、制御ゲートは、ｍ本のワード線
WL1〜WLmのいずれかに接続され、かつ全てのメモリセル
の消去ゲートは、消去線ELに共通に接続され、ソースは
基準電圧、例えば０［Ｖ］が印加される。この場合、メ
モリセルアレイ31中の全メモリセル30の消去ゲートは共
通であるので、データ書き込み時は、全メモリセル30の
消去ゲートには、ＶEGが印加される。なお第10図におい
て32は行デコーダ、33は列デコーダ、34−１〜34−ｎは
列選択トランジスタ、35はバス線、36はデータ入力回
路、37はセンス増幅回路。38はデータ出力回路、39は消
去用昇圧回路、41はアドレスバッファである。
ここで、１セル当りのデータ書き込み時間をｔとし、
全ビット書き込んだ場合を考えると、非選択状態で、制
御ゲートが0Vすなわち前記第９図で説明した、弱消去状
態のストレス時間は、１ビット当り最大で｛（ｍ＋１）
×ｎ｝×ｔとなる（ｍは行線数、ｎは列線数）。
全ビット書き込んだ場合を考えると、非選択状態で、制
御ゲートが0Vすなわち前記第９図で説明した、弱消去状
態のストレス時間は、１ビット当り最大で｛（ｍ＋１）
×ｎ｝×ｔとなる（ｍは行線数、ｎは列線数）。
（発明が解決しようとする課題） 以上のように、従来の技術では、データ書き込み時に
消去ゲートを任意の電圧にする事により、選択セルの書
き込み効率を上げ、同一ワード線上の非選択セルの誤書
き込みストレスを緩和している。それに対して、選択セ
ルと異なるワード線の非選択セルは、制御ゲート0Vにも
かかわらず、消去ゲートには、VEGが印加されるため、
消去ゲートの浮遊ゲートに対する電界強度は、選択セル
と同一ワード線上にある非選択セルに比べ、大きくな
り、誤消去が起こりやすくなる。また、誤消去の起きる
確率は、電圧のストレス時間に比例して大きくなること
が確認されている。このストレス時間は、メモリの記憶
容量に依存し、大容量になるほどストレス時間が長くな
り、信頼性上問題となる。例えば、1Mビット（128Kワー
ド×８ビット構成）のメモリの場合、前記第10図のｎ＝
128,m＝1024となり、１ビットの書き込み時間を1msとす
ると、選択セルと同一ワード線上にある誤書き込みスト
レスのかかる最長時間は、 1ms×127＝127ms となり、選択セルと異なるワード線上にあり誤消去スト
レスのかかる最長時間は、 1ms×（1024−１×128＝130944ms≒131s と非常に長時間となる。
消去ゲートを任意の電圧にする事により、選択セルの書
き込み効率を上げ、同一ワード線上の非選択セルの誤書
き込みストレスを緩和している。それに対して、選択セ
ルと異なるワード線の非選択セルは、制御ゲート0Vにも
かかわらず、消去ゲートには、VEGが印加されるため、
消去ゲートの浮遊ゲートに対する電界強度は、選択セル
と同一ワード線上にある非選択セルに比べ、大きくな
り、誤消去が起こりやすくなる。また、誤消去の起きる
確率は、電圧のストレス時間に比例して大きくなること
が確認されている。このストレス時間は、メモリの記憶
容量に依存し、大容量になるほどストレス時間が長くな
り、信頼性上問題となる。例えば、1Mビット（128Kワー
ド×８ビット構成）のメモリの場合、前記第10図のｎ＝
128,m＝1024となり、１ビットの書き込み時間を1msとす
ると、選択セルと同一ワード線上にある誤書き込みスト
レスのかかる最長時間は、 1ms×127＝127ms となり、選択セルと異なるワード線上にあり誤消去スト
レスのかかる最長時間は、 1ms×（1024−１×128＝130944ms≒131s と非常に長時間となる。
本発明は、上記のような問題を考慮してなされたもの
で、メモリセルアレイを複数ブロック化して、非選択セ
ルにかかる電圧のストレス時間を短縮し、書き込み時の
メモリセルの誤動作を起こさず信頼性の高い不揮発性半
導体メモリを提供する事を目的とする。
で、メモリセルアレイを複数ブロック化して、非選択セ
ルにかかる電圧のストレス時間を短縮し、書き込み時の
メモリセルの誤動作を起こさず信頼性の高い不揮発性半
導体メモリを提供する事を目的とする。
（課題を解決するための手段と作用） 本発明は、浮遊ゲート、この浮遊ゲートとそれぞれ容
量結合した制御ゲート及び消去ゲートを備え、電気的に
データの書き換えが行なえるトランジスタを不揮発性メ
モリセルとして設けた不揮発性半導体メモリにおいて、
そのメモリセルアレイを複数のブロックに分割して各ブ
ロック毎に共通かつ独自の消去線を設け、選択されたブ
ロックの消去線にのみデータ書き込み時に所定の電圧を
印加する構成としたことを特徴とする。
量結合した制御ゲート及び消去ゲートを備え、電気的に
データの書き換えが行なえるトランジスタを不揮発性メ
モリセルとして設けた不揮発性半導体メモリにおいて、
そのメモリセルアレイを複数のブロックに分割して各ブ
ロック毎に共通かつ独自の消去線を設け、選択されたブ
ロックの消去線にのみデータ書き込み時に所定の電圧を
印加する構成としたことを特徴とする。
すなわち本発明の不揮発性半導体メモリでは、データ
の書き込み時に、選択ブロックの消去線のみに、例えば
正極性の電圧が印加され、非選択ブロックの消去線は0V
のままであるので、非選択ブロック内のセルには電圧ス
トレスは与えられず、従って非選択セルの浮遊ゲートに
対する消去ゲートの電圧ストレス時間を短くする事がで
き、書き込み時の非選択セルの誤消去が起こりにくく、
信頼性を向上させることができるようにしている。
の書き込み時に、選択ブロックの消去線のみに、例えば
正極性の電圧が印加され、非選択ブロックの消去線は0V
のままであるので、非選択ブロック内のセルには電圧ス
トレスは与えられず、従って非選択セルの浮遊ゲートに
対する消去ゲートの電圧ストレス時間を短くする事がで
き、書き込み時の非選択セルの誤消去が起こりにくく、
信頼性を向上させることができるようにしている。
（実施例） 以下、図面を参照して本発明の実施例を説明する。第
１図は、上記の点を考慮した本発明の第１の実施例を示
す回路図である。このメモリは１ビット読み出し／書き
込みのEEPROMである。このメモリは、第１図のメモリセ
ルアレイ31のメモリセル30を、行および列のマトリック
ス状に配置したブロック毎に分割し、この分割したブロ
ックは42−１〜42−ｋであり、同一行に配置されたメモ
リセルの制御ゲートは、行デコーダ40−１〜40−ｋで選
択される行線WL1−１〜WLk−ｌにそれぞれ共通接続され
ており、同一列に配置されたメモリセルのドレインは、
列線としてデータ線DL1〜DLnのいずれか一本に共通接続
されている。また、同一ブロックメモリセルアレイ中の
メモリセルの消去ゲートは、全て同一ブロック内で共通
接続されており、それぞれ消去ゲートデコーダ43−１〜
43−ｋで選択駆動される消去線EL1〜ELkに接続されてい
る。この消去線はメモリセルを構成するポリシリコン層
で構成することができる。またブロック毎に設けられた
行デコーダ40−１〜40−ｋには、ブロックを選択するた
めのアドレスバッファ45の出力と、ブロック中のワード
線WLを選択するためのアドレスバッファ44の出力が入力
されており、１本のワード線を選択する。また、消去ゲ
ートデコーダ43−１〜43−ｋにもブロック選択のため
に、アドレスバッファ45の出力が入力されており、選択
ワード線と、選択消去線は、同一ブロックとなる。前記
データ線DL1〜DLnは列デコーダ33で選択される列選択線
CL1〜CLnがゲートに接続された列選択トランジスタ34−
１〜34−ｎを介して共通のバス線35に接続されている。
上記バス線35には、外部から入力される書き込み用デー
タ信号Dinに応じて設定される高電圧系の“0"もしくは
“1"のデータを出力するデータ入力回路36が接続されて
いる。さらに上記バス線35には、上記行デコーダ40−１
〜40−ｋ及び列デコーダ33によって選択されるメモリセ
ルの記憶データに応じてこのバス線35に出力される
“0",“1"の読み出し電位を検出するセンス増幅回路37
が接続され、前記センス増幅回路37の検出データはデー
タ出力回路38に供給され、読み出しデータDoutはこのデ
ータ出力回路38からメモリ外部に出力される。
１図は、上記の点を考慮した本発明の第１の実施例を示
す回路図である。このメモリは１ビット読み出し／書き
込みのEEPROMである。このメモリは、第１図のメモリセ
ルアレイ31のメモリセル30を、行および列のマトリック
ス状に配置したブロック毎に分割し、この分割したブロ
ックは42−１〜42−ｋであり、同一行に配置されたメモ
リセルの制御ゲートは、行デコーダ40−１〜40−ｋで選
択される行線WL1−１〜WLk−ｌにそれぞれ共通接続され
ており、同一列に配置されたメモリセルのドレインは、
列線としてデータ線DL1〜DLnのいずれか一本に共通接続
されている。また、同一ブロックメモリセルアレイ中の
メモリセルの消去ゲートは、全て同一ブロック内で共通
接続されており、それぞれ消去ゲートデコーダ43−１〜
43−ｋで選択駆動される消去線EL1〜ELkに接続されてい
る。この消去線はメモリセルを構成するポリシリコン層
で構成することができる。またブロック毎に設けられた
行デコーダ40−１〜40−ｋには、ブロックを選択するた
めのアドレスバッファ45の出力と、ブロック中のワード
線WLを選択するためのアドレスバッファ44の出力が入力
されており、１本のワード線を選択する。また、消去ゲ
ートデコーダ43−１〜43−ｋにもブロック選択のため
に、アドレスバッファ45の出力が入力されており、選択
ワード線と、選択消去線は、同一ブロックとなる。前記
データ線DL1〜DLnは列デコーダ33で選択される列選択線
CL1〜CLnがゲートに接続された列選択トランジスタ34−
１〜34−ｎを介して共通のバス線35に接続されている。
上記バス線35には、外部から入力される書き込み用デー
タ信号Dinに応じて設定される高電圧系の“0"もしくは
“1"のデータを出力するデータ入力回路36が接続されて
いる。さらに上記バス線35には、上記行デコーダ40−１
〜40−ｋ及び列デコーダ33によって選択されるメモリセ
ルの記憶データに応じてこのバス線35に出力される
“0",“1"の読み出し電位を検出するセンス増幅回路37
が接続され、前記センス増幅回路37の検出データはデー
タ出力回路38に供給され、読み出しデータDoutはこのデ
ータ出力回路38からメモリ外部に出力される。
次に、上記のように構成されたメモリの動作を説明す
る。まずデータの書き込みは、行デコーダ40−１〜40−
ｋ、及び列デコーダ33によってメモリセルアレイ31内の
１個のメモリセルを選択して行われる。このとき、選択
されたワード線WL1−１〜WLk−ｌのいずれかは＋12.5V
の電位に設定され、“0"書き込みの場合にはデータ入力
回路36から＋10Vの高電位が出力され、この電位が列デ
コーダ33の出力により選択的にオン状態にされている列
選択トランジスタ34−１〜34−ｎのいずれか及びこれで
選択されたデータ線DL1〜DLnのいずれかを介して選択さ
れたメモリセル30のドレインに印加される。このとき
は、前記第８図で説明したようにホット・エレクトロン
効果により、選択メモリセルの浮遊ゲートに電子が注入
され、“0"書き込みが行われる。一方、“1"書き込みの
場合には、データ入力回路36から0Vの電位が出力される
ので、選択メモリセルにおける電子の移動はなく、“1"
データが保たれる。
る。まずデータの書き込みは、行デコーダ40−１〜40−
ｋ、及び列デコーダ33によってメモリセルアレイ31内の
１個のメモリセルを選択して行われる。このとき、選択
されたワード線WL1−１〜WLk−ｌのいずれかは＋12.5V
の電位に設定され、“0"書き込みの場合にはデータ入力
回路36から＋10Vの高電位が出力され、この電位が列デ
コーダ33の出力により選択的にオン状態にされている列
選択トランジスタ34−１〜34−ｎのいずれか及びこれで
選択されたデータ線DL1〜DLnのいずれかを介して選択さ
れたメモリセル30のドレインに印加される。このとき
は、前記第８図で説明したようにホット・エレクトロン
効果により、選択メモリセルの浮遊ゲートに電子が注入
され、“0"書き込みが行われる。一方、“1"書き込みの
場合には、データ入力回路36から0Vの電位が出力される
ので、選択メモリセルにおける電子の移動はなく、“1"
データが保たれる。
また、データの書き込み時の消去ゲートは、選択され
たワード線を含む選択された行デコーダブロックと同一
アドレスが入力される消去ゲートデコーダが選択され、
選択メモリセルの含まれたブロックメモリセルアレイ42
−１〜42−ｋのいずれかの消去線だけに消去ゲートデコ
ーダにより、選択的に＋5Vが印加され、その他の消去線
は、非選択となって0Vとなる。また、消去時には、消去
用昇圧回路39から、昇圧電位＜HE＞、例えば、＋20Vが
出力され、消去ゲートデコーダ43−１〜43−ｋに入力さ
れる。この時、消去ゲートデコーダ43−１〜43−ｋは、
全て選択状態となり、消去線EL1〜ELKは、すべて昇圧電
位＜HE＞となり、全ビット一括で消去される。このと
き、ワード線WL1−１〜WLk−ｌ及びデータ線DL1〜DLn
は、すべて0Vとなる。
たワード線を含む選択された行デコーダブロックと同一
アドレスが入力される消去ゲートデコーダが選択され、
選択メモリセルの含まれたブロックメモリセルアレイ42
−１〜42−ｋのいずれかの消去線だけに消去ゲートデコ
ーダにより、選択的に＋5Vが印加され、その他の消去線
は、非選択となって0Vとなる。また、消去時には、消去
用昇圧回路39から、昇圧電位＜HE＞、例えば、＋20Vが
出力され、消去ゲートデコーダ43−１〜43−ｋに入力さ
れる。この時、消去ゲートデコーダ43−１〜43−ｋは、
全て選択状態となり、消去線EL1〜ELKは、すべて昇圧電
位＜HE＞となり、全ビット一括で消去される。このと
き、ワード線WL1−１〜WLk−ｌ及びデータ線DL1〜DLn
は、すべて0Vとなる。
前記消去ゲートデコーダ43−１〜43−ｋはそれぞれ、
例えば第３図のような回路によって実現できる。ここで
VCCは基準電位で、通常5V,VSSは基準電位で、通常0V,V
PPは高電圧で、例えば12.5Vが印加される。また、＜HE
＞は消去用昇圧回路39の出力であり、消去時は昇圧電
位、例えば20Vが出力され、書き込み時は、電源電5Vが
出力される。NANDで構成されたデコーダ50の出力はトラ
ンスファゲートT1,T2に接続され、トランスファゲートT
2の出力には、イバータが接続され、このインバータは
フィードバック回路を構成しており、かつインバータの
出力は消去線に接続されている。また、トランジスタT
1,T2及びT5,T6は、デプレッション型のＮチャネル型ト
ランジスタで構成され、＜HE＞が昇圧電位の時のゲート
酸化膜に加わる電位差を緩和するための高電圧緩和用ト
ランスファゲートである。この第３図の回路の出力が消
去線EL（EL1〜ELkのいずれか）に入る。
例えば第３図のような回路によって実現できる。ここで
VCCは基準電位で、通常5V,VSSは基準電位で、通常0V,V
PPは高電圧で、例えば12.5Vが印加される。また、＜HE
＞は消去用昇圧回路39の出力であり、消去時は昇圧電
位、例えば20Vが出力され、書き込み時は、電源電5Vが
出力される。NANDで構成されたデコーダ50の出力はトラ
ンスファゲートT1,T2に接続され、トランスファゲートT
2の出力には、イバータが接続され、このインバータは
フィードバック回路を構成しており、かつインバータの
出力は消去線に接続されている。また、トランジスタT
1,T2及びT5,T6は、デプレッション型のＮチャネル型ト
ランジスタで構成され、＜HE＞が昇圧電位の時のゲート
酸化膜に加わる電位差を緩和するための高電圧緩和用ト
ランスファゲートである。この第３図の回路の出力が消
去線EL（EL1〜ELkのいずれか）に入る。
ここで、本実施例における前記第９図で説明した弱消
去状態のストレス時間について考える。この第１図の回
路で、データ書き込み時に消去ゲートが5Vとなるのは、
同じブロックメモリセルアレイ42−１〜42−ｋのいずれ
かにあるメモリセルの書き込みが行なわれている間、す
なわちｎ×ｌ（列線数×１ブロック内の行線数）ビット
分となる。ここで、選択セルと異なるワード線上にあっ
て、誤消去ストレスのかかる時間は、１ビット当りの書
き込み時間をｔとすると｛（ｌ−１）×ｎ｝×ｔとな
る。また、前記第10図のｍとは、ｍ＝ｌ×ｋ（ｋはブロ
ック数）の関係があり、従来例とのストレス時間の比は
約1/k倍となる。
去状態のストレス時間について考える。この第１図の回
路で、データ書き込み時に消去ゲートが5Vとなるのは、
同じブロックメモリセルアレイ42−１〜42−ｋのいずれ
かにあるメモリセルの書き込みが行なわれている間、す
なわちｎ×ｌ（列線数×１ブロック内の行線数）ビット
分となる。ここで、選択セルと異なるワード線上にあっ
て、誤消去ストレスのかかる時間は、１ビット当りの書
き込み時間をｔとすると｛（ｌ−１）×ｎ｝×ｔとな
る。また、前記第10図のｍとは、ｍ＝ｌ×ｋ（ｋはブロ
ック数）の関係があり、従来例とのストレス時間の比は
約1/k倍となる。
本実施例では、１ビット読み出し／書き込みのEEPROM
であるが、メモリセルアレイ31、バス線35、データ入力
回路36、センス増幅回路37、データ出力回路38を複数個
並列配置（８ビット構成、16ビット構成等）して、複数
ビット並列読み出し／書き込みのEEPROMとしてもかまわ
ない。ここで、前記従来同様1Mビット（128kワード×８
ビット構成）の場合について考えると、１つのブロック
メモリセルアレイ中のメモリセル数を、1kバイトとする
と、データ線数ｎ＝128本、１ブロック中のワード線数
ｌは８本、ブロック数ｋは128個となり、選択セルと異
なるワード線上にあり、誤消去ストレスのかかる時間
は、 1ms×（８−１）×128＝896ms≒0.9s となり、前記従来例と比較すると、0.9/131≒1/145とな
り、ストレス時間は大幅に短縮でき、誤消去による信頼
性を向上させる事ができる。
であるが、メモリセルアレイ31、バス線35、データ入力
回路36、センス増幅回路37、データ出力回路38を複数個
並列配置（８ビット構成、16ビット構成等）して、複数
ビット並列読み出し／書き込みのEEPROMとしてもかまわ
ない。ここで、前記従来同様1Mビット（128kワード×８
ビット構成）の場合について考えると、１つのブロック
メモリセルアレイ中のメモリセル数を、1kバイトとする
と、データ線数ｎ＝128本、１ブロック中のワード線数
ｌは８本、ブロック数ｋは128個となり、選択セルと異
なるワード線上にあり、誤消去ストレスのかかる時間
は、 1ms×（８−１）×128＝896ms≒0.9s となり、前記従来例と比較すると、0.9/131≒1/145とな
り、ストレス時間は大幅に短縮でき、誤消去による信頼
性を向上させる事ができる。
第２図は、本発明の他の実施例である。本実施例にお
ける書き込み時の動作については、前記第１図の実施例
と同様であり、消去用アドレスバッファ47に特徴があ
る。消去時においては、消去用アドレスEA1〜EAiが入力
される消去用アドレスバッファ47の出力により、消去ゲ
ートデコーダ46−１〜46−ｋのいずれか１つが選択駆動
される。また、消去ゲートデコーダ46−１〜46−ｎの中
には、昇圧回路が内蔵されており、選択駆動されたデコ
ーダからは、昇圧電位が消去ゲート電位VEGとして、消
去線EL1〜ELkのいずれかに出力され、選択ブロックセル
アレイ内の全メモリセルのデータが消去される。非選択
ブロックセルアレイのメモリセルは、消去されない。ま
た、消去ゲートデコーダは、全デコーダを一括で選択す
る事もでき、この場合はメモリセルアレイ31の全メモリ
セルが一括して消去される。本実施例の消去ゲートデコ
ーダは、例えば、第４図のような回路で実現できる。こ
こで、φVPPは、消去時に0VとVPPの間を一定周期で振幅
する信号（チャージ・ポンプ回路より出力される信号）
である。消去時に、選択信号EA1〜EAiにより選択された
消去ゲートデコーダでは、トランジスタT10,T11,T12及
びコンデンサC1によって形成された昇圧回路によって、
高電位VPPが昇圧され、昇圧電位が消去ゲート電位とし
て消去線EL（EL1〜ELkのいずれか）に出力される。
ける書き込み時の動作については、前記第１図の実施例
と同様であり、消去用アドレスバッファ47に特徴があ
る。消去時においては、消去用アドレスEA1〜EAiが入力
される消去用アドレスバッファ47の出力により、消去ゲ
ートデコーダ46−１〜46−ｋのいずれか１つが選択駆動
される。また、消去ゲートデコーダ46−１〜46−ｎの中
には、昇圧回路が内蔵されており、選択駆動されたデコ
ーダからは、昇圧電位が消去ゲート電位VEGとして、消
去線EL1〜ELkのいずれかに出力され、選択ブロックセル
アレイ内の全メモリセルのデータが消去される。非選択
ブロックセルアレイのメモリセルは、消去されない。ま
た、消去ゲートデコーダは、全デコーダを一括で選択す
る事もでき、この場合はメモリセルアレイ31の全メモリ
セルが一括して消去される。本実施例の消去ゲートデコ
ーダは、例えば、第４図のような回路で実現できる。こ
こで、φVPPは、消去時に0VとVPPの間を一定周期で振幅
する信号（チャージ・ポンプ回路より出力される信号）
である。消去時に、選択信号EA1〜EAiにより選択された
消去ゲートデコーダでは、トランジスタT10,T11,T12及
びコンデンサC1によって形成された昇圧回路によって、
高電位VPPが昇圧され、昇圧電位が消去ゲート電位とし
て消去線EL（EL1〜ELkのいずれか）に出力される。
以上のように本実施例は、消去用アドレスEA1〜EAiに
より、指定したブロックのみを消去でき、昇圧回路を小
さくできるという効果がある。
より、指定したブロックのみを消去でき、昇圧回路を小
さくできるという効果がある。
なお、消去用アドレスEA1〜EAiは任意であり、ブロッ
ク選択用のアドレスRA1〜RAiを使用してもかまわない。
また、第２図の消去ゲートデコーダに、第３図の回路を
用いてもよい。この場合、消去用アドレス信号を第４図
と同様に入力し、第１図の消去用昇圧回路39を設ければ
よい。また、第１図の消去ゲートデコーダに第４図の回
路を用いてもよい事は明らかである。
ク選択用のアドレスRA1〜RAiを使用してもかまわない。
また、第２図の消去ゲートデコーダに、第３図の回路を
用いてもよい。この場合、消去用アドレス信号を第４図
と同様に入力し、第１図の消去用昇圧回路39を設ければ
よい。また、第１図の消去ゲートデコーダに第４図の回
路を用いてもよい事は明らかである。
［発明の効果］ 以上説明したように本発明によれば、選択セルの書き
込み効率を低下させる事なく、選択セルと同一ワード線
上の非選択セルの誤書き込みを防止できるうえに、選択
セルと異なるワード線上の非選択セルの浮遊ゲートにお
ける消去ゲートのストレス時間を短縮できる事から、誤
消去を防止することができ、データ保持の信頼性を向上
させる事ができる。また、同時に、浮遊ゲートにおける
消去ゲートのストレス時間を短縮できる事から、書き込
み／消去サイクルによるゲート絶縁膜の劣化が押さえら
れ、書き込み／消去サイクル数を向上する事ができ、リ
テンションも向上するものである。
込み効率を低下させる事なく、選択セルと同一ワード線
上の非選択セルの誤書き込みを防止できるうえに、選択
セルと異なるワード線上の非選択セルの浮遊ゲートにお
ける消去ゲートのストレス時間を短縮できる事から、誤
消去を防止することができ、データ保持の信頼性を向上
させる事ができる。また、同時に、浮遊ゲートにおける
消去ゲートのストレス時間を短縮できる事から、書き込
み／消去サイクルによるゲート絶縁膜の劣化が押さえら
れ、書き込み／消去サイクル数を向上する事ができ、リ
テンションも向上するものである。
第１図，第２図は本発明の各実施例の回路図、第３図，
第４図はその一部詳細回路図、第５図（ａ）は上記実施
例のメモリセル部のパターン平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ′線に沿う断面図、同図（ｃ）は同図
（ａ）のＢ−Ｂ′線に沿う断面図、第６図は上記メモリ
セル部の等価回路図、第７図は上記メモリセル部の容量
系統の等価回路図、第８図は上記メモリセル部を４ビッ
トマトリクス配置した回路図、第９図は同回路における
消去ゲートと浮遊ゲートの電圧ストレスを示す図表、第
10図は従来のメモリ回路である。 11……浮遊ゲート、12……消去ゲート、13……制御ゲー
ト、14……Ｐ型の基板、15……ソース、16……ドレイ
ン、17……コンタクト、18……データ線、19,20,21,22,
23……ゲート絶縁膜、24……フィールド絶縁膜、25……
層間絶縁膜、30……メモリセル、31……メモリセルアレ
イ、32……行デコーダ、33……列デコーダ、341〜34n…
…列選択トランジスタ、35……バス線、36……データ入
力回路、37……センス増幅回路、38……データ出力回
路、39……消去用昇圧回路、40−１〜40−ｋ……行デコ
ーダ、42−１〜42−ｋ……ブロックセルアレイ、43−１
〜43−ｋ……消去ゲートデコーダ、44,45……アドレス
・バッファ、46−１〜46−ｋ……消去ゲートデコーダ、
47……消去用アドレスバッファ、50……デコーダ、WL1
−１〜WLk−ｌ……ワード線、DL1〜DLn……データ線、C
L1〜CLn……列選択線、EL1〜ELk……消去線、M1〜M4…
…メモリセル、RA1〜RAj……行アドレス、＜HE＞……昇
圧電位。
第４図はその一部詳細回路図、第５図（ａ）は上記実施
例のメモリセル部のパターン平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ′線に沿う断面図、同図（ｃ）は同図
（ａ）のＢ−Ｂ′線に沿う断面図、第６図は上記メモリ
セル部の等価回路図、第７図は上記メモリセル部の容量
系統の等価回路図、第８図は上記メモリセル部を４ビッ
トマトリクス配置した回路図、第９図は同回路における
消去ゲートと浮遊ゲートの電圧ストレスを示す図表、第
10図は従来のメモリ回路である。 11……浮遊ゲート、12……消去ゲート、13……制御ゲー
ト、14……Ｐ型の基板、15……ソース、16……ドレイ
ン、17……コンタクト、18……データ線、19,20,21,22,
23……ゲート絶縁膜、24……フィールド絶縁膜、25……
層間絶縁膜、30……メモリセル、31……メモリセルアレ
イ、32……行デコーダ、33……列デコーダ、341〜34n…
…列選択トランジスタ、35……バス線、36……データ入
力回路、37……センス増幅回路、38……データ出力回
路、39……消去用昇圧回路、40−１〜40−ｋ……行デコ
ーダ、42−１〜42−ｋ……ブロックセルアレイ、43−１
〜43−ｋ……消去ゲートデコーダ、44,45……アドレス
・バッファ、46−１〜46−ｋ……消去ゲートデコーダ、
47……消去用アドレスバッファ、50……デコーダ、WL1
−１〜WLk−ｌ……ワード線、DL1〜DLn……データ線、C
L1〜CLn……列選択線、EL1〜ELk……消去線、M1〜M4…
…メモリセル、RA1〜RAj……行アドレス、＜HE＞……昇
圧電位。
Claims (3)
- 【請求項１】浮遊ゲート、この浮遊ゲートとそれぞれ容
量結合した制御ゲート及び消去ゲートを備え、電気的に
データの書き換えが行なえるトランジスタをメモリセル
として設けた不揮発性半導体メモリにおいて、 行列状に配置されたメモリセルから構成されるメモリセ
ルアレイと、前記メモリセルアレイの１つの行を選択す
る行デコーダと、前記メモリセルアレイの１つの列を選
択する列デコーダと、前記メモリセルアレイの複数の行
を含む複数のブロックと、各々の前記複数のブロック内
のメモリセルの消去ゲートに共通に接続される複数の消
去線と、データの書き込み時において、選択されたメモ
リセルを含むブロックの消去線に、前記選択されたメモ
リセルのソースに与える電位よりも高く、前記選択され
たメモリセルの制御ゲートに与える電位よりも低い第１
電位を印加し、前記選択されたメモリセルを含まないブ
ロックの消去線に、前記第１電位よりも低い第２電位を
印加する手段とを具備することを特徴とする不揮発性半
導体メモリ。 - 【請求項２】前記手段は、データの消去時において、前
記メモリセルアレイの全メモリセルのソース電位、ドレ
イン電位及び制御ゲート電位を同電位にし、選択された
ブロックの消去線又は全てのブロックの消去線に、前記
メモリセルアレイの全メモリセルのソース電位、ドレイ
ン電位及び制御ゲート電位よりも高い電位を印加するこ
とを特徴とする請求項１に記載の不揮発性半導体メモ
リ。 - 【請求項３】前記行デコーダは、前記メモリセルアレイ
の１つのブロックを選択する第１アドレス信号及び選択
された１つのブロック内の１つの行を選択する第２アド
レス信号に基づいて、前記メモリセルアレイの１つの行
を選択し、前記手段は、前記データの書き込み時におい
て、前記第１アドレス信号に基づいて１つのブロックを
選択し、その選択されたブロックの消去線に前記第１電
位を印加するための消去ゲートデコーダを有しているこ
とを特徴とする請求項１に記載の不揮発性半導体メモ
リ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20133188A JP2685825B2 (ja) | 1988-08-12 | 1988-08-12 | 不揮発性半導体メモリ |
| US07/392,070 US5034926A (en) | 1988-08-12 | 1989-08-10 | Non-volatile semiconductor memory |
| KR1019890011495A KR920011000B1 (ko) | 1988-08-12 | 1989-08-12 | 불휘발성 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20133188A JP2685825B2 (ja) | 1988-08-12 | 1988-08-12 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250398A JPH0250398A (ja) | 1990-02-20 |
| JP2685825B2 true JP2685825B2 (ja) | 1997-12-03 |
Family
ID=16439244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20133188A Expired - Fee Related JP2685825B2 (ja) | 1988-08-12 | 1988-08-12 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5034926A (ja) |
| JP (1) | JP2685825B2 (ja) |
| KR (1) | KR920011000B1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283758A (en) * | 1989-06-13 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| JP2624864B2 (ja) * | 1990-02-28 | 1997-06-25 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP3204666B2 (ja) * | 1990-11-21 | 2001-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
| US5241507A (en) * | 1991-05-03 | 1993-08-31 | Hyundai Electronics America | One transistor cell flash memory assay with over-erase protection |
| JPH0521812A (ja) * | 1991-07-16 | 1993-01-29 | Toshiba Corp | 不揮発性半導体メモリ |
| US6230233B1 (en) | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
| JPH05102438A (ja) * | 1991-10-04 | 1993-04-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5270980A (en) * | 1991-10-28 | 1993-12-14 | Eastman Kodak Company | Sector erasable flash EEPROM |
| US5138576A (en) * | 1991-11-06 | 1992-08-11 | Altera Corporation | Method and apparatus for erasing an array of electrically erasable EPROM cells |
| DE69232950T2 (de) * | 1991-11-20 | 2003-08-28 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung |
| US7071060B1 (en) * | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| US5313429A (en) * | 1992-02-14 | 1994-05-17 | Catalyst Semiconductor, Inc. | Memory circuit with pumped voltage for erase and program operations |
| US5311467A (en) * | 1992-04-07 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Selective bulk write operation |
| US5317535A (en) * | 1992-06-19 | 1994-05-31 | Intel Corporation | Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays |
| US5388083A (en) * | 1993-03-26 | 1995-02-07 | Cirrus Logic, Inc. | Flash memory mass storage architecture |
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1988
- 1988-08-12 JP JP20133188A patent/JP2685825B2/ja not_active Expired - Fee Related
-
1989
- 1989-08-10 US US07/392,070 patent/US5034926A/en not_active Expired - Lifetime
- 1989-08-12 KR KR1019890011495A patent/KR920011000B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003885A (ko) | 1990-03-27 |
| US5034926A (en) | 1991-07-23 |
| JPH0250398A (ja) | 1990-02-20 |
| KR920011000B1 (ko) | 1992-12-26 |
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