JPH01196794A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性トランジスタを使用した不揮発性半
導体記憶装置に係り、特に信頼性の向上を図るようにし
たものである。

（従来の技術） 電気的に記憶内容を消去し、かつ書換えることができる
ＲＯＭはＥ２　ＦＲＯＭ　（エレクトリカリ−・イレー
ザブル・プログラマブルＲＯＭ）として知られている。

このＥ２　ＦＲＯＭは紫外線消去型のＥＰＲＯＭと比べ
、ボード上に実装した状態で電気信号によりデータの消
去を行なうことができるという使い易さから、各種制御
用やメモリカ−ド用等に需要が急増している。

第６図はこのＥ２ＦＲＯＭの代表的なメモリセルの素子
構造を示す断面図であり、第７図はその等価回路図であ
る。第６図において、例えばＰ型の基板９０上にはＮ型
拡散領域９１．９２及び９３が設けられている。上記Ｎ
型拡散領域９１．９２相互間の基板上には、絶縁膜９４
を介して第１層目の多結晶シリコン層で構成された浮遊
ゲート電極９５が設けられている。また、この浮遊ゲー
ト電極９５は例えば１００人程度の膜厚にされた上記絶
縁膜９４の薄膜部９４Ａを介して上記Ｎ型拡散領域９２
と重なっている。

上記浮遊ゲート電極９５上には、絶縁膜９Ｂを介して第
２層目の多結晶シリコン層で構成されたゲート電極９７
が設けられている。また、上記Ｎ型拡散領域９２．９３
相互間の基板上には、絶縁膜９８を介して第１層目の多
結晶シリコン層で構成されたゲート電極９９が設けられ
ている。

第６図の素子はＮ型拡散領域９１をソース、Ｎ型拡散領
域９２をドレイン、浮遊ゲート電極９５を浮遊ゲート、
ゲート電極９７を制御ゲートとする浮遊ゲートトランジ
スタ１と、Ｎ型拡散領域９２をソース、Ｎ型拡散領域９
３をドレイン、ゲート電極９９をゲートとするエンハン
スメント型の選択トランジスタ２とを直列接続した構成
にされている。そして、第７図の等価回路に示されるよ
うに、トランジスタ２のドレインはビット線ＢＬに接続
され、ゲートはワード線ＷＬとして使用され、浮遊ゲー
トトランジスタ１の浮遊ゲート、制御ゲートは浮遊ゲ−
ｈ　Ｆ　Ｇ、制御ゲートＣＧとして、ソースはソースＳ
としてそれぞれ使用される。

第８図は上記第７図の等価回路で示されるメモリセルの
動作モードをまとめて示す図である。このメモリセルで
はデータの消去、“０”書き込み、“１”書き込み、読
み出しの４つの動作モードがあり、以下、これらの動作
モードについて説明する。

消去モードでは、ワード線ＷＬ及び制御ゲートＣＧが選
択状態となり、電位ｖｗｔ、、ｖｃａとしてそれぞれ高
電位Ｈ（例えば２０Ｖ）が印加され、データ線ＤＬには
Ｏｖが印加される。このとき、浮遊ゲートＦＧの電位Ｖ
ＦＯは制御ゲートＣＧとの間の容量結合により、高電位
Ｈ（例えば１２Ｖ程度）になる。また、選択トランジス
タ２がオンしており、浮遊ゲートトランジスタ１のドレ
イン電位がＯｖになっているので、第６図中の薄膜部９
４Ａを介して、ファウラー・ノルドハイム（Ｆ　ｏｖｌ
ｅｒ　−Ｎ　ｏｌｄｈｅｉｌｌｌ）のトンネル効果によ
り、浮遊ゲートトランジスタ１のドレインから浮遊ゲ−
）ＦＧに電子が注入される。この動作をデータ消去動作
と称しており、消去後のデータを“１”レベルとする。

データの書き込みモードは２つあり、両モードともワー
ド線ＷＬの電位ＶＷＬは高電位Ｈに、制御ゲートＣＧの
電位ＶＣＯはＯｖにそれぞれされ、ソースＳの電位Ｖｓ
は高電位Ｈ（例えば５Ｖ）にされる。この状態で、一方
のモードのときにはデータ線ＤＬの電位ＶＤＬが高電位
Ｈ（データ入力“０“）にされ、浮遊ゲートＦＧは制御
ゲートＣＧとの間の容量結合により低電位りにされる。

この場合にはファウラー・ノルドハイムのトンネル効果
により、前記薄膜部９４Ａを介して、浮遊ゲートトラン
ジスタ１の浮遊ゲートＦＧからドレインに電子が放出さ
れる。この動作をデータ“０＃の書き込み動作と称して
いる。

他方、データ線ＤＬの電位ＶＤＬがＯＶ（データ人力“
１′）にされるときには、浮遊ゲートＦＣと制御ゲート
ＣＧとの間の電位差がほとんどＯＶになる。この場合に
は電子の移動がなく、以前に消去されたデータ“１”を
保っている。この動作をデータ“１”の書き込み動作と
称している。

データの読み出しモードでは、ワード線ＷＬが選択され
て電位ＶＷＬが５Ｖにされ、かつデータ線ＤＬの電位Ｖ
ＤＬが約ＩＶ程度にされる。このとき、制御ゲートＣＧ
の電位ＶＣａを０■にしておけば、浮遊ゲートＦＧの蓄
積電荷の種類、すなわち電子もしくは正孔に応じて浮遊
ゲートトランジスタ１のオン、オフが決定される。例え
ば、記憶データが“０”レベルであり、浮遊ゲートＦＧ
に電子が蓄積されている状態では、浮遊ゲートＦＣが負
に帯電しているために浮遊ゲートトランジスタ１はオフ
状態になる。このときセル電流は流れない。他方、記憶
データが“１″レベルであり、浮遊ゲートＦＧに正孔が
蓄積されている状態では、浮遊ゲートＦＣが正に帯電し
ている。このときは浮遊ゲートトランジスタ１はオン状
態になり、セル電流が流れる。このデータ読み出し時に
、セル電流の有無に応じてデータの検出が図示しないセ
ンスアンプ回路で行われる。

上記のような浮遊ゲートトランジスタを用いたメモリセ
ルではデータ消去を行なわない限り、−度書き込まれた
データは理想的には半永久的に保持される。ところが、
実際のメモリセルでは、データの消去もしくは書き込み
を行なった後は時間の経過に伴って浮遊ゲート内の電荷
が放出され、記憶されたデータが消失する。特に絶縁膜
等に欠陥が発生すると電荷消失が著しく、製品の使用時
に不良となる場合がある。

一般に絶縁膜の欠陥等が原因の電流リークによる記憶デ
ータ保持特性を評価する手法として、高温状態にして不
良発生の時間を加速する方法がある。これを高温放置テ
ストと称している。第９図はこの高温放置テストを３０
０℃で行なった際の閾値電圧（ＶＴ　）Ｉ　）の変化を
示す特性曲線図である。初期状態における浮遊ゲートト
ランジスタの閾値電圧は破線で示すように約＋ＩＶであ
る。

ｌツ遊ゲートから電子が放出され、“０”レベルのデー
タを記憶している場合には、その浮遊ゲートトランジス
タの閾値電圧は実質的に負の値、例えば−５Ｖとなり、
制御ゲートの電位がＯＶでも電流が流れる。他方、浮遊
ゲートに電子が注入され、１”レベルのデータを記憶し
ている場合には、その浮遊ゲートトランジスタの閾値電
圧は実質的に高い値、例えば＋ＩＯＶとなる。“０”デ
ータのセルでは、データの読み出し時に制御ゲート電位
がＯＶに設定されるので、メモリセルに記憶されたデー
タの“０”、“１”の判定はメモリセルに適当な電流が
流れるようにセンスアンプ回路の動作点、すなわち感知
電位を設定することにより行われる。この感知電位は図
中の一点鎖線で示されるように約−ＩＶに設定される。

第９図において、“１”データのセルでは時間経過と共
に浮遊ゲート内の電子が放出され、その閾値電圧は時間
経過と共に減少して初期の閾値電圧である＋ＩＶに近付
いていく。他方の“０”データのセルでは時間経過と共
に浮遊ゲート内に電子が注入され、その閾値電圧は時間
経過と共に増加して＋ＩＶに近付いていく。その途中、
−１ｖに設定されているセンスアンプ回路の感知電位を
通過することになる。

第１０図は“０“レベルデータを記憶しているメモリセ
ルの、高温放置テスト時のセル電流（Ｉ　ｃｅｌｌ）の
変化を示す特性曲線図である。テストの進行に伴ってセ
ル電流が減少し、この値が図中の一点鎖線で示されるセ
ンスアンプ回路における感知レベル以下になると、デー
タａ１ｍと判定される。すなわち、誤ったデータが検出
されることになる。このような誤りデータが検出される
恐れがあるのは“０”レベルデータを記憶しているメモ
リセルのみである。そして、この誤ったデータが検出さ
れる時間をｔＮとすると、正常なメモリセルの場合には
この時間ｔＮは十分に大きく、実使用上問題はない。と
ころが、絶縁膜等に欠陥が発生したメモリセルではｔＮ
Ｏ値が小さく、使用中に不良を起こす原因となる。特に
、消去、書き込みを頻繁に繰返して行なった後では絶縁
膜が著しく劣化し、不良が発生し易くなる。

第１１図は前記第７図の等価回路で示されるメモリセル
を使用した、従来の代表的なＥ２　ＦＲＯＭの回路図で
ある。メモリセルＭＣ内の浮遊ゲートトランジスタ１の
制御ゲートは、制御ゲート選択トランジスタ３を介して
、図示しない列デコーダで選択される制御ゲート選択線
ＣＧＳＬに接続されている。また、上記制御ゲート選択
トランジスタ３のゲートは、メモリセルＭＣ内の選択ト
ランジスタ２のゲートと共に、図示しない行デコーダで
選択される行線ＷＬに接続されている。また、選択トラ
ンジスタ２のドレインはビット線ＢＬに接続されており
、このビット線ＢＬは上記列デコーダで選択される列選
択線Ｃ８Ｌがゲートに接続された列選択トランジスタ４
を介してデータ線ＤＬに接続されている。

上記データ線ＤＬには外部から入力される書き込み用デ
ータ信号Ｄ１ｎに応じて設定される高電圧系の“０”も
しくは“１”レベルのデータを出力するデータ入力回路
５が接続されており、かつこのデータ線ＤＬにはセンス
アンプ回路６が接続されている。このセンスアンプ回路
６は、上記行デコーダ及び列デコーダによって選択され
たメモリセルＭＣの記憶データに応じてデータ線ＤＬに
出力される“０”、“１″レベルの読み出し電位を検出
する。センスアンプ回路６の検出データはデータ出力回
路７に入力され、読み出しデータはこのデータ出力回路
７から外部に出力される。

このような構成のＥ２ＰＲＯＭで前記のような欠陥等に
よるランダムなビット性のセル不良が発生する率は、６
４にビット規模の記憶容量で１０３回程度の消去、書き
込みを行なった場合におよそ０．１％〜０．２％位であ
る。

第１２図は上記の不良率を大幅に改善した従来のＥ２　
ＰＲＯＭの回路図である。前記のようにメモリセルの不
良は“０“レベルのデータを記憶しているものについて
のみランダムに発生する。このため、このＥ２　ＦＲＯ
Ｍでは同一のデータを２個の浮遊ゲートトランジスタに
記憶させ、一方の“０“データが不良となっても他方の
“０“データが正常であれば、正常なデータが読み出さ
れるように改良したものである。

すなわち、このＥ２　ＦＲＯＭではそれぞれ互いに隣接
して形成された２個の浮遊ゲートトランジスタＩＡ、Ｉ
Ｂそれぞれと選択トランジスタ２Ａ。

２Ｂそれぞれからなる２個のメモリセルで１ビツトのデ
ータを記憶する１個の記憶ユニットＭＵを構成するよう
にしたものである。上記記憶ユニットＭＵ内の２個の選
択トランジスタ２Ａ、２Ｂのゲートは１本のワード線Ｗ
Ｌに共通に接続され、各ドレインは２本のビット線ＢＬ
にそれぞれ接続されている。そして浮遊ゲートトランジ
スタＩＡ。

ＩＢの各ドレインは２個の選択トランジスタ２Ａ。

２Ｂのソースに接続されており、制御ゲートは制御ゲー
ト選択トランジスタ３を介して制御ゲート選択線ＣＧＳ
Ｌに共通に接続されている。

上記２本のビット線ＢＬは列選択トランジスタ４Ａ、４
Ｂを介して２本のデータ線ＤＬにそれぞれ接続されてい
る。上記データ線ＤＬは同一レベルの書き込み電位を出
力する同一のデータ入力回路５Ａの異なる出力端子に接
続され、かつそれぞれのデータ線ＤＬはセンスアンプ回
路６Ａ、６Ｂに接続されている。両センスアンプ回路６
Ａ。

６Ｂの出力はインバータ８Ａ、８Ｂそれぞれを介してノ
ア論理回路９に入力され、さらにこのノア論理回路９の
出力はデータ出力回路７に入力されている。

このような構成のＥ２　ＦＲＯＭでは、１個の記憶ユニ
ットＭＵ内の２個の浮遊ゲートトランジスタに対して同
一データが書き込まれ、データ読み出し時には並列にデ
ータが読み出されるため、いずれか一方の読み出しデー
タが“０”不良となり、センスアンプ回路６Ａ、６Ｂの
どちらか一方の出力が“１″レベルであったとしても、
他方の出力が正常な“０″レベルになっていればノア論
理回路９の出力は“０”レベルとなり、正常な読み出し
が行なわれることになる。

前記のようなランダムな不良が２個の浮遊ゲートトラン
ジスタに同時に発生する確立は非常に小さいため、この
ような方式では不良発生率を第１１図のものよりも２〜
３桁改善でき、高信頼性のＥ２　ＦＲＯＭを実現するこ
とができる。

ところが、第１２図のような構成のものでは、１ビツト
分の記憶ユニットＭＵを構成する２個の浮遊ゲートトラ
ンジスタＩＡ、ＩＢが互いに隣接して形成されているた
め、製造時に基板ウェハ上の欠陥や、ゴミ、塵等の付着
による欠陥により、隣接して形成されている浮遊ゲート
トランジスタの両方が共に破壊され、歩留り低下が発生
するという問題がある。

（発明が解決しようとする課題） このように従来では、高信頼性を図るために２個の浮遊
ゲートトランジスタを用いて記憶ユニットを構成しても
、製造時における欠陥により歩留りが低下するという問
題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高信頼性を図ることができ、かつ製
造時における歩留りの向上を図ることができる不揮発性
半導体記憶装置を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の不揮発性半導体記憶装置では、１ビット分の
データを記憶する記憶ユニットをそれぞれ互いに隣接し
ない２個以上の不揮発性トランジスタで（構成するよう
にしている。

またこの発明の不揮発性半導体記憶装置は、それぞれ互
いに隣接しない２個以上の不揮発性トランジスタで構成
され、１ビット分のデータを記憶する記憶ユニットと、
上記記憶ユニットの各不揮発性トランジスタから読み出
されるデータをそれぞれ検出するセンスアンプ回路と、
上記センスアンプ回路で検出されたデータが入力される
論理回路と、上記論理回路の出力に応じたデータを出力
するデータ出力回路とを具備したことを特徴としている
。

（作用） この発明の不揮発性半導体記憶装置では、１ビット分の
データを記憶する記憶ユニットを２個以上の不揮発性ト
ランジスタで構成することにより、いずれか１つの“Ｏ
“データが不良となっても他の０“データが正常であれ
ば正常なデータが読み出すことができ、高信頼性を図る
ことができる。

また、２個以上の不揮発性トランジスタのそれぞれを互
いに隣接しないように配置形成することにより、製造時
に基板ウエノ＼上の欠陥や、ゴミ、塵等の付着による欠
陥により同一記憶ユニット内の２個以上の不揮発性トラ
ンジスタが同時に破壊されないようにすることにより、
高歩留りを図ることができる。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の不揮発性半導体メモリを８ビット並
列型のＥ２　ＰＲＯＭに実施した場合の一部の構成を示
す回路図である。

図において、ＢＣＡはバイトセルアレイである。

このバイトセルアレイＢＣＡには１６個を１単位とする
メモリセルＭＣＩ〜ＭＣ１Ｂ（メモリセルＭＣ１、ＭＣ
２、ＭＣ９、ＭＣ１０のみ図示）が設けられている。各
メモリセルＭＣはそれぞれ浮遊ゲートトランジスタ１と
エンハンスメント型（以下、Ｅ型と称す）の選択トラン
ジスタ２とを直列接続して構成されており、かつ７個置
きに配置された２個のメモリセルで１ビット分の記憶ユ
ニットがそれぞれ構成されている。例えば２個のメモリ
セルＭＣＩとＭＣ９で１個の記憶ユニットが、メモリセ
ルＭＣ２とＭ　Ｃ１０で１個の記憶ユニットがそれぞれ
構成されている。

上記１単位１６個のメモリセルＭＣＩ〜Ｍ　Ｃｔｅ内の
選択トランジスタ２のゲートは共通接続され、この共通
ゲートは、行デコーダＩＯの出力で選択的に駆動される
１本の行線ＷＬに接続されている。

さらに各選択トランジスタ２のドレインは１６本のビッ
ト線ＢＬＩ〜Ｂ　Ｌ　１Ｂ　（ビット線ＢＬＩ。

ＢＬ２　、ＢＬ９　、ＢＬＩＯのみ図示）のうち対応す
る１本に接続されている。上記１６本のビット線ＢＬＩ
−ＢＬＩＢは、各ゲートが共通の列選択線ＣＳＬに接続
された１６個の各列選択トランジスタ４を介して１６本
のデータ線ＤＬＩ　−ＤＬＩＧにそれぞれ接続されてい
る。１６個の列選択トランジスタ４と１６本のデータ線
ＤＬＩ〜ＤＬ１Ｂとの接続は次のようにして行われる。

１６個の列選択トランジスタを４−１〜４−８の下位番
号の組と４−９〜４−１６の上位番号の組との２組に分
け、下位番号の組と上位番号の組から若い番号のものを
交互に選択して１６本のデータ線ＤＬｌ〜ＤＬ１ＧのＤ
Ｌ１側から順次接続する。従って、データ線ＤＬＩには
メ′モリセルＭＣＩが接続された列選択トランジスタ４
−１が、データ線ＤＬ２にはメモリセルＭＣ９が接続さ
れた列選択トランジスタ４−９がそれぞれ接続されるこ
とになる。

上記１単位１６個のメモリセルＭＣＩ〜Ｍ　Ｃ１Ｇ内の
浮遊ゲートトランジスタ１の制御ゲートは共通接続され
ている。この共通制御ゲートは、ゲートが」−記ワード
線ＷＬに接続されたデブレッション型（以下、Ｄ型と称
する）の制御ゲート選択トランジスタ３を介して１本の
制御ゲート選択線ＣＧＳＬに接続されている。また全て
のメモリセルＭＣ内の浮遊ゲートトランジスタ１のソー
スは、アース電位ＶＳＳもしくは書込み時に高電位が印
加される共通ソース線１１に対し、バイトセルアレイＢ
ＣＡの端部で共通に接続されている。

」ユ記制御ゲート選択線ＣＧＳＬは、ゲートが上記列選
択線Ｃ３Ｌに接続されたＥ型のトランジスタ１２を介し
て、列デコーダの一部をなす１個の列部分デコーダ１３
に接続されている。また、上記列選択線ＣＳＬもこの列
部分デコーダ１３に接続されている。この列部分デコー
ダ１３は入力列アドレスが成立したときに、対応する列
選択線ＣＳＬを駆動すると共にトランジスタ１２のドレ
インに高電位もしくは低電位の駆動電位を供給する。

上記データ線ＤＬのうち同じ記憶ユニットが接続されて
いる各２本にはそれぞれ、従来と同様に、書き込み用デ
ータ信号Ｄ１ｎに応じて設定される高電圧系の“０″、
“１”レベルのデータを出力する図示しないデータ入力
回路が接続されている。

また上記１６本の各データＤＬにはそれぞれセンスアン
プ回路６が接続されている。そして、それぞれ同じ記憶
ユニット内の２個のメモリセルから読み出されるデータ
が入力される各２個のセンスアンプ回路６の出力は、そ
れぞれインバータ８を介して８個の各ナンド論理回路９
に人力される。

さらに各ナンド論理回路９の出力は８個の各データ出力
回路７に入力される。

このような構成でなるＥ２　ＦＲＯＭにおけるデータの
書み込みは次のようにして行われる。まず、書き込み用
データ信号Ｄｉｎに応じて図示しないデータ入力回路で
設定された高電圧系の“０″もしくは“１”レベルの同
一電位がそれぞれ２本を１組とするデータ線ＤＬに供給
される。このとき、行デコーダ１０から１本のワード線
ＷＬに対して高電位が出力され、列部分デコーダ１３か
らトランジスタ１２のドレインにはＯ電位が、列選択線
Ｃ３Ｌには高電位がそれぞれ出力される。これにより１
本のワード線ＷＬに接続された１単位１６個のメモリセ
ルＭ　Ｃ１〜Ｍ　Ｃ１Ｂ内の選択トランジスタ２がオン
し、それぞれ対応するデータ線ＤＬの電位が１６本のビ
ット線ＢＬＩ〜ＢＬ１６にそれぞれ出力される。さらに
各ビット線ＢＬの電位は、ワード線ＷＬの高電位によっ
てオンしている各メモリセル内の選択トランジスタ２を
介して浮遊ゲートトランジスタ１のドレインに印加され
る。このとき、各浮遊ゲートトランジスタ１の制御ゲー
トには、列部分デコーダ１３から出力される低電位がト
ランジスタ１２及び制御ゲート選択トランジスタ３を介
して印加されており、また、共通ソース線１１には高電
位が印加されている。このため、各浮遊ゲートトランジ
スタ１では各記憶ユニット毎に、前記第８図に示すよう
な電位関係の下で同一のデータ書込みが行われる。すな
わち、書込みデータが“θ″のときにはビット線ＢＬが
高電位となり、選択トランジスタ２を通して浮遊ゲート
トランジスタ１のドレインに高電位が印加される。これ
により、ｌｆ遊アゲートトランジスタ１浮遊ゲートから
ドレインに電子か放出される。一方、書込みデータが“
１”のときにはビット線ＢＬが０組位になり、ｌツ遊ゲ
ートトランジスタ１のドレインも０組位となるため、浮
遊ゲートからの電子の放出は起こらない。

データの読み出しは、行デコーダ１０及び列部分デコー
ダ１３によって選択される８個の記憶ユニット内の各２
個のメモリセルの記憶データに応じてそれぞれれ２本の
データ線ＤＬの電位が設定され、それぞれの電位が各２
個のセンスアンプ回路６で並列的に検出されることによ
り行なわれる。このとき、いずれか一方の記憶データに
“０”不良が発生しており、一方のセンスアンプ回路の
検出データが“１″レベルになったとしても、ノア論理
回路９の出力は正常な“０”レベルとなる。そして、こ
の正常なデータは各データ出力回路７を介して外部に出
力される。

このように上記構成でなるＥ２　ＦＲＯＭでは１ビツト
のデータを記憶する記憶ユニットを２個のメモリセルで
構成するようにしているので、消去、書き込みを頻繁に
繰返して行なうことにより発生する絶縁膜の劣化による
信頼性の低下を防ぐことができる。

しかも、上記Ｅ２ＦＲＯＭでは同じ記憶ユニット内の２
個のメモリセルを互いに隣接させず、他の記憶ユニット
のメモリセルが介在するように配置形成するようにして
いるので、製造時に基板ウェハ」−の欠陥や、ゴミ、塵
等の付着による欠陥により、隣接して形成されているメ
モリセルの両方が破壊されたとしても、各記憶ユニット
からはデータを読み出すことができ、歩留りの大幅な向
上を図ることができる。

第２図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例のＥ２　ＦＲＯＭは、メモリセルアレイ
の１行にバイトセルアレイＢＣＡが３４単位分設けられ
ている場合のものである。そして、メモリセルアレイの
中央に行デコーダ１０を配置し、両側に各１単位のバイ
トセルアレイの半分ずつをそれぞれ配置するようにした
ものである。

すなわち、１個のバイトセルアレイＢＣＡを構成する１
６個のメモリセルをメモリセルＭＣＲＩ〜ＭＣＲ８の組
とＭＣＬＩ−ＭＣＬ８の組との２組に分け、一方の組の
メモリセルＭＣＲＩ〜ＭＣＲ８を行デコーダ１０の右側
に配置し、他方の組のメモリセルＭＣＬｌ〜ＭＣＬ８は
行デコーダ１０の左側に配置したものである。そして、
一方の組の各メモリセルＭＣＲＩと他方の組の各メモリ
セルＭＣＬＩとはそれぞれ１ビツトの記憶ユニットを構
成し、以下同様に一方の組の各メモリセルＭＣＲ８と他
方の組の各メモリセルＭＣＬ８とはそれぞれ１ビツト記
憶ユニツトを構成している。

上記一方の組のメモリセルＭＣＲＩ　−ＭＣＲ８の選択
トランジスタ２のゲートは共通接続され、この共通ゲー
トは、行デコーダ１０の出力で選択的に駆動される１本
の行線ＷＬに接続されている。

さらに各選択トランジスタ２のドレインは８本のビット
線ＢＬＲＩ〜ＢＬＲ８のうち対応する１本に接続されて
いる。上記８本のビット線ＢＬＲＩ〜ＢＬＲ８は、各ゲ
ートが共通の列選択線Ｃ５Ｌに接続された８個の各列選
択トランジスタ４を介して１６本のデータ線ＤＬＩ〜Ｄ
Ｌ１６のうちの８本に接続されている。

上記他方の組のメモリセルＭＣＬｌ〜ＭＣＬ８の選択ト
ランジスタ２のゲートも共通接続され、この共通ゲート
は上記１本の行線ＷＬに接続されている。さらに各選択
トランジスタ２のドレインは８本のビット線ＢＬＬＩ−
ＢＬＬ８のうち対応する１本に接続されている。上記８
本のビット線ＢＬＬＩ−ＢＬＬ８は、各ゲートが共通の
列選択線Ｃ３Ｌに接続された８個の各列選択トランジス
タ４を介して１６本のデータ線ＤＬ１〜Ｄ　Ｌ　１Ｂの
うちの８本に接続されている。ここで１６個の列選択ト
ランジスタ４と１６本のデータ線ＤＬＩ〜Ｄ　Ｌ　ｔ６
との接続は次のようにして行われる。１６個の列選択ト
ランジスタを４−１〜４−８の下位番号の組と４−９〜
４−１６の上位番号の組との２組に分け、下位番号の組
と上位番号の組から若い番号のものを交互に選択して１
６本のデータ線ＤＬＩ〜ＤＬｌ１３のＤＬＬ側から順次
接続する。従って、データ線ＤＬＬにはメモリセルＭＣ
Ｌｌが接続された列選択トランジスタ４−１が、データ
線ＤＬ２にはメモリセルＭＣＲＩが接続された列選択ト
ランジスタ４−９がそれぞれ接続されることになる。

上記８個のメモリセルＭＣＲＩ〜ＭＣＲ８内の浮遊ゲー
トトランジスタ１の制御ゲートは共通接続され、この共
通制御ゲートは、ゲートが上記ワード線ＷＬに接続され
たＤ型の制御ゲート選択トランジスタ３Ｒを介して１本
の制御ゲート選択線ＣＧＳＬに接続されている。同様に
上記８個のメモリセルＭＣＬＩ−ＭＣＬｇ内の浮遊ゲー
トトランジスタ１の制御ゲートは共通接続され、この共
通制御ゲートは、ゲートが上記ワード線ＷＬに接続され
たＤ型の制御ゲート選択トランジスタ３Ｌを介して１本
の制御ゲート選択線ＣＧＳＬに接続されている。また全
てのメモリセルＭＣ内の浮遊ゲートトランジスタ１のソ
ースは、アース電仁二ＶＳＳもしくは書込み時に高電位
が印加される共通ソース線１１に対し、バイトセルアレ
イＢＣＡの両端部で共通に接続されている。

上記両制御ゲート選択線ＣＧＳＬはＥ型のトランジスタ
１２Ｒ，１２Ｌそれぞれを介して３４本の制御ゲートバ
スＣＧＢＩ〜ＣＧ　Ｂ　３４のうち対応する１本に共通
に接続されている。また、上記列選択線Ｃ３Ｌは３４本
の列選択バスＣ５ＢＩ〜Ｃ５Ｂ３４のうち対応する１本
に共通に接続されている。

１４は３４個の列部分デコーダ１３からなる列デコーダ
であり、入力列アドレスに対応して上記３４本の制御ゲ
ートバスＣＧＢＩ〜ＣＧ　Ｂ　３４及び３４本の列選択
バスＣ５ＢＩ〜Ｃ５Ｂ３４に選択的に高電位もしくは低
電位を出力する。

上記１６本の各データ線ＤＬにはそれぞれセンスアンプ
回路６が接続されている。そして、それぞれ同じ記憶ユ
ニット内の２個のメモリセルから読み出されるデータが
入力される各２個のセンスアンプ回路６の出力は、それ
ぞれインバータ８を介して８個の各ノア論理回路９に入
力される。さらに各ノア論理回路９の出力は８個の各デ
ータ出力回路７に入力される。

この実施例の場合でも１ビツトのデータを記憶する記憶
ユニットが２個のメモリセルで構成されているために、
消去、書き込みを頻繁に繰返して行なうことにより発生
する絶縁膜の劣化による信頼性の低下を防ぐことができ
る。

さらにこの実施例では、同じ記憶ユニット内の２個のメ
モリセルを互いに隣接させず、行デコーダ１０が介在す
るように配置形成している。一般に行デコーダはメモリ
セルに比べて大きな面積を必要とするため、第１図の実
施例の場合のようにメモリセルを介在させて同じ記憶ユ
ニット内の２個のメモリセルを配置させるときと比べて
両者は十分に離間させることができる。このため、製造
時の基板ウェハ上の欠陥や、ゴミ、塵等の付着による欠
陥が同じ記憶ユニット内の２個のメモリセルに同時に影
響を与えることがほとんどなくなり、製造歩留りの大幅
な向上を図ることができる。

第３図はこの発明の変形例によるメモリセルの構成を示
す図である。上記各実施例でメモリセルとしてを浮遊ゲ
ートトランジスタと選択トランジスタとを直列接続した
ものを使用する場合について説明したが、これは第３図
に示すようにＩＭＩのトランジスタで構成されたメモリ
セルを使用することも可能である。

すなわち、第３図（ａ）はパターン平面図であり、第３
図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面図、さ
らに第３図（ｃ）は同図（ａ）のＢ−Ｂ’線に沿った断
面図である。図において、３１は第１層目の多結晶シリ
コン層からなる浮遊ゲート電極、３２は第２層目の多結
晶シリコン層からなる消去ゲート電極、３３は第３層目
の多結晶シリコン層からなりワード線を兼ねた制御ゲー
ト電極である。また、３４．３５はＮ型拡散領域からな
るドレイン、ソース、３６はアルミニウム層からなるビ
ット線、３７は上記ドレイン３４とビット線３Ｂとを接
続するためのコンタクトホール、３８は浮遊ゲートトラ
ンジスタ部のゲート絶縁膜、３９は浮遊ゲート電極３１
と消去ゲート電極３２との間に設けられた消去ゲート絶
縁膜、４０は浮遊ゲート電極３１と制御ゲート電極３３
との間に設けられ、０−Ｎ−０構造（酸化膜−窒化膜一
酸化膜からなる３層構造）膜からなる絶縁膜、４１は消
去ゲート電極３２と制御ゲート電極３３との間に設けら
れた０−Ｎ−０構造膜からなる絶縁膜、４２は第３層目
の多結晶シリコン層をゲート電極とする選択トランジス
タ部のゲート絶縁膜、４３はフィールド絶縁膜、４４は
層間絶縁膜である。

このような素子構造のメモリセルの等価回路は第４図に
示す通りであり、Ｓはソース、Ｄはドレイン、ＦＧは浮
遊ゲート、ＣＧは制御ゲート、ＥＣは消去ゲートである
。また、このメモリセルにおける動作モードと、制御ゲ
ート電位Ｖ　ＣＧ　％ドレイン電位ＶＤ、ソース電位ｖ
ｓ、消去ゲート電位ＶＥｏ及び浮遊ゲート電位ＶＥＯと
の関係並びに浮遊ゲートの状態を第５図に併せて示す。

このような構造のメモリセルは１個のトランジスタで構
成することができるので、１個の記憶ユニットを２個の
メモリセルで構成したとしてもチップサイズはそれ程大
きくはならない。例えば、２μｍの設計基準を使用した
場合に１個のメモリセルの面積は６４μｍ２とな蜂、Ｅ
ＰＲＯＭと同レベルのセルサイズが実現できる。

なお、この発明は上記の各実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。例
えば上記実施例では１個の記憶ユニットを２個のメモリ
セルで構成する場合について説明したが、これは２個以
上のメモリセルで構成することにより、より信頼性の向
上を図ることができる。

また、上記実施例では各メモリセル内の浮遊ゲートトラ
ンジスタのソースを、バイトセルアレイＢＣＡの端部で
共通ソース線１１に接続する場合について説明したが、
バイトセルアレイＢＣＡの中央に共通ソース線１１を配
置し、共通ソース線１１から最も離れた位置における配
線抵抗の低減化を図ることも可能である。

さらに同一の記憶ユニット内のメモリセルは互いに隣接
していなければどこの位置に配置するようにしてもよい
。

［発明の効果コ 以上説明したようにこの発明によれば、同じ記憶ユニッ
ト内の２個以上の不揮発性トランジスタのそれぞれを互
いに隣接しないように配置形成するようにしたので、製
造時の各種欠陥が原因による歩留り低下を図ることがで
きる。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体メモリの一実施例の
構成を示す回路図、第２図はこの発明の他の実施例の構
成を示す回路図、第３図はこの発明の変形例によるメモ
リセルの構成を示す図であり、第３図（ａ）はパターン
平面図、第３図（ｂ）及び第３図（Ｃ）はそれぞれ同図
（ａ）の異なる断面図ζ第４図は第３図のメモリセルの
等価回路図、第５図は第４図のメモリセルの各種動作モ
ードと電位との関係並びに浮遊ゲートの状態を併せて示
す図、第６図はＥ２　ＦＲＯＭで使用される代表的なメ
モリセルの断面図、第７図は第６図のメモリセルの等価
回路図、第８図は第７図のメモリセルの動作モードをま
とめて示す図、第９図及び第１０図はそれぞれ第７図の
メモリセルの特性曲線図、第１１図及び第１２図はそれ
ぞれ第７図のメモリセルを使用した従来のＥ２　ＦＲＯ
Ｍの回路図である。 １・・・浮遊ゲートトランジスタ、２・・・選択トラン
ジスタ、３・・・制御ゲート選択トランジスタ、４・・
・列選択トランジスタ、６・・・センスアンプ回路、７
・・・データ出力回路、９・・・ノア論理回路、ｌＯ・
・・行デコーダ、１１・・・共通ソース線、１３・・・
列部分デコーダ、１４・・・列デコーダ、ＢＣＡ・・・
バイトセルアレイ、ＭＣ・・・メモリセル、ＢＬ・・・
ビット線、ＷＬ・・・ワード線、Ｃ３Ｌ・・・列選択線
、ＣＧＳＬ・・・制御ゲート選択線、ＤＬ・・・データ
線、Ｃ３Ｂ・・・列選択バス、ＣＧＢ・・・制御ゲート
バス。 出願人代理人　弁理士　鈴江武彦 ：２１　図 第４図 第６図　　　　第７図 ｔｎＪＬｏｇｔ（ｓｅｃ） 第９図 ｔｎ　−１ｏｇｔ（ｓｅｃ） 第１０図 第１１図

Claims (2)

【特許請求の範囲】
1. （１）電気的にデータの書換えが可能な不揮発性トラン
   ジスタを用いた不揮発性半導体記憶装置において、 １ビット分のデータを記憶する記憶ユニットをそれぞれ
   互いに隣接しない２個以上の不揮発性トランジスタで構
   成するようにしたことを特徴とする不揮発性半導体記憶
   装置。
2. （２）電気的にデータの書換えが可能な不揮発性トラン
   ジスタを用いた不揮発性半導体記憶装置において、 それぞれ互いに隣接しない２個以上の不揮発性トランジ
   スタで構成され、１ビット分のデータを記憶する記憶ユ
   ニットと、 上記記憶ユニットの各不揮発性トランジスタから読み出
   されるデータをそれぞれ検出するセンスアンプ回路と、 上記センスアンプ回路で検出されたデータが入力される
   論理回路と、 上記論理回路の出力に応じたデータを出力するデータ出
   力回路と を具備したことを特徴とする不揮発性半導体記憶装置。