JPH07114077B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH07114077B2
JPH07114077B2 JP14152989A JP14152989A JPH07114077B2 JP H07114077 B2 JPH07114077 B2 JP H07114077B2 JP 14152989 A JP14152989 A JP 14152989A JP 14152989 A JP14152989 A JP 14152989A JP H07114077 B2 JPH07114077 B2 JP H07114077B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に、電気
的に書込可能な半導体記憶装置に関する。より特定的に
は、一括消去型のフラッシュEEPROM（電気的に書込消去
可能な読出専用メモリ）に関する。
［従来の技術］ 第６図に従来の不揮発性半導体記憶装置の全体の構成の
一例を示す。第６図を参照して、不揮発性半導体記憶装
置は、情報を不揮発的に記憶するメモリセルが複数個配
列されたメモリセルアレイ１を含む。後に明らかとなる
ように、メモリセルアレイ１は、行方向に配設される複
数のワード線と、列方向に配設される複数のビット線
と、このワード線とビット線との交差部に配設されるメ
モリセルとを含む。
メモリセルアレイ１の行を選択するために、Ｘアドレス
バッファ２およびＸデコーダ３が設けられる。Ｘアドレ
スバッファ２は、外部から与えられるＸアドレスを受
け、内部行アドレスを発生する。Ｘデコーダ３は、Ｘア
ドレスバッファ２からの内部行アドレスをデコードし、
メモリセルアレイ１の対応の行を選択し、選択されたワ
ード線上へ活性化信号を伝達する。
メモリセルアレイ１の列を選択するために、Ｙアドレス
バッファ４およびＹデコーダ５が設けられる。Ｙアドレ
スバッファ４は、外部から与えられるＹアドレスを受
け、内部列アドレスを発生する。Ｙデコーダ５はＹアド
レスバッファ４からの内部列アドレスをデコードし、対
応の列を選択する信号を発生する。
メモリセルアレイ１と記憶装置外部とのデータの授受を
行なうために、列選択ゲート６、書込ドライバ７、セン
スアンプ８、ECC回路９、入力バッファ10および出力バ
ッファ11が設けられる。列選択ゲート６は、Ｙデコーダ
５からの列選択信号に応答してメモリセルアレイ１の対
応の列をI/O線（内部データ伝達線）を介して書込ドラ
イバ７およびセンスアンプ８へ接続する。書込ドライバ
７は、データ書込時において与えられたデータを列選択
ゲート６を介して、選択されたメモリセルへ書込データ
を伝達する。センスアンプ８は、データ読出時において
活性化され、列選択ゲート６を介して与えられたデータ
を増幅して出力する。ECC回路９は誤りデータの検出お
よび訂正を行なう。データプログラム時においては、EC
C回路９は入力バッファ10を介して与えられた書込デー
タDinに対したとえばハミング符号化手法に従って、誤
り検出／訂正用のパリティビットを発生し、書込データ
Dinとともに書込ドライバ７へ伝達する。読出時におい
ては、ECC回路９はセンスアンプ８を介して与えられた
データに対し同様にしてチェックビットを発生し、読出
されたパリティビットと発生されたチェックビットとの
比較を行ない、この比較結果に従って誤ったデータの検
出訂正を行なった後に出力バッファ11へ与える。入力バ
ッファ10および出力バッファ11は、それぞれ与えられた
データを波形整形して出力する。
第６図に示すような、誤り検出／訂正機能を内蔵する電
気的に消去可能なROM（EEROM）は、IEEE、インターナシ
ョナル ソリッド−ステート サーキッツ コンファレ
ンス 1984年のダイジェイスト オブ テクニカル ペ
ーパーズの第142頁ないし143頁においてＳメフロートラ
等により示されている。
この半導体記憶装置における各種動作タイミングを規定
するために、外部から与えられるライトイネーブル信号
▲▼、アウトプットイネーブル信号▲▼および
チップイネーブル信号▲▼（またはチップセレクト
信号▲▼）に応答して各種タイミング制御信号を発
生する制御信号発生回路12が設けられる。ここで第６図
における破線ブロック100は半導体チップを示す。
第７図は第６図の半導体記憶装置の要部の構成を示す。
第７図の構成においては通常１バイトは８ビットを意味
するが、以下の説明を簡略化するために、１バイトは２
ビットのメモリセルにより構成されると仮定する。１個
のメモリセルは、１個の選択トランジスタQi（ｉ＝１〜
８）と１個のメモリトランジスタMi（ｉ＝１〜８）とか
ら構成される。選択トランジスタQiのドレインはビット
線BLiに接続され、ゲートはワード線WLに接続され、ソ
ースは対応のメモリトランジスタMiのドレインに接続さ
れる。メモリトランジスタMiは、フローティングゲート
型の絶縁ゲート電界効果トランジスタにより構成され
る。メモリトランジスタMiのコントロールゲートはMOS
トランジスタ（絶縁ゲート型電界効果トランジスタ）Q9
を介してコントロールゲート線CGLに接続され、ソース
はMOSトランジスタQ10を介して接地電位に接続される。
MOSトランジスタQ9のゲートはワード線WLに接続され
る。MOSトランジスタQ10のゲートにはソース線選択信号
SLが与えられる。
ビット線BL1〜BL8は列選択ゲートを構成するMOSトラン
ジスタQ11〜Q18を介してI/O線I/O1,I/O2へ接続される。
すなわち、ビット線BL1はMOSトランジスタQ11を介してI
/O線I/O1へ接続され、ビット線BL2はMOSトランジスタQ1
2を介してI/O線I/O2へ接続される。ビット線BL3はMOSト
ランジスタQ13を介してI/O線I/O1へ接続され、ビット線
BL4はMOSトランジスタQ14を介してI/O線I/O2へ接続され
る。ビット線BL5,BL6はそれぞれMOSトランジスタQ15,Q1
6を介してI/O線I/O1,I/02へ接続される。ビット線BL7,B
L8はMOSトランジスタQ17,Q18を介してI/O線I/O1,I/O2へ
接続される。
MOSトランジスタQ11,Q12のゲートへはＹデコーダ５から
のＹゲート信号（列選択信号）Y1が与えられる。MOSト
ランジスタQ13およびQ14のゲートへはＹデコーダ５から
のＹゲート信号Y2が与えられる。MOSトランジスタQ15お
よびQ16のゲートへはＹデコーダ５からのＹゲート信号Y
3が与えられる。MOSトランジスタQ17,Q18のゲートへは
Ｙデコーダ５からのＹゲート信号Y4が与えられる。この
構成により一度に１バイトのメモリセルのデータの書込
み／読出しを行なうことができる。
行を選択するためのワード線WLは、Ｘデコーダ３からの
行選択信号をMOSトランジスタQ19を介して受ける。ワー
ド線WLには、データ書込時において選択状態のワード線
WLの電位をさらに昇圧するためのVppスイッチ20が接続
される。MOSトランジスタQ19はそのゲートへ所定の電位
たとえば電源電位Vccが印加され、Vppスイッチ20動作時
における高圧がＸデコーダ３の出力部へ悪影響を及ぼさ
ないようにする機能を有する。
Ｘデコーダ３は、NANDゲート31とこのNANDゲート31出力
を受けるインバータ32とを各ワード線に対して有する。
インバータ32より行選択信号が発生される。
第８図にメモリセルの断面構造を概略的に示す。第８図
を参照して、メモリトランジスタは、ソースとなるN+不
純物領域201と、ドレインとなるN+不純物領域202と、フ
ローティングゲート203およびコントロールゲート204を
含む。フローティングゲート203とコントロールゲート2
04との間には層間絶縁膜208が形成され、フローティン
グゲート203と半導体基板200との間にはゲート絶縁膜20
7が形成される。フローティングゲート203とドレイン領
域202との間には膜厚が薄いトンネル絶縁膜209が形成さ
れる。このトンネル絶縁膜209を介してフローティング
ゲート203とドレイン領域202との間で電子の授受が行な
われる。
選択トランジスタは、ソースとなるN+不純物領域202
と、ドレインとなるN+不純物領域205とゲート電極206と
を含む。ゲート電極206と半導体基板200との間にはゲー
ト絶縁膜210が形成される。N+不純物領域205がビット線
BLに接続される。
このメモリセル構造においては、フローティングゲート
203における電荷の蓄積の状態により情報の記憶が行な
われる。すなわちコントロールゲート204に高電圧Vppが
印加されN+不純物領域が接地電位とされると、この高電
界により、電子がトンネル絶縁膜209を介してフローテ
ィングゲート203へ注入される。これにより、メモリト
ランジスタのしきい値電圧が正の方向にシフトする。逆
にN+不純物領域202を高電圧Vppレベル、コントロールゲ
ート204を接地電位レベルとすると、フローティングゲ
ート203からN+不純物領域202へと電子が引抜かれる。こ
れにより、メモリトランジスタのしきい値電圧が負の方
向へシフトする。データの読出時においてはコントロー
ルゲート204へは所定電位の読出電圧が与えられる。選
択トランジスタ206のゲートへは選択時に“H"レベルの
電位が与えられる。メモリトランジスタはフローティン
グゲート203における電荷の蓄積の状態に応じてオンま
たはオフ状態となる。このとき、選択トランジスタがオ
ン状態となると、メモリトランジスタがオン状態のとき
にはビット線BLに電流が流れ、メモリトランジスタがオ
フ状態の場合にはビット線に電流は流れない。このビッ
ト線BLにおける電流の有無をセンスアンプで検知し電圧
信号に変換することにより“1",“0"情報の読出しが行
なわれる。
第７図に示すVppスイッチ20は第９図に示すような構成
を有している。第９図を参照して、Vppスイッチ20は、M
OSトランジスタQ101およびQ102とキャパシタC1とを備え
る。MOSトランジスタQ101のドレインは高電圧Vppに接続
され、そのゲートはワード線WLに接続されるとともにト
ランジスタQ102のソースに接続され、そのソースはMOS
トランジスタQ102のドレインおよびゲートに接続され、
かつさらにキャパシタC1の一方の電極に接続される。キ
ャパシタC1の他方電極には制御クロック信号CLKが与え
られる。このVppスイッチ20は、ワード線WLの電位が
“H"レベルの場合、MOSトランジスタQ101がオン状態と
なり、このワード線WL電位に応じた電位をキャパシタC1
の一方電極およびトランジスタQ102のドレインおよびゲ
ートへ印加する。このとき制御クロック信号CLKが繰返
しパルス状で与えられるとこのキャパシタC1はそのブー
トストラップ作用によりキャパシタC1の一方電極電位を
上昇させる。この上昇電圧はMOSトランジスタQ102を介
してワード線WLへ伝達される。この動作が繰返し行なわ
れることにより、ワード線WLの電位が最終的に高電圧Vp
pレベルに達する。
ワード線WLの電位が“L"レベルの場合には、トランジス
タQ101がオフ状態でありキャパシタC1の一方電極へは電
圧は印加されず、トランジスタQ102もオン状態となら
ず、ワード線WLの電位は“L"レベルのままである。
次に第７図に示す不揮発性半導体記憶装置の動作につい
て第８図および第９図を参照して説明する。第７図の半
導体記憶装置はフラッシュ消去およびページ消去いずれ
のモードでも動作可能であるが、以下の説明ではページ
消去型の場合について説明する。
半導体記憶装置における動作にはデータの書込みと読出
しがある。まずページ書込みについて説明する。データ
書込動作は、外部書込動作と内部書込動作とがある。外
部書込動作においては、外部から与えられるＸアドレス
とＹアドレスとに応答してメモリセルの選択が行なわれ
る。すなわち、Ｘデコーダ３により対応のワード線WLが
選択され、このワード線WLの電位が“H"レベルに立上が
る。一方、Ｙデコーダ５によりＹゲート信号Yi（ｉ＝１
〜４）のいずれかが、“H"が立上がり、ビット線がI/O
線へ接続される。この選択されたビット線へ書込ドライ
バ（第６図参照番号７）を介して書込データが伝達され
る。今、Ｙゲート信号Y1が“H"レベルであり、ビット線
BL1,BL2がI/O線I/O1,I/O2へ接続されたとする。この場
合書込データがビット線BL1,BL2へ伝達される。このビ
ット線BL1,BL2上へ伝達されたデータはたとえば図示し
ないラッチ手段（コラムラッチ）によりラッチされる。
この動作が１本のワード線WLに対して所定数行なわれる
ことになり、１頁分または所定数のデータの書込みが行
なわれる。このデータの書込みは、制御信号▲▼，
▲▼を“L"の活性状態にすることにより行なわれ
る。所定数のデータの書込みが終わった後、外部からの
アクセスが禁止される。これは内蔵のタイマまたは制御
信号▲▼により行なわれる。次に内部書込動作に移
る。
この内部書込動作においては、消去とプログラム動作と
がある。消去動作時においては、この選択されたワード
線に接続されるメモリセルの情報のすべてが消去され
る。このモードにおいては、コントロールゲート線CGL
の電位がVppに昇圧される。このコントロールゲート線C
GLの昇圧は、たとえば図示しない制御回路手段により行
なわれる。またビット線BL1ないしBL8のすべてが、“L"
レベルに設定される。このビット線BL1〜BL8の“L"レベ
ルへの設定は、Ｙゲート信号Y1〜Y4がすべて“L"レベル
にあるため、内部のビット線BL1〜BL8のそれぞれに設け
られたトランジスタスイッチ（図示せず）をオン状態と
することにより行なわれる。また、ソース線選択信号SL
が“H"レベルに設定される。これによりトランジスタQ1
0は導通状態となりメモリトランジスタM1〜M8のソース
線はすべて接地電位に接続される。この状態でVppスイ
ッチ20が活性化され選択状態にあるワード線WLの電位が
“H"レベルよりも高いVppレベルに昇圧される。この結
果、コントロールゲート線CGL上の高電圧Vppがトランジ
スタQ9を介してメモリトランジスタM1ないしM8のコント
ロールゲートへ伝達される。一方、メモリトランジスタ
M1ないしN8のドレインは、選択トランジスタQ1〜Q8を介
してビット線BL1ないしBL8に接続されており、“L"レベ
ルにある。これにより、メモリトランジスタM1ないしM8
のフローティングゲート（第８図の203）へ電子が注入
されることになり、これにより、メモリトランジスタM1
ないしM8の消去動作すなわちページ消去が完了する。こ
の消去状態は情報“1"が書込まれた状態に対応する。
次にプログラム動作が行なわれる。このプログラム動作
においては情報“0"が書込まれるべきメモリセルに対し
てのみデータの書込みが行なわれることになる。このプ
ログラムモードにおいては、コントロールゲート線CGL
の電位が“L"レベルに設定される。一方、プログラムが
行なわれるメモリトランジスタが接続されるビット線の
電位が高電圧Vppに昇圧され、それ以外のビット線電位
は“L"レベルに設定される。このビット線への電位の伝
え方は、各ビット線対応に設けられたコラムラッチがラ
ッチしているデータに従って、Vppスイッチを動作させ
ることにより行なわれる。
たとえばメモリトランジスタM1のみをプログラムする場
合ビット線BL1の電位が図示しないコラムラッチおよびV
ppスイッチにより高電圧Vppに昇圧され、ビット線BL2な
いしBL8は電位が“L"レベルに設定される。このときす
なわちプログラム動作時において、ソース線選択信号SL
は“L"レベルにありMOSトランジスタQ10はオフ状態とな
っており、メモリトランジスタM1ないしM8のソースはフ
ローティング状態にされている。この状態でワード線WL
がVppスイッチ20の機能により高電圧Vppに立上がる。
今、コントロールゲート線CGLは接地電位、ビット線BL1
の電位が高電圧Vpp、ワード線WLの電位は高電圧Vppであ
る。したがって、メモリトランジスタM1のドレインには
高電圧Vppが伝達され、一方メモリトランジスタM1のコ
ントロールゲートは接地電位GNDレベルである。これに
より、メモリトランジスタM1のフローティングゲートか
ら電子が引抜かれ、プログラムが完了する。この状態は
情報“0"が書込まれた状態に対応する。
一括消去型半導体記憶装置においては、データの書込み
を行なう前に全てのワード線が活性化され全てのメモリ
セルに対し消去が行なわれた後、データの書込み（プロ
グラム）が上述と同様にして行なわれる。
次にデータ読出動作について説明する。データ読出時に
おいても、ＸアドレスおよびＹアドレスによりメモリセ
ルが選択される。今、メモリトランジスタM1ないしM2で
構成される１バイトのデータを読出すとする。このとき
Ｙデコーダ５からのＹゲート信号Y1が“H"レベルとな
り、一方、ワード線WLの電位もＸデコーダ３出力によ
り、“H"レベルとなる。一方コントロールゲート線CGL
には読出電位（たとえばOVまたは所定の正の電圧）が与
えられる。この読出電圧は、消去状態のメモリトランジ
スタのしきい値電圧とプログラム状態のメモリトランジ
スタのしきい値電圧との間の電圧である。今、メモリト
ランジスタM1が電子の注入状態の消去状態にあり、一方
メモリトランジスタM2がプログラム状態の情報“0"を格
納しているとする。この場合、メモリトランジスタM1は
オフ状態、メモリトランジスタM2はオン状態にある。読
出動作時においてはソース線選択信号SLは“H"レベルで
あり、トランジスタQ10はオン状態にある。したがっ
て、ビット線BL2から、トランジスタQ2、M2およびQ10を
介して接地電位へ電流が流れ、一方ビット線BL1にはそ
の電流は流れない。このビット線BL1,BL2の電流の変化
をI/O線I/O1,I/O2に接続されたセンスアンプ（第６図の
８）により検出されて電圧信号に変換された後、ECC回
路へ与えられる。
第７図に示す構成においては、したがって、データは１
バイト単位で書込／読出しされることになる。
［発明が解決しようとする課題］ 上述のような従来の不揮発性半導体記憶装置において、
データ書込時（一括消去、ページ消去およびプログラム
モード時）においては選択トランジスタQ1ないしQ9のゲ
ートには高電圧Vppが印加される。この高電圧Vppはメモ
リトランジスタM1ないしM8においてトンネル電流を生じ
させるためのものである。このメモリセルトランジスタ
M1ないしM8においてトンネル電流を生じさせるために
は、フローティングゲート203とドレイン領域202（第８
図参照）との間に10MV/cm程度の高電界をかける必要が
ある。通常トンネル絶縁膜の膜厚は10nm程度の膜厚に設
定されているが、このような高電界を印加するためには
高電圧Vppとしては、16ないし20V程度の電圧を用いる必
要がある。一方選択トランジスタのゲート絶縁膜は、単
にトランジスタをオン・オフさせるためにチャネル層
（反転層）を形成するためのものであり、そのゲート絶
縁膜の膜厚は数10nm程度に設定されている。しかしなが
ら、そのような高電圧Vppをそのゲート絶縁膜に印加し
た場合、この書込みを繰返していくうちにゲート絶縁膜
の破壊（ワード線破壊）が生じ、選択トランジスタにお
いてゲート電極とドレイン領域との間にリークが生じ、
ワード線の電位が高電圧Vppあるいは“H"レベルに立上
がらなくなるという不良が生じ得る。
この場合、選択メモリセルが非選択状態となり、正確な
データの書込みおよび／または読出しを行なうことがで
きなくなり、不揮発性半導体記憶装置の信頼性が低下す
る。
不揮発性半導体記憶装置の信頼性を向上するためには、
誤り訂正符号を用いて読出データに対する誤り検出・訂
正を行なうことが有効である。しかし、このECC回路を
用いて誤り訂正の検出／訂正を行なうためには情報ビッ
トとともにパリティビットを格納する必要があり、また
データ読出時には読出データからチェックビットを発生
してパリティビットとチェックビットの比較を行なう必
要がある。
ハミング符号を用いた場合にはｔ重誤り検出訂正を行な
うことも可能である。しかしながら不揮発性半導体記憶
装置の集積化の観点からは、ECC回路およびパリティビ
ット記憶領域が占有する面積はできるだけ小さい方が望
ましい。このため、誤り訂正符号としては、１ビット誤
り訂正符号（SEC）または１ビット誤り訂正・２ビット
誤り検出（SEC・DED）が望ましい。
一方、上述のごとく従来の不揮発性半導体記憶装置にお
いては同時に読出される１バイトのデータが同一ワード
線に配置されたメモリトランジスタから読出されてい
る。したがって上述のようなワード線破壊が生じた場
合、読出された１バイトすべてのデータが誤りとなる。
このような場合前述のような誤り訂正符号を用いても、
この１バイトすべてのデータに対する誤りの検出および
訂正を行なうことは不可能であり、ワード線破壊が生じ
た場合には正確なデータの読出しを行なうことが不可能
である。したがって従来の構成では、ワード線破壊を救
済することは不可能である。
それゆえに、この発明の目的は、ワード線破壊が生じて
もECC回路を用いることにより正確なデータの読出しを
行なうことができる不揮発性半導体記憶装置を提供する
ことである。
この発明の他の目的は、チップ面積およびアクセス時間
を増大させることなくワード線破壊を救済することので
きる不揮発性半導体記憶装置を提供することである。
この発明のさらに他の目的は、１ビットのメモリセルに
おけるゲート絶縁膜破壊に起因するワード線破壊が生じ
ても、ECC回路を用いることにより正確なデータの読出
しを行なうことのできる不揮発性半導体記憶装置を提供
することである。
［課題を解決するための手段］ 請求項１に係る半導体記憶装置は、複数のメモリセルと
同時にデータの授受を行なう複数の内部データ伝達線
（I/O線）と、内部データ伝達線の各々に対応して分割
されたワード線とを含む。１本の分割されたワード線に
は、同一の内部データ伝達線に接続されるべきメモリセ
ルが結合される。
分割ワード線は、Ｘデコーダの出力信号を受ける主ワー
ド線と、内部データ伝達線各々に対応して分割される副
ワード線と、主ワード線と副ワード線とを接続する手段
とを含む。この副ワード線にメモリセルが結合される。
請求項２に係る不揮発性半導体記憶装置において、主ワ
ード線と副ワード線とを接続する手段は、副ワード線の
一方端を主ワード線に接続する抵抗手段と、読出動作時
にのみ副ワード線の他方端を主ワード線に接続する素子
とを有する。
請求項３に係る不揮発性半導体記憶装置は、主ワード線
と、複数のグループに分割された副ワード線と、グルー
プ選択信号に応答して、選択されたグループの副ワード
線を主ワード線に接続する手段とを含む。この副ワード
線のグループの各々は、内部データ伝達線各々に対応す
る副ワード線を含む。１つの副ワード線グループのメモ
リセルとすべての内部データ伝達線との間で同時にデー
タの授受が行なわれる。
［作用］ メモリセルにおけるゲート絶縁膜の破壊は、ゲート絶縁
膜が最も弱いメモリセルにおいて最初に生じる。この不
良メモリセルに結合される副ワード線電位は立上がらな
い。しかしながら、残りの副ワード線に結合されるメモ
リセルにおいてはゲート絶縁膜破壊が生じていないた
め、残りの副ワード線の電位は高電圧Vppまたは“H"の
レベルにまで立上がる。副ワード線はそれぞれ内部デー
タ伝達線対応に設けられているため、たとえワード線破
壊が生じたとしても、同時にアクセスされるメモリセル
データのうち１ビットのみに誤りが生じるだけである。
これにより、ワード線破壊が生じたとしてもECC回路に
よりデータの誤り検出／訂正が可能となる。
請求項２に係る接続手段は破壊した副ワード線の電位が
主ワード線の電位低下を生じさせない機能を有する。
請求項３における副ワード線のグループ化により、破壊
副ワード線の電位低下が他の副ワード線へ及ぼす影響
を、より排除することが可能となり、かつワード線破壊
救済のみならずワード線負荷を軽減することができ、こ
れによりアクセス時間を短縮することができる。
［発明の実施例］ 第１図はこの発明の一実施例である不揮発性半導体記憶
装置の要部の構成を概略的に示す図である。この第１図
に示す構成においては第７図に示す構成と対応する部分
には同一の参照番号が付されている。第１図を参照して
ワード線WLはそれぞれ内部データ伝達線（I/O線）I/O1,
I/O2に対応して副ワード線WL1,WL2に分割される。副ワ
ード線WL1にはI/O線I/O1に結合されるべきメモリセルが
結合される。副ワード線WL2に結合されるメモリセルは
内部データ伝達線I/O2に接続されるべきメモリセルであ
る。すなわち選択トランジスタQ1,Q3,Q5およびQ7のゲー
トは共通に副ワード線WL1に結合される。選択トランジ
スタQ1,Q3,Q5およびQ7はそれぞれＹ選択信号Y1,Y2,Y3お
よびY4に応答してビット線BL1,BL3,BL5およびBL7ならび
にトランジスタQ11,Q13,Q15,Q17を介して内部データ伝
達線（I/O線）I/O1に接続される。
副ワード線WL1の一方端にはプログラム動作時に副ワー
ド線WL1電位を高電圧Vpp電位にまで昇圧するためのVpp
スイッチ60が設けられる。副ワード線WL1はインバータ8
0およびMOSトランジスタQ22を介して主ワード線WLに接
続される。インバータ80は主ワード線WL電位を反転して
出力する。トランジスタQ22のゲートには電源電圧Vccが
与えられている。トランジスタQ22を介してインバータ8
0の出力が副ワード線WL1へ伝達される。トランジスタQ2
2は、Vppスイッチ60が動作状態時に発生される高電圧Vp
pをインバータ80へ伝達されるのを防止する。メモリト
ランジスタM1,M3,M5およびM7のコントロールゲートはト
ランジスタQ20を介してコントロールゲート線CGLへ接続
される。トランジスタQ20のゲートは副ワード線WL1に接
続される。
副ワード線WL2は、コントロールゲート制御用トランジ
スタQ21、および選択トランジスタQ2,Q4,Q6およびQ8の
ゲートへ共通に接続される。メモリトランジスタM2,M4,
M6およびM8のコントロールゲートはトランジスタQ21を
介してコントロールゲート線CGLへ接続される。トラン
ジスタQ2,Q4,Q6およびQ8はそれぞれ、Ｙゲート信号Y1,Y
2,Y3およびY4に応答してビット線BL2,BL4,BL6,BL8なら
びにトランジスタQ12,Q14,Q16およびQ18を介して内部デ
ータ伝達線I/O2に接続される。
副ワード線WL2の一方端には、Vppスイッチ70が設けられ
る。副ワード線WL2は、インバータ90およびトランジス
タQ23を介して主ワード線WLに接続される。トランジス
タQ23のゲートへは電源電圧Vccが印加される。これによ
り、主ワード線WLの電位がインバータ90およびトランジ
スタQ23を介して副ワード線WL2へ伝達される。メモリセ
ルトランジスタM1,M3,M5,M7,M2,M4,M6およびM8のソース
はトランジスタQ10を介して接地電位に接続される。ト
ランジスタQ10は制御信号SLに応答してオン状態とな
る。
ここで、Ｘデコーダ３′はNANDゲート31を単位デコーダ
として有している。したがって、選択された主ワード線
WLの電位は“L"レベルに設定され、非選択の主ワード線
電位を“H"レベルに設定される。
コントロールゲート線CGLはすべて共通にCGL制御回路65
に接続される。このCGL制御回路65は、第６図に示す制
御信号発生回路12に含まれており、所定の電圧をコント
ロールゲート線CGL上へ伝達する。次に、動作について
フラッシュEEPROMを一例として簡単に説明する。
まずデータを書込む前に一括消去すなわち、半導体記憶
装置における全メモリセルに対する消去動作が行なわれ
る。すなわち、制御信号▲▼，▲▼に応答して
すべての主ワード線WLの電位が選択状態の“L"レベルと
なる。これにより、副ワード線WL1,WL2上の電位は“H"
レベルとなる。次いでVppスイッチ60,70が動作し、副ワ
ード線WL1,WL2の電位は高電圧Vppレベルに昇圧される。
このときコントロールゲート線CGLの電位はCGL制御回路
65からの制御の下に高電圧Vppレベルにまで昇圧され
る。またビット線BL1〜BL8のすべては接地電位に設定さ
れる。これにより、メモリセルトランジスタM1〜M8のフ
ローティングゲートへ電子が注入されることにより、メ
モリセルトランジスタのすべてに対する消去が完了す
る。
次いで、データの書込みが行なわれる。このプログラム
動作時においては制御信号▲▼が“L"レベル、制御
信号▲▼が“L"レベルに設定される。これにより、
外部から与えられたＸアドレスおよびＹアドレスに基づ
いて、Ｘデコーダ３′により主ワード線WLが選択され、
その電位が“L"レベルに設定され、一方、Ｙデコーダ５
からのＹゲート信号により、選択されたビット線上へバ
イト単位でデータ伝達線I/O1,I/O2を介して書込データ
が伝達される。このビット線上に与えられたデータは図
示しないラッチ手段によりラッチされる。この後、たと
えば１本の主ワード線WLに接続されるメモリセルに対す
るデータの書込みが終了した後、Ｙデコーダ５からのＹ
ゲート信号が“L"レベルとなり、メモリアレイと内部デ
ータ伝達線I/O1,I/O2とが切り離される。この後、Vppス
イッチ60,70の機能により、副ワード線WL1,WL2の電位が
高電圧Vppのレベルに昇圧され、かつラッチされた書込
データに応じてプログラムされるべきメモリに接続され
るビット線たとえばBL1の電位が高電圧Vppに昇圧され
る。コントロールゲート線CGLは“L"レベルに設定され
る。このときソース線選択信号SLは、“L"レベルであ
り、トランジスタQ10はオフ状態である。これにより所
望のメモリセルへデータの書込みが行なわれる。
Vppスイッチ60,70は単に副ワード線WL1,WL2をそれぞれ
昇圧するだけの能力を備えている。すなわち、通常Vpp
スイッチの昇圧能力はそのブートストラップ容量値と、
MOSトランジスタの電流駆動能力とにより決定される。
したがって、Vppスイッチ60,70のそれぞれのキャパシタ
の容量値およびトランジスタのサイズは従来のもの比べ
て小さく設定されている。また、このときたとえば副ワ
ード線WL1に破壊が生じていたとても、インバータバッ
ファ80の機能により、この副ワード線WL1の電位が主ワ
ード線WLへ悪影響を及ぼすことはなく、単にこのゲート
絶縁膜破壊によるリークは副ワード線WL1においてのみ
生じるだけである。
データ読出時においては通常と同様にして行なわれる。
このとき、第１図から見られるように副ワード線WL1は
内部データ伝達線I/O1に接続されるメモリセルを結合
し、副ワード線WL2は内部データ伝達線I/O2に接続され
るメモリセルを結合している。したがって、Ｙデコーダ
５からのＹゲート信号により、各副ワード線WL1,WL2か
らそれぞれ１個のメモリセルが選択される。
今、副ワード線WL1にワード線破壊が生じていたとす
る。このとき、データのプログラム時において副ワード
線、WL1の電位は高電圧Vppのレベルにまでは昇圧され
ず、メモリセルデータの消去またはプログラムが不十分
に行なわれている。したがって、この副ワード線WL1に
対するメモリセルの書込みは誤っている場合がある。ま
た、データ読出時においても、副ワード線WL1がゲート
絶縁膜が破壊されたメモリセルを介してリークされ、そ
の電位が１ないし２ボルト程度までにしか上昇しない場
合、この選択トランジスタは十分にオン状態とならず、
ビット線上の電流変化が極めて微小であり、センスアン
プにおけるデータの誤検出が生じることが考えられる。
しかしながらこの場合においても副ワード線WL2におい
ては正確なデータの書込みおよび読出しが行なわれてい
るため、１バイトのメモリセルデータのうち誤っている
のは副ワード線WL1に対応する内部データ伝達線I/O1上
のデータのみである。したがって、１ビットの誤りデー
タであればECC回路を用いて誤りデータの検出および訂
正を行なうことができる。これにより、ワード線破壊に
対する救済を行なうことができる。
また、ワード線は各内部データ伝達線I/O1,I/O2に対応
して分割されており、副ワード線の各々の容量は従来と
比べて小さくなっており、ワード線容量を低減すること
が可能となっている。したがって、各副ワード線WL1,WL
2の電位の立上げおよび立下げに要する時間は従来の構
成と比べて短くて済み、アクセスの高速化を図ることが
できる。
第１図の構成によれば、SEC（１ビット誤り検出・訂正
符号）により読出データの誤り検出および訂正が可能で
あり、かつさらにワード線の分割によりワード線容量
（副ワード線容量）は低減されており、アクセス時間の
短縮が可能である。上述の構成においては、各副ワード
線においてインバータが設けられており、これにより各
副ワード線の駆動時間の短縮が行なわれる。しかしなが
ら、さらにワード線負荷を低減してアクセス時間を低減
するとともに、ワード線破壊の影響を低減することも可
能である。
第2A図および第2B図にこの発明による不揮発性半導体記
憶装置の第２の実施例の構成を示す。第2A図および第2B
図に示す構成においては、副ワード線WL1およびWL2はそ
れぞれ副ワード線WL11,WL12およびWL21,WL22にさらに分
割される。
副ワード線WL11は、トランジスタQ24,Q1,Q3のゲートに
接続され、副ワード線WL12はトランジスタQ25,Q5および
Q7のゲートに接続される。
副ワード線WL21はトランジスタQ26,Q2およびQ4のゲート
に接続される。副ワード線WL22にはトランジスタQ27,Q6
およびQ8のゲートに接続される。
トランジスタQ24はメモリトランジスタM1,M3のコントロ
ールゲートへコントロールゲート線CGLを結合する。ト
ランジスタQ25はメモリトランジスタM5およびM7のコン
トロールゲートとコントロールゲート線CGLとを結合す
る。トランジスタQ26はメモリトランジスタM2,M4のコン
トロールゲートとコントロールゲート線CGLとを結合す
る。トランジスタQ27はメモリトランジスタM6,M8のコン
トロールゲートとコントロールゲート線CGLとを結合す
る。
この構成においては、副ワード線WL11と副ワード線WL21
が１つのグループを構成し、副ワード線WL12と副ワード
線WL22とが１つのグループを構成する。
このグループを選択するために、各副ワード線WL11,WL1
2,WL21,WL22にNORゲート115,116,117および118が設けら
れる。NORゲート115はその一方入力に主ワード線WL電位
を受け、その他方入力にブロックセレクタ51からのブロ
ック選択信号BLK1を受ける。MORゲート116はその一方入
力に主ワード線WL上の信号電位を受け、その他方入力に
ブロックセレクタ51からのブロック選択信号BLK2を受け
る。NORゲート117はその一方入力に主ワード線WLの信号
電位を受け、その他方入力にブロックセレクタ51からの
ブロック選択信号BLK1を受ける。NORゲート118はその一
方入力に主ワード線WL上の電位を受け、その他方入力に
ブロックセレクタ51からのブロック選択信号BLK2を受け
る。
NORゲート115の出力はトランジスタQ28を介して副ワー
ド線WL11上へ伝達される。NORゲート116出力はトランジ
スタQ29を介して副ワード線WL12上へ伝達される。NORゲ
ート117出力はトランジスタQ30を介して副ワード線WL21
上へ伝達される。NORゲート118出力はトランジスタQ31
を介して副ワード線WL22上へ伝達される。トランジスタ
Q28,Q29,Q30およびQ31のゲートにはそれぞれ電源電圧Vc
cが与えられる。副ワード線WL11,WL12,WL21およびWL22
の各々にはVppスイッチ111,112,113および114が設けら
れる。トランジスタQ28,Q30およびQ31はそれぞれVppス
イッチ111〜114の動作時における高圧をカットオフする
機能を有する。
Ｘデコーダ３′はNANDゲート31をその単位構成としてお
り、ワード線WLが選択されたときその電位は“L"レベル
となり、非選択状態の場合には“H"レベルとなる。
ブロックセレクタ51はデータ読出し時においては、たと
えばＹアドレスの上位ビットを受け、この上位１ビット
のＹアドレスに応じてブロック選択信号BLK1およびBLK2
を出力する。すなわち、副ワード線WL11およびWL21のグ
ループが選択される場合にはブロック選択信号BLK1が
“L"レベルに、ブロック選択信号BLK2は、“H"レベルに
なる。一方、副ワード線WL12および副ワード線WL22のグ
ループが選択される場合には逆にブロック選択信号BLK1
が“H"レベル、ブロック選択信号BLK2が“L"レベルにな
る。このブロックセレクタ51の構成は、単にインバータ
とバッファとからなる１ビットデコーダにより構成する
ことができる。他の構成は第１図に示すものと同様であ
る。次に動作について説明する。
第１図に示す構成と同様にして、データ書込時において
は、主ワード線WLは選択状態の“L"レベルに、ブロック
セレクタ51の出力信号BLK1,BLK2はともに“L"レベル
に、副ワード線WL11,WL12,WL21およびWL22は高電圧Vpp
に設定される。
一括消去時においては、このすべての主ワード線WLの電
位が“L"レベルに設定される。コントロールゲート線CG
Lの電位が高電圧Vppの電位に、ビット線BL1〜BL8の電位
が接地電位の0Vに設定される。これによりメモリトラン
ジスタM1〜M8のフローティングゲートへ電子が注入さ
れ、各メモリトランジスタの消去が完了する。
次いでデータを書込む場合には、第１図に示す構成と同
様にして、ラッチされた書込データに従って、ビット線
の電位がVppレベルに昇圧され、一方コントロールゲー
ト線CGLの電位が“L"レベルに設定される。これによ
り、情報“0"を書込むメモリセルのフローティングゲー
トから電子が引抜かれ、所望のメモリセルへデータの書
込みが行なわれる。
データの書込動作時においてはソース選択信号SLは一括
消去時には“H"レベル、プログラム時には“L"レベルに
設定される。また、ブロックセレクタ51からのブロック
選択信号BLK1,BLK2はともに“L"レベルである。
次にデータ読出動作についてメモリトランジスタM1,M2
により構成される１バイトのデータを読出す場合を考え
る。このときＸデコーダ３′のNANDゲート31により、主
ワード線WLの電位が“L"レベルにされ、Ｙデコーダ５か
らのＹゲート信号Y1が“H"レベルとなる。同様にして、
ブロックセレクタ51からのブロック選択信号BLK1が“L"
レベルに、ブロック選択信号BLK2が“H"レベルとなる。
これにより、NORゲート115および117の出力が、“H"レ
ベルとなり、副ワード線WL11およびWL21の電位が“H"レ
ベルに立上がる。一方、信号SLは“H"レベルとなる。こ
の選択されたメモリセルM1およびM2のデータはビット線
BL1,BL2およびトランジスタQ11,Q12を介して内部データ
伝達線I/O1,I/O2上へ伝達される。これにより、データ
の読出しがセンスアンプを介して行なわれる。
この構成の場合、副ワード線WL11,WL12,WL21、WL22に接
続されるメモリセルの数は、第１図に示す副ワード線WL
1,WL2の構成と比べて低減されており、その負荷は小さ
くされている。したがって、各副ワード線WL11,WL22の
電位の立上げおよび立下げるために要する時間は第１図
に示す構成よりも短くなり、より高速でアクセスするこ
とが可能となる。
また、ワード線破壊が生じても、同様に１バイト中に誤
りが生じるのは１ビットのみであり、SECあるいはSEC・
DEDなどの誤り検出・訂正符号を用いることにより、こ
のワード線破壊を救済できる。なお、このときの副ワー
ド線は第１図の構成よりもさらにグループに分割されて
いるため、１つのワード線破壊が生じたときに影響を受
けるメモリセルの数を第１図に示す構成の場合よりも低
減することができ、極力、ワード線破壊の影響を低減す
ることができる。なお、第2A図および第2B図に示す構成
においては、副ワード線が２つのグループに分割されて
おり、このグループの選択がブロック選択信号BLK1,BLK
2により行なわれている。しかしながら、このグループ
はさらに数多くのブロックに分割することも可能であ
り、この場合、ブロック選択信号BLKの数をこのグルー
プ数に応じて増大させればよく、そのときのブロックセ
レクタの構成はたとえばＹアドレスを受けるデコーダを
用いて構成することができる。
なお、第１図に示す構成においては副ワード線WL1およ
びWL2各々を駆動するためにインバータ80および90が設
けられている。しかしながら、このインバータ80および
90を除去し、さらに集積度を向上させることも可能であ
る。
第３図に集積度を向上させるための第３の実施例の構成
を示す。第３図を参照して副ワード線WL1は、トランジ
スタQ22および抵抗R1を介して主ワード線WLに接続され
る。副ワード線WL2はトランジスタQ23および抵抗R2を介
して主ワード線WLに接続される。Ｙデコーダ３はNANDゲ
ート31およびインバータ32により構成される。したがっ
て、主ワード線WLが選択された場合その電位は“H"レベ
ルとなる。
抵抗R1およびR2は、副ワード線WL1およびWL2がワード線
破壊を生じ、その電位が低下してもその低下した電位が
主ワード線WLに影響を及ぼすことがないように設けられ
る。また、トランジスタQ22,Q23はVppスイッチ60および
70の動作時に発生する高圧をカットする機能を備える。
Vppスイッチ60および70はそれぞれ対応の副ワード線WL1
およびWL2をVppレベルに昇圧するだけの小さな駆動能力
を有している。この場合、主ワード線WLの電位がある副
ワード線のワード線破壊により電源電圧Vccにより低下
すると、電源電圧Vccのゲートに与えられているトラン
ジスタQ22およびQ23が導通状態となり（トランジスタQ2
2,Q23のソースが主ワード線WLに接続されている）、副
ワード線WL1およびWL2はそれぞれ主ワード線WLに接続さ
れる。したがって、この場合、Vppスイッチ60および70
は主ワード線WLをも駆動する必要が生じ、その負荷容量
が大きくなり、副ワード線WL1およびWL2をVppレベルに
まで昇圧することができなくなる。この状態を防止する
ためにトランジスタQ22,Q23および抵抗R1およびR2がそ
れぞれ設けられる。
このとき、Ｘデコーダ３は、副ワード線WL1,WL2を駆動
するに足る大きな駆動能力を有している。
上述の構成においても、副ワード線WL1,WL2はそれぞれ
内部データ伝達線I/O1,I/O2に対応に分割されているた
め、たとえ１つの副ワード線においてワード線破壊が生
じたとしても、同時に読出される１バイトのメモリセル
データに含まれる誤りデータは１ビットのみであり、SE
CまたはSEC・DEDなどのECC符号を用いることによりワー
ド線破壊を救済することが可能となる。
また、この構成においては、各副ワード線WL1,WL2を駆
動するためのインバータを設ける必要がないため、副ワ
ード線を駆動するための回路構成を簡易化することがで
き、その占有面積を低減することが可能となり、それに
より半導体記憶装置の高集積化が可能となる。
第３図に示す構成においては、副ワード線WL1,WL2を主
ワード線WLに接続するために、MOSトランジスタと抵抗
とを用いている。しかしながら、この構成はより簡略化
して集積度をさらに向上させることも可能である。
第４図にこの発明の第４の実施例である不発揮発性半導
体記憶装置の構成を示す。第４図の構成においては、副
ワード線WL1,WL2はそれぞれMOSトランジスタQ22およびQ
23を介して主ワード線WLに接続される。このトランジス
タQ22およびQ23のゲートへは、電源電圧Vccよりも低い
所定の電圧Vresが印加される。MOSトランジスタは一般
にそのゲートへ印加される電圧が低いほど、そのオン抵
抗は大きくなる。したがって、このトランジスタQ22,Q2
3のゲートへ電源電圧Vccよりも低い電圧Vresを印加する
構成は、第３図に示す抵抗R1,R2の機能を内蔵すること
になる。このとき、トランジスタQ22,Q23は当然に高圧
カットの機能をも備えている。
ここで、MOSトランジスタは一般に、そのゲートへ印加
される電圧よりも自身のしきい値電圧よりも低い電圧だ
け通すとが可能である。したがって、主ワード線WLの電
位が5V程度の“H"レベルに立上がったとしても、トラン
ジスタQ22,Q23はVres−Vthの電圧を副ワード線WL1,WL2
へそれぞれ伝達する。したがって、たとえば電圧Vresが
4Vに設定されている場合、副ワード線WL1,WL2の電位は
せいぜい3.2ないし3.5V程度にまでしか上昇しない。し
かしながら、データの書込動作時においては副ワード線
WL1,WL2の電位はVppスイッチ60,70によりVppレベルまで
昇圧されるため、このような低い電圧がゲート副ワード
線WL1,WL2へ印加されたとしても何らデータの書込動作
に対し悪影響を及ぼすことはない。
一方、データ読出動作時においても、低い電圧が副ワー
ド線WL1,WL2へ与えられる。しかしながら、この状態に
おいてもメモリトランジスタのコントロールゲートへ印
加される電圧は読出電位であり、この電圧Vresよりも低
い値であり、また選択トランジスタのしきい値電圧は
（Vres−Vth）よりもはるかに小さい値であるため、十
分に記憶データに応じた電流変化をビット線上に伝達さ
せることが可能であり、データ読出動作においても何ら
悪影響を及ぼすことはない。
今、たとえば副ワード線WL1にワード線破壊が生じその
電位が上昇しない場合においてもトランジスタQ22はそ
のゲート電圧が低い電圧Vresであるためオン抵抗が大き
く、この副ワード線WL1における電圧低下がワード線WL
に及ぼす影響は最小に抑えられる。
第４図に示す構成によれば、副ワード線WL1,WL2と主ワ
ード線WLとの接続は１個のトランジスタのみを介して行
なわれているため、接続経路がより簡略化され、より半
導体記憶装置の集積度を向上させることができる。
なお、第３図および第４図の構成においては、抵抗体を
介して副ワード線WL1、WL2はそれぞれ主ワード線WLに接
続されている。この場合、Ｘデコーダ３の駆動能力が十
分に大きくされていても副ワード線WL1,WL2を所定電位
に充電するためには、時間がかかることになる。このと
き、データの書込動作時においては、副ワード線WL1,WL
2の電位が十分に上昇しなくてもVppスイッチ60,70の機
能により所定電位に高速で昇圧させることが可能であ
る。しかしながらデータ読出時においては、このような
昇圧手段は存在しないので、この副ワード線WL1,WL2の
電位上昇に時間を要し、データ読出しに時間がかかるこ
とになる。Ｘデコーダ３に含まれるインバータ32は、デ
ータ読出時における十分短いアクセス時間を与えるよう
な大きな駆動能力を有するように設計されているもの
の、このアクセス時間をさらに短縮することも可能であ
る。第５図にこの構成を示す。
第５図を参照して、副ワード線WL1はその一方端がトラ
ンジスタQ22および抵抗R1を介して主ワード線WLに接続
され、その他方端はMOSトランジスタQ24を介して主ワー
ド線WLに接続される。副ワード線WL2はその一方端がト
ランジスタQ23および抵抗R2を介して主ワード線WLに接
続され、その他方端はMOSトランジスタQ25を介して主ワ
ード線WLに接続される。トランジスタQ22,Q23のゲート
へは電源電圧Vccが与えられる。一方、トランジスタQ2
4,Q25のゲートへは、データ読出動作モード時において
のみ発生される読出指示信号Ｒが印加される。この読出
指示信号Ｒは第６図に示す制御信号発生回路12から発生
される。
データ書込時においては、副ワード線WL1,WL2はトラン
ジスタQ22,R1およびトランジスタQ23,R2を介してのみ主
ワード線WLに接続される。したがってデータ書込動作時
においては、第３図に示す構成と同様にして行なわれ
る。
一方、データ読出時においては、主ワード線WLは、トラ
ンジスタQ22,23,抵抗R1およびR2に加えて導通状態のト
ランジスタQ24およびQ25を介してワード線WL1およびWL2
にそれぞれ接続される。したがって、副ワード線WL1,WL
2は高速で充電されることになり、これにより、データ
読出しのアクセス時間を短縮することができる。
今、副ワード線WL1にワード線破壊が生じている場合を
考える。この場合、副ワード線WL1におけるリークはオ
ン状態のトランジスタQ24を介して副ワード線WLの電位
を低下させる。しかしながら、Ｙデコーダ３のワード線
駆動能力が十分に大きく設定されており、このような副
ワード線WL1におけるリークが生じたとしても、主ワー
ド線の電位レベルは必要最小限のたとえば3V程度を保持
するような駆動能力を有している。したがって、この電
圧レベルにより、各副ワード線が充電されるが、読出動
作に対しては十分に選択トランジスタがオン状態とな
り、記憶情報に応じた電流変化を対応のビット線上に生
じさせることができる。
第５図に示す構成によれば、副ワード線WL1、WL2はそれ
ぞれ両端からすなわち一方は抵抗体を介して他方は体抵
抗のトランジスタを介して充電されることになり、単に
抵抗体を介して充電する構成に比べてより高速で副ワー
ド線WL1,WL2を充電することが可能となり、これによ
り、データ読出時におけるアクセス時間を大幅に短縮す
ることが可能となる。
なお、上記実施例においてはフローティングゲート型の
メモリトランジスタを用いたフラッシュEEPROMを一例と
して説明してきた。しかしながら、この構成はたとえば
ページ消去型（１本のワード線に接続されるメモリセル
のみを一度に消去する）EEPROMまたは紫外線消去型EPRO
Mについても適用可能である。また、バイト単位で消去
可能なEEPROMに対しても適用可能である。また、メモリ
トランジスタの構成はフローティングゲート・トンネル
絶縁膜型の構成でなく他の構成のメモリトランジスタで
あってもよくまた、メモリセルの構成においても１つの
メモリセルが１個の選択トランジスタと１個のメモリト
ランジスタから構成される２トランジスタ/1ビットの構
成ではなく、他のたとえば１トランジスタ/1ビットの構
成、またはその他の構成の場合であっても上記実施例と
同様の効果を得ることができる。
すなわち、この発明の構成は、複数の内部データ入出力
線を有し、複数ビット線単位でデータの入出力を行なう
記憶装置であれば、適用可能である。
［発明の効果］ 以上のように、この発明によれば、複数の内部データ伝
達線対応にワード線を分割したので、たとえワード線破
壊が生じたとしても、同時に読出される複数ビットのメ
モリセルデータ中に誤りが生じるのは、１ビットのみで
あり、SECまたはSEC・DEDなどの誤り検出・訂正用符号
を用いてワード線破壊を救済することができ、信頼性の
高い不揮発性半導体記憶装置を得ることができる。
また、副ワード線をデータ読出動作モード時においての
み、主ワード線と副ワード線とを低抵抗を介して接続す
るように構成したため、データ読出時においては、副ワ
ード線の充電を高速で行なうことができ、アクセス時間
を大幅に短縮することができる。
またさらに、ワード線が内部データ伝達線対応に分割さ
れた副ワード線構成またはこの副ワード線をさらにグル
ープに分割した構成の場合、ワード線容量を低減するこ
とが可能となり、それによりアクセスの高速化が実現さ
れる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例である不揮発性半導体
記憶装置の要部の構成を示す図である。 第2A図および第2B図はこの発明の第２の実施例である不
揮発性半導体記憶装置の要部の構成を示す図である。第
３図はこの発明の第３の実施例である不揮発性半導体記
憶装置の要部の構成を示す図である。第４図はこの発明
の第４の実施例である不揮発性半導体記憶装置の要部の
構成を示す図である。第５図はこの発明の第５の実施例
である不揮発性半導体記憶装置の要部の構成を示す図で
ある。第６図は従来から用いられかつこの発明が適用さ
れる不揮発性半導体記憶装置の全体の概略構成の一例を
示す図である。第７図は従来の不揮発性半導体記憶装置
の要部の構成を示す図である。第８図はEEPROMセルの断
面構造を概略的に示す図である。第９図はVppスイッチ
の構成を示す図である。 図において、１はメモリセルアレイ。3,3′はＸデコー
ダ、５はＹデコーダ、６は列選択ゲート、Q1,Q2、Q3,Q
4,Q5,Q6,Q7およびQ8はメモリセルを構成する選択トラン
ジスタ、M1,M2,M3,M4,M5,M6,M7,M8はメモリセルを構成
するメモリトランジスタ、60,70はVppスイッチ、65はCG
L制御回路、111,112,113,114はVppスイッチ、115,116,1
17,118はグループ選択用のNORゲート、Q11,Q12,Q13,Q1
4,Q15,Q16,Q17,Q18は列選択用のトランジスタ、Q20,Q2
1,Q26,Q27,Q24,Q25はCGLの電位をメモリトランジスタの
コントロールゲートへ印加するためのトランジスタ、Q2
2,Q23,Q28,Q29,Q30,Q31は、主ワード線と副ワード線と
を接続し、かつ高圧をカットするためのトランジスタ、
R1,R2は抵抗、Q24,Q25は読出動作時にのみ主ワード線と
副ワード線とを接続するトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 中山 武志 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−72699（ＪＰ，Ａ) 特開 昭57−195381（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】多ビットデータを記憶する半導体記憶装置
    であって、 前記多ビットデータの各ビットに対応して配置される複
    数のデータ伝達線と、 行列状に配置され、かつ各行が、各グループが同じデー
    タ伝達線へ接続されるべきメモリセルを含むように、前
    記複数のデータ伝達線各々に対応してグループに分割さ
    れ、かつ各々が情報を記憶する複数のメモリセルと、 各前記行に対応して配設され、各々に行アドレス信号に
    基づく行選択信号が伝達される複数の主ワード線と、 各前記行の各グループに対応して配設され、各々に対応
    のグループのメモリセルが接続される複数の副ワード線
    と、 前記複数の副ワード線各々と対応の主ワード線との間に
    接続されて、対応の主ワード線上の行選択信号を対応の
    副ワード線上へ伝達する複数の接続手段と、 列アドレス信号に従って、１つのグループからは最大１
    列が選択されるように前記列アドレス信号に対応する複
    数の列を選択して前記複数のデータ伝達線それぞれへ接
    続する列選択手段を備える、半導体記憶装置。
  2. 【請求項２】多ビットデータを不揮発的に記憶する不揮
    発性半導体記憶装置であって、 前記多ビットデータの各ビットに対応して配置される複
    数のデータ伝達線、 行列状に配置され、かつ各行が各グループが同じデータ
    伝達線に接続されるべきメモリセルを含むように、前記
    複数のデータ伝達線各々に対応してグループに分割さ
    れ、かつ各々が情報を不揮発的に記憶する複数の不揮発
    性メモリセル、 各前記行に対応して配設され、各々に行アドレス信号に
    基づく行選択信号が伝達される複数の主ワード線、 各前記行の各グループに対応して配設され、各々に対応
    のグループのメモリセルが接続される複数の副ワード
    線、 前記複数の副ワード線各々の一方端と対応の主ワード線
    との間に接続される複数の抵抗手段、 前記複数の副ワード線各々の他方端と対応の主ワード線
    との間に配設され、読出指示信号に応答して対応の主ワ
    ード線と対応の副ワード線の他方端とを接続する手段、
    および 列アドレス信号に従って、１つのグループからは最大１
    列が選択されるように前記列アドレス信号に対応する複
    数の列を選択して前記複数のデータ伝達線それぞれへ接
    続する列選択手段を備える、不揮発性半導体記憶装置。
  3. 【請求項３】多ビットデータを不揮発的に記憶する不揮
    発性半導体記憶装置であって、 前記多ビットデータの各ビットに対応して配設される複
    数のデータ伝達線、 行列状に配置され、かつ各行が、各グループが同じデー
    タ伝達線へ接続されるべきメモリセルを含むように、複
    数のデータ伝達線に対応してグループに分割され、かつ
    各々が情報を不揮発的に記憶する複数のメモリセル、 各前記行に対応して配設され、各々に行アドレス信号に
    基づく行選択信号が伝達される複数の主ワード線、 各前記行の各グループに対応して配設され、各々に対応
    のグループのメモリセルが接続される複数の副ワード
    線、 前記複数の副ワード線各々と対応の主ワード線との間に
    配置され、各々が異なるデータ伝達線に対応して配置さ
    れるメモリセルのグループを同時に指定するグループ指
    定信号と対応の主ワード線上の行選択信号とに応答して
    対応の主ワード線上の行選択信号を対応の副ワード線へ
    伝達する複数のゲート手段、および 列アドレス信号に従って、１つのグループからは最大１
    列が選択されるように前記列アドレス信号に対応する複
    数の列を同時に選択して前記複数のデータ伝達線それぞ
    れへ接続する列選択手段を備える、不揮発性半導体記憶
    装置。
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