JP6817461B2 - フラッシュメモリシステム内のアドレス障害検出 - Google Patents

フラッシュメモリシステム内のアドレス障害検出 Download PDF

Info

Publication number
JP6817461B2
JP6817461B2 JP2019551964A JP2019551964A JP6817461B2 JP 6817461 B2 JP6817461 B2 JP 6817461B2 JP 2019551964 A JP2019551964 A JP 2019551964A JP 2019551964 A JP2019551964 A JP 2019551964A JP 6817461 B2 JP6817461 B2 JP 6817461B2
Authority
JP
Japan
Prior art keywords
address
row
failure detection
flash memory
detection array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019551964A
Other languages
English (en)
Other versions
JP2020511731A (ja
Inventor
トラン、ヒュー、バン
リウ、シアン
ドー、ナン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2020511731A publication Critical patent/JP2020511731A/ja
Application granted granted Critical
Publication of JP6817461B2 publication Critical patent/JP6817461B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/024—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in decoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/079—Root cause analysis, i.e. error or fault diagnosis
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Description

関連出願
本出願は、２０１７年３月２３日に出願された米国特許出願第１５／４６７，１７４号の利益を主張する。
フラッシュメモリシステム内のアドレス障害検出を実行するためのシステム及び方法が開示される。
不揮発性メモリセルは、当該技術分野において周知である。５つの端子を含む、先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の別の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８はまた、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、この開示内容は、参照によりその全体が本明細書に組み込まれる。
先行技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラー・ノルトハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。
メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル１０は、電流感知モードにおいて以下のように読み出される。バイアス電圧をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス電圧又はゼロ電圧を消去ゲート２８上に印加し、接地をソース線１４上に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラム状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流感知モードで読み出すことができ、このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４上に印加する。このモードでは、電流は、ソース線１４からビット線２０へと逆方向に進む。
メモリセル１０は、代替的に、以下のようにして電圧感知モードで読み出すことができる。バイアス電流（接地への）をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス電圧を消去ゲート２８上に印加し、バイアス電圧をソース線１４上に印加する。消去状態では、ビット線２０上にセル出力電圧（０Ｖを大幅に超える）が存在し、プログラム状態では、ビット線２０上にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧感知モードで読み出すことができ、このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４上に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０上の代わりにソース線１４上にある。
先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラム、及び消去動作を行っていた。
読み出し、消去、又はプログラムコマンドに応答して、論理回路２７０（図２）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、かつ妨害が最も少ない手法で、様々な電圧を供給させる。
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。
表１：読み出し、消去及びプログラムのための正電圧を使用したフラッシュメモリセル１０の動作
Figure 0006817461
本出願人による最近の出願である米国特許出願第１４／６０２，２６２号（２０１５年１月２１日に出願）（参照により組み込まれる）において、本出願人は、読み出し、プログラム、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加することができた発明を開示した。この実施形態では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加された。
表２：読み出し及び／又はプログラムのための負電圧を使用したフラッシュメモリセル１０の動作
Figure 0006817461
米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラム動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができ、以下の電圧が印加されるようになっている。
表３：消去のための負電圧を使用したフラッシュメモリセル１０の動作
Figure 0006817461
前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。
図２は、別の先行技術のフラッシュメモリセル２１０の一実施形態を示す。先行技術のフラッシュメモリセル１０と同様に、フラッシュメモリセル２１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、ワード線２２、浮遊ゲート２４及び消去ゲート２８を備える。先行技術のフラッシュメモリセル１０とは異なり、フラッシュメモリセル２１０は、結合ゲート又は制御ゲートを含まず、４つの端子、すなわち、ビット線２０、ワード線２２、消去ゲート２８及びソース線１４のみを含む。これは、フラッシュメモリセルのアレイを動作させるために必要とされる、デコーダ回路などの回路の複雑性を大幅に低減する。
消去動作（消去ゲートを通した消去）及び読み出し動作は、制御ゲートバイアスがないことを除いて、図１のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、ソース線上のプログラム電圧は、制御ゲートバイアスの不足を補償するためにより高い。
表４は、読み出し、消去及びプログラム動作を実行するために４つの端子に印加され得る典型的な電圧範囲を示す。
表４：フラッシュメモリセル２１０の動作
Figure 0006817461
図３は、別の先行技術のフラッシュメモリセル３１０の一実施形態を示す。先行技術のフラッシュメモリセル１０と同様に、フラッシュメモリセル３１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、浮遊ゲート２４及び消去ゲート２８を備える。先行技術のフラッシュメモリセル１０とは異なり、フラッシュメモリセル３１０は、結合ゲート又は制御ゲート又は消去ゲートを含まない。加えて、ワード線３２２は、ワード線２２に置き換わり、図示されるように、ワード線２２とは異なる物理的形状を有する。
先行技術の不揮発性メモリセル３１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。セル３１０は、ワード線３２２に高電圧を印加し、ビット線及びソース線に０ボルトを印加することにより、ファウラー・ノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２４からワード線３２２にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル３１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル３１０は、ソース線１４に高電圧を印加し、ワード線３２２に小電圧を印加し、ビット線３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線３２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル３１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
メモリセル３１０内での読み出し、プログラム、消去及びスタンバイ操作に使用可能な例示的な電圧を下の表５に示す。
表５：フラッシュメモリセル３１０の動作
Figure 0006817461
先行技術においても、メモリシステムにおいてアドレス障害検出を実行するための様々な技術が知られている。アドレス障害は、材料の欠陥に起因して、又は太陽フレアなどの放射に起因して、時には発生し、これは、アドレス内で「１」ビットを「０」ビットに、また逆にフリップさせ得る。アドレス障害の結果は、デコーダが動作のための意図されたアドレスを受信する可能性があることであるが、障害の発生に起因して、デコーダ内のビットが変更されることになり、デコーダは、異なるアドレスに対応するワード線をアクティブ化する可能性があり、これによって、メモリアレイ内の誤った行にアクセスされることになる。別の可能性のある結果は、障害により、デコーダは、意図されたアドレスに対応するワード線、及び意図されたアドレスとは異なる別のアドレスに対応するワード線をアクティブ化することである。検出されない又は修正されない場合、アドレス障害は、誤った読み出し又は書き込み／プログラム動作を発生させる。
図４は、先行技術のメモリシステム４００を示す。先行技術のメモリシステム４００は、行デコーダ４１０及びアレイ４２０を備える。行デコーダ４１０は、アドレスＸを受信し、本明細書でこのアドレスは、アレイ４２０内の選択された行に対応するアドレス又はアドレスの一部である。行デコーダ４１０は、アドレスＸを復号し、その選択された行に対応するワード線を選択する。この簡略化された例では、４本のワード線、すなわち、ＷＬ０（アドレス００００に対応する）、ＷＬ１（アドレス０００１に対応する）、ＷＬ２（アドレス００１０に対応する）及びＷＬ３（アドレス００１１に対応する）が示されている。選択されたワード線は、アレイ４２０内のメモリセルの行をアクティブ化する。したがって、例えば、アドレス００１０が受信された場合、行デコーダ４１０は、ＷＬ２（アドレス００１０に対応する）をアクティブ化する。
図５は、図４のような先行技術のメモリシステム４００を示す。しかしながら、この状況では、アドレス障害が発生した。行デコーダ４１０は、アドレス００１０を受信するが、このとき、ＷＬ２（アドレス００１０に対応する）をアクティブ化する代わりに、行デコーダ４１０は、行デコーダ４１０で発生した障害に起因してＷＬ３（アドレス００１１に対応する）を代わりにアクティブ化する。この障害が検出されない又は修正されない場合、誤った読み出し又はプログラム動作が発生する。
図６は、図４及び図５のような先行技術のメモリシステム４００を示す。しかしながら、この状況では、図４のものとは異なるタイプのアドレス障害が発生した。行デコーダ４１０は、アドレス００１０を受信するが、このとき、ＷＬ２（アドレス００１０に対応する）のみをアクティブ化する代わりに、行デコーダ４１０は、行デコーダ４１０で発生した障害に起因してＷＬ２及びＷＬ３（アドレス００１１に対応する）を代わりにアクティブ化する。この障害が検出されない又は修正されない場合、誤った読み出し又はプログラム動作が発生する。
図７は、先行技術のメモリシステム７００を示す。メモリシステム７００は、前の図のメモリシステムのような行デコーダ４１０及びアレイ４２０を備える。しかしながら、ＷＬ０、ＷＬ１、ＷＬ２及びＷＬ３などのワード線はまた、ＲＯＭ（読み出し専用メモリ）７１０に結合される。ＲＯＭ７１０は、検証機能を実行する。各ワード線は、ＲＯＭ７１０内のセルの行に結合される。特定のワード線がアクティブ化されると、ＲＯＭ７１０内の対応するセルの行がアクティブ化される。設計により、各ワード線は、ＲＯＭ７１０内の１行に対応し、ＲＯＭ７１０内の各行は、そのセル内に異なる値を記憶する。この例では、ＲＯＭ７１０内の各行は、その行に結び付けられたワード線に対応するアドレスと同一の値を記憶する。したがって、ＷＬ０はアドレス００００に対応し、ＷＬ０に取り付けられたＲＯＭ７１０内の行に記憶された値もまた、００００である。
図８では、メモリシステム７００が、再び示されている。行デコーダ４１０は、アドレス００１０を受信するが、障害状態に起因して、ＷＬ３（アドレス００１１に対応する）は、ＷＬ２（アドレス００１０に対応する）の代わりに選択される。これにより、メモリセルの誤った行がアレイ４２０内で選択されることになる。ＷＬ３がアクティブ化されるので、ＷＬ３に対応するＲＯＭ７１０内の行もアクティブ化され、ＲＯＭ７１０は、その行に記憶された値００１１を出力する。コンパレータ４５０は、行デコーダ４１０によって受信されたアドレス（すなわち、００１０）と、ＲＯＭ７１０の出力（すなわち、００１１）とを比較し、それらの値が一致しないと判定する。次いで、コンパレータ４５０は、一致が見つからなかったことを意味すると理解される値（例えば、「０」）を出力することができ、これは、アドレス障害が発生したことを示す。
先行技術のメモリシステム７００は、誤ったワード線がアクティブ化されるアドレス障害を検出することができるが、先行技術のメモリシステム７００は、１行のみの代わりに複数の行が選択される少なくともいくつかの状況における障害を検出することができない。図９には、メモリシステム７００が、再び示されている。この例では、意図された行のためのワード線（すなわち、アドレス００１０のためのＷＬ２）がアクティブ化され、別のワード線（すなわち、アドレス００１１のためのＷＬ３）がアクティブ化される、アドレス障害が発生する。ＷＬ２及びＷＬ３は両方ともアクティブ化され、ＲＯＭ７１０内の両方の行についてのコンテンツが出力されることになる。論理的に、ＲＯＭ７１０は、２行がアクティブ化されると、出力がその２行の「ＯＲ」になるように設計される。したがって、００１０及び００１１の記憶された値は、出力を００１１にさせる。コンパレータ４５０は、行デコーダ４１０によって受信されたアドレス（すなわち、００１０）とＲＯＭ７１０の出力（すなわち、００１１）とを比較する。この場合、障害が検出される。しかしながら、代わりに、意図されたアドレスが００１１であった場合、かつ００１０及び００１１に対応するワード線が再びアクティブ化されたように障害があった場合には、ＲＯＭ７１０の出力は、００１１（行デコーダ４１０によって受信されたアドレスと同じである）となり、コンパレータは、障害を検出しない。したがって、メモリシステム７００は、１行の代わりに２行が選択されるこのタイプのアドレス障害を特定するのに常に有効ではないことが理解され得る。
必要なのは、メモリシステム内の２つのタイプのアドレス障害、すなわち、誤ったワード線がアサートされる第１の状況、及び正しいワード線がアサートされるが、第２の行もアサートされる第２の状況を特定することができる改善されたアドレス障害検出システムである。
フラッシュメモリシステム内のアドレス障害検出を実行するためのシステム及び方法が開示される。アドレス障害検出アレイは、アクティブ化されたワード線又はビット線が、受信されたアドレスに基づいてアクティブ化されることが実際に意図されたワード線又はビット線であることを確認するために使用され、これは、誤ったワード線又はビット線がアクティブ化される障害のタイプを特定する。アドレス障害検出アレイはまた、２つ以上のワード線又はビット線がアクティブ化されたかどうかを示すためにも使用され、これは、２つ以上のワード線又はビット線がアクティブ化される障害のタイプを特定する。
本発明を適用可能な先行技術の不揮発性メモリセルの断面図である。 本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。 本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。 先行技術のメモリシステムを示す。 図４の先行技術のメモリシステムにおいて発生し得る１つのタイプのアドレス障害を示す。 図４の先行技術のメモリシステムにおいて発生し得る別のタイプのアドレス障害を示す。 先行技術のアドレス障害検出システムを示す。 図７の先行技術のアドレス障害検出システム及び１つのタイプのアドレス障害を示す。 図７の先行技術のアドレス障害検出システム及び別のタイプのアドレス障害を示す。 図１〜図３に示されるタイプの不揮発性メモリセルを備え、改善されたアドレス障害検出システムを備えるダイのレイアウト図である。 アドレス障害検出システムの一実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレスに関する検証データのための先行技術の符号化スキームを示す。 アドレスに関する検証データのための符号化スキームの一実施形態を示す。 アドレスに関する検証データのための符号化スキームの別の実施形態を示す。 アドレスに関する検証データのための符号化スキームの別の実施形態を示す。 アドレスに関する検証データのための符号化スキームの別の実施形態を示す。 アドレス障害検出システムの一実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの別の実施形態を示す。 アドレス障害検出システムの実施形態で使用するための感知回路の一実施形態を示す。 図２７の感知回路で使用されるコンパレータの一実施形態を示す。 アドレス障害検出システムの実施形態で使用するための感知回路の別の実施形態を示す。 アドレス障害検出システムの実施形態で使用するための感知回路の別の実施形態を示す。 実施形態で使用するためのフラッシュメモリセルのレイアウトを示す。 実施形態で使用するためのＲＯＭセルとして構成されたフラッシュメモリセルのレイアウトを示す。 アドレス障害検出システムの実施形態と共に使用するための行デコーダの一実施形態を示す。 アドレス障害検出システムの実施形態と共に使用するための消去ゲートデコーダの一実施形態を示す。 アドレス障害検出システムの実施形態と共に使用するためのソース線デコーダの一実施形態を示す。 アドレス障害検出システムの実施形態と共に使用するための制御ゲートデコーダの一実施形態を示す。 アドレス障害検出システムの実施形態との高電圧レベルシフタ使用の一実施形態を示す。
図１０は、本発明のアドレス障害検出システムを備えるフラッシュメモリシステムの一実施形態を示す。ダイ１０００は、データを記憶するためのメモリアレイ１００１、１００２、１００３及び１００４であって、各メモリアレイは、図１のようなメモリセル１０、図２のようなメモリセル２１０、図３のようなメモリセル３１０又は他の既知のタイプのメモリセルを任意選択的に利用する、メモリアレイと、メモリアレイ１００１、１００２、１００３及び１００４内の行にそれぞれアクセスして読み出し又は書き込みを行うために使用される、行デコーダ回路１００５、１００６、１００７及び１００８と、メモリアレイ１００１、１００２、１００３及び１００４内の列にそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路１００９、１０１０、１０１１及び１０１２と、メモリアレイ１００１及び１００３からデータを読み出すために使用される感知回路１０１３と、メモリアレイ１００２及び１００４からデータを読み出すために使用される感知回路１０１４と、アナログ回路１０５０と、冗長性及び組み込み自己試験などの様々な制御機能を提供するための制御論理回路１０５１と、正及び負電圧源をシステムに提供するために使用される高電圧回路１０５２と、メモリアレイ１００１、１００２、１００３及び１００４のための消去及びプログラム動作のための増加した電圧を提供するためのチャージポンプ回路１０５３と、チップ上の他のマクロに接続するためのインターフェースピンを提供するためのインターフェース回路（ＩＴＦＣ）１０５４と、必要に応じて、読み出し、消去、及びプログラム動作中に使用する高電圧デコーダ回路１０１８、１０１９、１０２０及び１０２１と、を備える。ダイ１０００は、以下でより詳細に論じられる、アドレス障害検出ブロック１０２２、１０２３、１０２４及び１０２５と、アレイ障害検出感知回路１０２６、１０２７、１０２８及び１０２９を更に備える。
図１１は、改善されたアドレス障害検出システム及び方法の一実施形態を示す。メモリシステム１１００は、行デコーダ１１１０、アレイ１１２０、高電圧デコーダ１１４０、列デコーダ１１５０及び感知増幅器１１６０を備え、これらのそれぞれは、図１０の同様の説明を用いた構成要素に対応する。
メモリシステム１１００は、アドレス障害検出アレイ１１３０、アドレス障害検出回路１１７０及びコンパレータ１１８０を更に備える。アドレス障害検出回路１１３０は、行デコーダ１１１０及び／又は列デコーダ１１５０によって受信することができる、可能なアドレスごとに符号化された値を記憶するＲＯＭアレイ、フラッシュアレイ又は他の不揮発性メモリデバイスを備える。
可能なアドレスごとに検証データを生成するための様々な符号化スキームが企図される。先行技術の符号化スキームを図１７に示す。アドレス障害検出アレイ１１３０は、可能なアドレスごとに符号化された値を含む。この例では、行デコーダ１１１０及び／又は列デコーダ１１５０によって受信することができるアドレスである４ビットアドレスが示されている。簡略化のために、アドレスの行部分は、００００〜１１１１の範囲の４ビットであると想定される。これらの可能なアドレスのそれぞれは、ワード線と関連付けられており、これは、ここでは、ＷＬ０〜ＷＬ１５（１６個の異なる行アドレス及びワード線）の範囲である。各ワード線は、アドレス障害検出アレイ１１３０内の行をアクティブ化し、各行は、そのワード線と関連付けられた行アドレスに等しい値を記憶する。したがって、アドレス００００は、ＷＬ０と関連付けられており、これは次に、アドレス障害検出アレイ１１３０内の値００００を記憶する行をアクティブ化する。
図１１を再び参照すると、図１７の符号化スキームの下で、アドレスＸは、行デコーダ１１１０によって受信され、この行デコーダ１１１０は次に、アレイ１１２０内の行及びアドレス障害検出アレイ１１３０内の行にアクセスするワード線をアクティブ化する。アドレス障害検出回路１１７０は、アドレス障害検出アレイ１１３０内の各列の値を感知する。各列の値は、アドレス障害検出アレイ１１３０内のアクティブ化された各行における値の論理「ＯＲ」となる。各列からの値は、コンパレータ１１８０への入力となり、このコンパレータは、アドレスＸに対する受信された値（又は、この例では、アドレスＸの行アドレス部分）を比較する。前述したように、コンパレータ１１８０の出力は、誤った行がアクティブ化されている状況における障害を特定し、その理由は、その状況では、コンパレータは、２つの入力値が異なることを示す値を出力することになるからである。しかしながら、このスキーム単独では、障害に起因して２行がアクティブ化されている障害を伴うあらゆる状況において有効ではない。
改善された符号化スキームを図１８Ａに示す。当業者であれば、アドレス障害検出アレイ１１３０内の「１」値を記憶及び検出することは、「０」値の場合よりも多くのエネルギーを消費することを理解するであろう。この符号化スキームでは、追加のビットが記憶され、ここでは「ＰＢ」（極性ビット）とラベル付けされる。ＰＢが「０」である場合、符号化されたビットは、関連付けられたアドレスと直接一致する。ＰＢが「１」である場合、符号化されたビットは、関連付けられたアドレスの反転バージョンである。この実施形態では、アドレス内のビットの半分超が「１」であるときは常に、「１」値がＰＢに使用される。例えば、アドレス「１１１１」については、「００００」の値がアドレス障害検出アレイ１１３０内に記憶され、「１」がその値のためにＰＢビットに記憶され、それぞれの値が対応するアドレスの反転バージョンであることを示す。このスキームに従うことにより、メモリシステムは、図１７の先行技術のスキームを使用している場合よりも少ないエネルギーを消費することになる。
図１８Ｂは、複数行検出（ＭＲＤ）のための追加の列を有する、図１８Ａの符号化スキームと同様の改善された符号化スキームを示す。ＭＲＤ列は、各行に「１」を含有する。複数行検出の詳細な説明は、以下に包含される。
別の改善された符号化スキームを図１９に示す。ここで、アドレス内の各「０」は、アドレス障害検出アレイ１１３０内の「０１」として符号化され、アドレス内の各「１」は、アドレス障害検出アレイ１１３０内の「１０」として符号化される。したがって、アドレス「００００」は「０１０１０１０１」として符号化され、アドレス「１１１１」は「１０１０１０１０」として符号化される。アドレス内の各ビットＡｘは、ＥＡｘ及びＥＢｘとして符号化される。これは、アドレス障害検出回路１１３０内の符号化された値は、対応するアドレスの２倍のビットを含むことを意味する。任意の２つのアドレスは、少なくとも１つのビットだけ互いに常に異なるため、２つのアドレスに対応する任意の２つの符号化された値の合計は、少なくとも１つのビット対（ＥＡｘ及びＥＢｘ）に「１１」パターンを含む。したがって、アドレス障害検出アレイ１１３０の感知された値に「１１」パターンを検出することは、２つのアドレスがアクティブ化されていることを示し、これは、障害状態である。これは、図１７の先行技術の解決策が、少なくとも時には検出することができない障害状態のタイプである。
図１２は、図１９の符号化スキームを実装するためのアドレス障害検出システム及び方法の実施形態を示す。メモリシステム１２００は、アドレス障害検出回路１２１０がアドレス障害検出回路１１７０とは異なる設計に従うことを除いて、メモリシステム１１００と同じ構成要素を備える。ここで、アドレス障害検出回路１２１０は、アドレス障害検出アレイ１１３０内の各列からの出力を受信し、任意の所与の列内の値は、論理的に「ＯＲ」にされ、その列の出力を生成する。
図１２は、アドレス障害検出回路１２１０の一実施形態を更に示す。ビットＥＡｘ及びＥＢｘを含む行のアクティブ化に応答して（ここで、ｘ＝アドレス障害検出回路１２１０の各行内の符号化されたアドレスビットの数）、各ビット対ＥＡｘ及びＥＢｘは、アドレス障害検出回路１２１０に入力される。アドレス障害検出回路１２１０は、図示のように構成されたＮＡＮＤゲート１２０１及び１２０４、ＮＯＲゲート１２０２並びにインバータ１２０３を備える。アドレス障害検出回路１２１０の出力は、入力が「０１」又は「１０」である場合は「０」となり、そうでなければ「１」となる。「１」は、障害状態を示し（通常動作中に「１１」又は「００」パターンが発生すべきではないため）、ＥＡｘ及びＥＢｘを「１１」とさせる唯一の状況である１行の代わりに２行がアクティブ化されたこと、又はＥＡｘ及びＥＢｘを「００」とさせる唯一の状況である受信されたアドレスが変更されていることを示す。したがって、アドレス障害検出回路１２１０は、２行が不適切にアクティブ化された障害状況を検出することができ、これは、先行技術のシステムにはない特徴である。
図１３Ａは、改善されたアドレス障害検出システムの別の実施形態を示す。メモリシステム１３００は、前述の実施形態のように、行デコーダ１１１０、アレイ１１２０及び列デコーダ１１５０を含む。メモリシステム１３００は、アドレス障害検出アレイ１３３０、アドレス障害検出アレイ１３３１及びアドレス障害検出回路１３１０を更に含む。列デコーダ１１５０は、マルチプレクサのセットであり、多くの場合、階層型マルチプレクサを備える。図１３Ｂを参照すると、例示的な列デコーダ１１５０の一部が示されている。アレイ１１２０内の各列は、ビット線に結合される。ここで、４本のビット線が示され、ＢＬ０〜ＢＬ３とラベル付けされている。マルチプレクサの第１の階層は、アクティブ化される一対の隣接するビット線を選択する。２つのそのようなマルチプレクサ、すなわち、Ｔ０及びＴ１が示されている。マルチプレクサの第２の階層は、一対の隣接するビット線の中からビット線を選択する。ここで、各ビット線は、Ｖ０〜Ｖ３とラベル付けされている、それ自体のマルチプレクサを有する。したがって、ＢＬ０が選択されることが意図される場合、Ｗ０及びＶ０がアクティブ化される。
再び図１３Ａを参照すると、列デコーダ１１５０は、行デコーダ１１１０と同様に障害の影響を受けやすいことが理解され得る。この例では、アドレスＸが、列デコーダ１１５０に入力される。ここで、アドレスＸは、行アドレス部分及び列アドレス部分を備える。アドレスＸは、どのマルチプレクサがアクティブ化されるかを示すビットを含む（これは次に、ビット線をアサートする）。各ビット線は、アドレス障害検出アレイ１３１０内の行に結合される。ビット線がアサートされると、アドレス障害検出アレイ１３３０内の行がアサートされ、アドレス障害検出アレイ１３３１内の行がアサートされ、値が出力される。その値は、アドレスＸの列部分と比較することができる。値が異なる場合、障害が発生しており、誤ったビット線がアサートされている。
図１３Ａの実施形態で使用するための例示的な符号化スキームを図２０に示す。ここでは、マルチプレクサの２つの階層が使用される。第１の階層は、値Ｔ［０］〜Ｔ［３］によって制御されるマルチプレクサを備え、第２の階層は、値Ｖ［０］〜Ｖ［７］によって制御されるマルチプレクサを備える。追加の階層が可能であることを理解されたい。ここで、第１の階層内の各マルチプレクサは、３ビット値（例えば、Ｖ［０］＝０００）に関連付けられ、第２の階層内の各マルチプレクサは、２ビット値（例えば、Ｔ［０］＝００）に関連付けられる。アドレス障害検出アレイ１３３０及び１３３１は、各マルチプレクサ値のための符号化された値を含む。図１９のように、アドレスの列構成要素における各「０」は、「０１」として符号化され、アドレス内の各「１」は、「１０」として符号化される。
再び図１３Ａを参照すると、図２０の符号化スキームを使用することができる。アドレス障害検出回路１３１０は、アドレス障害検出回路１２１０と同じ設計に従い、アドレス障害検出アレイ１３１０内に記憶された符号化された値のビット対において「１１」又は「００」パターンが検出される場合に「０」を出力する。したがって、メモリシステム１３００は、アドレスの列構成要素内の障害を検出することができる。
図１４及び図１５は、既に説明した実施形態の変形を示す。分かり得るように、実施形態の機能ブロックは、異なる構成で配置することができる。図１４では、高電圧デコーダ１１４０は、アレイ１１２０とアドレス障害検出アレイ１１３０との間に結合されている。システムは、他の点では、前の実施形態と同じように動作する。図１５では、行デコーダ１１１０は、アレイ１１２０とアドレス障害検出アレイ１１３０との間に結合されている。アドレス障害検出感知増幅器１５１０は、アドレス障害検出アレイ１１３０とアドレス障害検出回路１３１０との間に結合されている。システムは、他の点では、前の実施形態と同じように動作する。
図１６は、メモリシステム１６００を示す。ここで、行デコーダ１６０３は、２つのアレイ、アレイ１６０１及びアレイ１６０２と共に動作する。アレイ１６０１は、高電圧デコーダ１６０４、列デコーダ１６０６及び感知増幅器１６０８に結合される。アレイ１６０２は、高電圧デコーダ１６０５、列デコーダ１６０７及び感知増幅器１６０９に結合される。単一アドレス障害検出アレイ１６１０が使用される。アドレス障害検出アレイ１６１０は、アドレス障害検出回路１６１１及びコンパレータ１６１２に結合され、前述の実施形態と同様に動作することができる。
図２１は、メモリシステム２１００を示す。メモリシステム２１００は、アレイ１１２０、アドレス障害検出アレイ１１３０及びアナログコンパレータ２１１０を備える。この例では、アドレス障害検出アレイ１１３０は、それぞれ「１」値を記憶するフラッシュメモリ又はＲＯＭセルの単一の列を備える。ワード線がアサートされると、その行内の対応するセルは、電流Ｉｒを生成する「１」を出力する。Ｉｒの典型的な値は、２０μＡである。２つ以上のワード線がアサートされる場合（これは、障害が意図されたワード線及び意図しないワード線をアサートさせるときに起こる）、アドレス障害検出アレイ１１３０内の２つ以上のセルは、「１」を出力し、合計出力電流は、ｎ*Ｉｒであり、ここで、ｎは、アクティブ化されたワード線の数である。出力は、アナログコンパレータ２１１０に入力される。基準電流もまた、アナログコンパレータに入力される。例示的な基準電流は、１．３Ｉｒである。アドレス障害検出アレイ１１３０からの入力が１．３Ｉｒを超える場合、アナログコンパレータ２１１０の出力は「１」となり、これは、２つ以上のワード線がアクティブ化されることを表し、それは、障害状態を示す。アドレス障害検出アレイ１１３０からの入力が１．３Ｉｒ未満である場合、出力は「０」となり、これは、１つ又はゼロのワード線がアクティブ化されることを表し、それは、非障害状態を示す。（ゼロのワード線状況が障害であることは可能である。本実施形態は、その状態を検出しない。）１．３以外の他の倍数が選択され得ることを理解されたい。
アドレス障害検出アレイ１１３０がフラッシュメモリセルを備えるいくつかの実施形態では、セル内の「１」状態は、（Ｉｒのセル電流を有する）消去状態であり、セル内の「０」状態は、（約０μＡのセル電流を有する）プログラミングされた状態である。アドレス障害検出アレイ１１３０がフラッシュメモリセルを備える他の実施形態では、セル内の「１」は、消去状態であり、セル内の「０」状態は、セルとアレイ列との間にビット線接触がない状態である。
図２２は、メモリシステム２２００を示す。メモリシステム２２００は、アドレス障害検出アレイ１１３０内に２列のセルを有することを除いて、図２１のメモリシステム２１００と同様である。メモリシステム２２００は、アレイ１１２０、アドレス障害検出アレイ１１３０並びにアナログコンパレータ２２１０及び２２２０を備える。この例では、アドレス障害検出アレイ１１３０は、「１」値をそれぞれ記憶する２列のフラッシュメモリ又はＲＯＭセルを備える。ワード線がアサートされると、その行内の対応するセルがそれぞれ、電流Ｉｒに対応する「１」を出力する。Ｉｒの典型的な値は、２０μＡである。２つ以上のワード線がアサートされた場合（これは、障害状態のタイプである）、アドレス障害検出アレイ１１３０内の２つ以上の対のセルは、「１」を出力し、各列内の合計出力電流は、ｎ*Ｉｒであり、ここで、ｎは、アクティブ化されたワード線の数である。出力は、アナログコンパレータ２２１０及び２２２０に入力される。０．５Ｉｒ及び１．１Ｉｒなどの基準電流も、アナログコンパレータ２２１０及び２２２０にそれぞれ入力される。アドレス障害検出アレイ１１３０からの入力が１．１Ｉｒを超える場合、コンパレータ２２２０の出力は、２つ以上のワード線がアクティブ化されることを表す「１」となり、それは、障害状態を示す。アドレス障害検出アレイ１１３０からの入力が０．５Ｉｒを超えるが１．１Ｉｒ未満である場合、コンパレータ２２１０の出力は「１」となり、コンパレータ２２２０の出力は、正確に１つのワード線がアクティブ化されることを表す「０」となり、それは、非障害状態を示す。アドレス障害検出アレイ１１３０からの入力が０．５Ｉｒ未満である場合、コンパレータ２２１０の出力は、どのワード線もアクティブ化されないことを表す「０」となり、それは、障害状態を示す。特定の数（例えば、３）のワード線が障害状態にあるかどうかを判定するために、１．１以外の他の倍数が選択され得ることが理解され得る。
図２３は、メモリシステム２３００を示す。メモリシステム２３００は、アレイ１１２０、アドレス障害検出アレイ１１３０及びアナログコンパレータ２３１０を備える。メモリシステム２３００は、アドレス障害検出アレイ１１３０が、それ自体の制御ゲート信号（ＣＧＡＦＤ）、消去ゲート信号（ＥＧＡＦＤ）及びソース線ゲート信号（ＳＬＧＡＦＤ）によって制御されることを除いて、図２１のメモリシステム２１００と同じである。図２１のように、アレイ１１２０及びアドレス障害検出アレイ１１３０は、ワード線を共有する。したがって、この実施形態では、アレイ１１２０及びアドレス障害検出アレイ１１３０は、ワード線を共有するが、別個の高電圧制御線を使用する。
図２４は、メモリシステム２４００を示す。メモリシステム２４００は、アレイ１１２０及びアドレス障害検出アレイ１１３０を備える。アドレス障害検出アレイ１１３０は、フラッシュメモリセルの１つ以上の列を備える。アレイ１１２０及びアドレス障害検出アレイ１１３０はワード線及び高電圧制御線（制御ゲート、消去ゲート及びソース線ゲート信号）を共有するため、アドレス障害検出アレイ１１３０の特定の行内のセルは、その同じ行内のセルがアレイ１１２０内で消去されると、消去される。したがって、適切な値が、消去動作に続いてコントローラ又は他のデバイスによって、アドレス障害検出アレイ１１３０内の消去された各行にプログラミングされる必要がある。アドレス障害検出アレイ１１３０内の特定の列は、図１７〜図２０の符号化スキーム又は別の符号化スキームを使用して、可能な各アドレスの行部分及び／又は列のために符号化された検証ビットを含む。
図２５は、メモリシステム２５００を示す。メモリシステム２５００は、アレイ１１２０及びアドレス障害検出アレイ１１３０を備える。アドレス障害検出アレイ１１３０は、フラッシュメモリセルの１つ以上の列を備える。メモリシステム２５００は、メモリシステム２５００は、パワーダウン動作中に１つ以上のビット線を接地に引き下げる回路２５１０及び２５２０を備えることを除いて、メモリシステム２４００と同一である。メモリシステム２５００は、アドレス障害検出アレイ１１３０内の各列又はより少ない量のためのそのような回路上に備えることができることを理解されたい。アドレス障害検出アレイ１１３０内の特定の列は、図１７〜図２０の符号化スキーム又は別の符号化スキームを使用して、可能な各アドレスの行部分及び／又は列のために符号化された検証ビットを含む。
図２６は、メモリシステム２６００を示す。メモリシステム２６００は、アレイ１１２０、アドレス障害検出アレイ１１３０及びアナログコンパレータ２６３０を備える。アドレス障害検出アレイ１１３０は、フラッシュメモリセルの１つ以上の列を備える。メモリシステム２６００は、メモリシステム２６００が極性列２６１０及び複数行検出ＭＲＤ列２６２０を備えることを除いて、メモリシステム２５００と同一である。極性列２６１０は、図１８のＰＢビットの機能を実行するために、各行に対して単一のビットを含む。複数行検出列２６２０は、「１」を記憶する各行に対して単一のセルを含む。この列は、図２１に関して前述した機能を実装する。アドレス障害検出アレイ１１３０内の他の列は、図１７〜図２０の符号化スキーム又は別の符号化スキームを使用して、可能な各アドレスの行部分及び／又は列のために符号化された検証ビットを含む。
本明細書に説明される実施形態の全てにおいて、障害が示される場合、メモリシステムは適切なステップをとることができる。例えば、メモリシステムは、障害によって影響を受けた任意の読み出し動作の結果を無視することができ、読み出し動作を繰り返すことができる。メモリシステムはまた、障害によって影響を受けた任意の書き込み動作を繰り返すことができる。アレイ１１２０がフラッシュメモリセルを備える状況では、メモリシステムは、書き込み（プログラミング）動作を繰り返す前に、アレイの関連部分を最初に消去することができる。
図２７は、感知回路の一実施形態を示す。感知回路２７００は、バイアストランジスタ２７０２及び２７０３、電流ソーストランジスタ２７０１及び２７０３並びにコンパレータ２７０５を備える。バイアストランジスタ２７０２は、アドレス障害検出アレイ１１３０内のビット線（列）に接続する。バイアストランジスタ２７０３は、ダミービット線又は基準電流発生器に接続する。
電流ソーストランジスタ２７０１及び２７０３のための適切なトランジスタを選択することによって、異なる構成を選択することができる。１つの構成では、コンパレータ２７０５の出力は、１つのワード線がアサートされているか否かを示す。電流ソーストランジスタ２７０１及び２７０３は、０．５*ＩＲに等しい電流を発生するように選択され、ここで、ＩＲは、ワード線がアサートされたときに単一のセルによって引き込まれる電流である。この構成では、コンパレータ２７０５からの「０」の出力は、どのワード線もアサートされないことを示し、「１」の出力は、１つのワード線がアサートされることを示す。
別の構成では、コンパレータ２７０５の出力は、２つ以上のワード線がアサートされるか否かを示す。電流ソーストランジスタ２７０１及び２７０３は、１．１*ＩＲに等しい電流を発生するように選択され、ここで、ＩＲは、ワード線がアサートされるときに単一のセルによって引き込まれる電流である。この構成では、コンパレータ２７０５からの「０」の出力は、１つのワード線又はより少ないワード線がアサートされることを示し、２つ以上のワード線がアサートされることを示す。
図２８は、感知回路２７００の追加的な詳細を示す。バイアススイッチ２８０１及び２８０２もまた示されている。
図２９は、感知回路の別の実施形態を示す。感知回路２９００は、バイアストランジスタ２９０２及び２９０４並びに電流ミラートランジスタ２９０１及び２９０３を備える。バイアストランジスタ２９０２は、アドレス障害検出アレイ１１３０内のビット線（列）に接続する。バイアストランジスタ２９０４は、接地に接続する。出力は、「１」又は「０」がアドレス障害検出アレイ１１３０からそのビット線上で出力されているかどうかを示す。
図３０は、感知回路の別の実施形態を示す。感知回路３０００は、バイアストランジスタ３００４及び３００６、電流ミラートランジスタ３００１及び３００５並びにトランジスタ３００２及び３００３を備える。バイアストランジスタ３００４は、アドレス障害検出アレイ１１３０内のビット線（列）に接続する。バイアストランジスタ３００６は、接地に接続する。出力は、「１」又は「０」がアドレス障害検出アレイ１１３０からそのビット線上で出力されているかどうかを示す。
図３１は、アドレス障害検出アレイ１１３０内に使用することができるフラッシュメモリセル３１００のレイアウトを示す。フラッシュメモリセル３１００は、図１のメモリセル１０のアーキテクチャに従う。
図３２は、アドレス障害検出アレイ１１３０内に使用することができるＲＯＭセル３２００のレイアウトを示す。ＲＯＭメモリセル３２００は、図１のメモリセル１０のアーキテクチャに従うが、ＲＯＭセルとして動作するように修正される。
図３３は、メモリアレイ（メモリアレイ１００１、１００２、１００３及び１００４など）内のセクタの８本のワード線のための行デコーダ３３００を示す。行デコーダ３３００は、上述の実施形態では行デコーダ１１１０用に使用することができる。行デコーダ３３００は、メモリアレイ内のセクタを選択する線ＸＰＡ、ＸＰＢ、ＸＰＣ及びＸＰＤとしてここでは示される、プリデコードされたアドレス信号を受信するＮＡＮＤゲート３３０１を備える。ＸＰＡ、ＸＰＢ、ＸＰＣ及びＸＰＤが全て「高」である場合、ＮＡＮＤゲート３３０１の出力は「低」となり、この特定のセクタが選択される。
行デコーダ３３００は、インバータ３３０２、ワード線ＷＬ０を生成するためのデコーダ回路３３１０、ＷＬ７を生成するためのデコーダ回路３３２０、並びにワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５及びＷＬ６を生成するための追加のデコーダ回路（図示せず）を更に備える。
デコーダ回路３３１０は、図示されるように構成された、ＰＭＯＳトランジスタ３３１１、３３１２及び３３１４、並びにＮＭＯＳトランジスタ３３１３及び３３１５を備える。デコーダ回路３３１０は、ＮＡＮＤゲート３３０１の出力、インバータ３３０２の出力及びプリデコードされたアドレス信号ＸＰＺＢ０を受信する。この特定のセクタが選択され、ＸＰＺＢ０が「低」である場合、ＷＬ０がアサートされる。ＸＰＺＢ０が「高」である場合、ＷＬ０はアサートされない。
デコーダ回路３３２０は、図示されるように構成された、ＰＭＯＳトランジスタ３３２１、３３２２及び３３２４並びにＮＭＯＳトランジスタ３３２３及び３３２５を備える。デコーダ回路３３２０は、ＮＡＮＤゲート３３０１の出力、インバータ３３０２の出力及びプリデコードされたアドレス信号ＸＰＺＢ７を受信する。この特定のセクタが選択され、ＸＰＺＢ７が「低」である場合、ＷＬ７がアサートされる。ＸＰＺＢ７が「高」である場合、ＷＬ７はアサートされない。
ＷＬ１、ＷＬ２及びＷＬ３、ＷＬ４、ＷＬ５及びＷＬ６のためのデコーダ回路（ここで図示される）は、それらが、ＸＰＺＢ０又はＸＰＺＢ７の代わりにそれぞれ、入力ＸＰＺＢ１、ＸＰＺＢ２、ＸＰＺＢ３、ＸＰＺＢ４、ＸＰＺＢ５及びＸＰＺＢ６を受信することを除いて、デコーダ回路３３１０及び３３２０と同じ設計に従うことが理解される。
このセクタが選択され、ＷＬ０がアサートされることが望ましい状況では、ＮＡＮＤゲート３３０１の出力は「低」となり、インバータの出力は「高」となる。ＰＭＯＳトランジスタ３３１１がオンにされ、ＰＭＯＳトランジスタ３３１２とＮＭＯＳトランジスタ３３１３との間のノードは、ワード線ＷＬ０がアサートされるときに「低」となるＸＰＺＢ０の値を受信する。これは、ＰＭＯＳトランジスタ３３１４をオンにし、それは、ＷＬ０「高」をＺＶＤＤに引き、これは、アサートされた状態を示す。この場合において、ＸＰＺＢ７は「高」であり、ＷＬ７がアサートされないことを意味し、これはＰＭＯＳトランジスタ３３２２とＮＭＯＳトランジスタ３３２３との間のノードをＸＰＺＢ７の値（これは「高」である）に引き、これはＮＭＯＳトランジスタ３３２５をオンにし、ＷＬを「低」にさせ、これは、アサートされない状態を示す。このようにして、このセクタが選択されると、ワード線ＷＬ０．．．ＷＬ７のうちの１つを選択することができる。
図３４は、高電圧デコーダ１０１８〜１０２１の一部として消去ゲートデコーダ３４００を示す。消去ゲートデコーダ３４００は、図示のように構成されたＮＭＯＳトランジスタ３４０１並びにＰＭＯＳトランジスタ３４０２及び３４０３を備える。ＰＭＯＳトランジスタ３４０３は、電流ミラーバイアスレベルとしてＥＧＨＶ＿ＢＩＡＳを有する電流リミッタである。この消去ゲート信号（ＥＧ）がアサートされる場合、ＥＮ＿ＨＶ＿Ｎは低（例えば、０Ｖ又は１．２Ｖ又は２．５Ｖ）となり、これは、ＰＭＯＳトランジスタ３４０２をオンにし、ＮＭＯＳトランジスタ３４０１をオフにして、これは、消去ゲート（ＥＧ）を高（すなわち、＝ＶＥＧＳＵＰ、例えば、１１．５Ｖ）にさせる。この消去ゲート信号（ＥＧ）がアサートされない場合、ＥＮ＿ＨＶ＿Ｎは高となり、これは、ＰＭＯＳトランジスタ３４０２をオフにし、ＮＭＯＳトランジスタ３４０１をオンにして、これは、消去ゲート（ＥＧ）を低（すなわち、＝ＶＥＧＳＵＰ＿ＬＯＷレベル、例えば、０Ｖ又は１．２Ｖ又は２．５Ｖ）にさせる。
図３５は、高電圧デコーダ１０１８〜１０２１の一部としてソース線デコーダ３５００を示す。ソース線デコーダ３５００は、図示されるように構成された、ＮＭＯＳトランジスタ３５０１、３５０２、３５０３及び３５０４を備える。ＮＭＯＳトランジスタ３５０１は、ＳＬＲＤ＿ＥＮ信号に応答して読み出し動作中にソース線（ＳＬ）を低に引く。ＮＭＯＳトランジスタ３５０２は、ＳＬＰ＿ＥＮ信号に応答してプログラミング動作中にソース線（ＳＬ）を低に引く。ＮＭＯＳトランジスタ３５０３は、出力ＶＳＬＭＯＮを介して、モニタリング機能を実行する。ＮＭＯＳトランジスタ３５０４は、ＥＮ＿ＨＶ信号に応答してソース線（ＳＬ）に電圧を提供する。
図３６は、高電圧デコーダ１０１８〜１０２１の一部として制御ゲートデコーダ３６００を示す。制御ゲートデコーダ３６００は、ＮＭＯＳトランジスタ３６０１及びＰＭＯＳトランジスタ３６０２を備える。ＮＭＯＳトランジスタ３６０１は、信号ＥＮ＿ＨＶ＿Ｎに応答して制御ゲート信号（ＣＧ）を引き下げる。ＰＭＯＳトランジスタ３６０２は、信号ＥＮ＿ＨＶ＿Ｎに応答して制御ゲート信号（ＣＧ）を引き上げる。
図３７は、高電圧デコーダ１０１８〜１０２１の一部としてラッチ電圧シフタ３７００を示す。ラッチ電圧シフタ３７００は、図示された構成において、低電圧ラッチインバータ３７０９、ＮＭＯＳトランジスタ３７０３、３７０４、３７０７及び３７０８並びにＰＭＯＳトランジスタ３７０１、３７０２、３７０５及び３７０６を備える。ラッチ電圧シフタ１８００は、入力としてＥＮ＿ＳＥＣを受信し、ＥＮ＿ＳＥＣ及び接地よりも大きい電圧振幅を有するＥＮ＿ＨＶ及びＥＮ＿ＨＶ＿Ｎを出力する。

Claims (74)

  1. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のワード線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記行デコーダによるワード線のアサーションに応答して前記行デコーダによって受信された行アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すためのコンパレータと、を備え、
    行アドレス内の各「０」ビットについて、前記アドレス障害検出アレイは「０１」の値を記憶しており、行アドレス内の各「１」ビットについて、前記アドレス障害検出アレイは「１０」の値を記憶している、フラッシュメモリシステム。
  2. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のワード線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記行デコーダによるワード線のアサーションに応答して前記行デコーダによって受信された行アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すためのコンパレータと、を備え、
    行アドレス内の各「０」ビットについて、前記アドレス障害検出アレイは「１０」の値を記憶しており、行アドレス内の各「１」ビットについて、前記アドレス障害検出アレイは「０１」の値を記憶している、フラッシュメモリシステム。
  3. 前記アドレス障害検出アレイは、パワーダウン動作中に前記アドレス障害検出アレイ内の１つ以上の列を接地に引く１つ以上のソース線トランジスタを備える、請求項１または２に記載のシステム。
  4. 前記アドレス障害検出アレイは、セルの列を備え、セル内の第１の値は、前記セルを含む行内のビットが反転様式で記憶されたことを示し、前記セル内の第２の値は、前記セルを含む前記行内のビットが非反転様式で記憶されたことを示す、請求項１または２に記載のシステム。
  5. 前記メモリアレイ内の各フラッシュメモリセルは、スプリットゲート型フラッシュメモリセルである、請求項１または２に記載のシステム。
  6. 前記アドレス障害検出アレイ内の各メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項１または２に記載のシステム。
  7. 前記アドレス障害検出アレイ内の各メモリセルは、ＲＯＭセルである、請求項１または２に記載のシステム。
  8. 前記メモリアレイ内の各フラッシュメモリセルは、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされている、請求項１または２に記載のシステム。
  9. 前記アドレス障害検出アレイ内の各メモリセルは、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされたフラッシュメモリセルである、請求項１または２に記載のシステム。
  10. 前記メモリアレイ内の各フラッシュメモリセルは、浮遊ゲート及び消去ゲートを備え、前記浮遊ゲートの上隅部は、消去効率を高めるために、前記消去ゲートの入隅部の方へ突出している、請求項１または２に記載のシステム。
  11. 前記アドレス障害検出アレイ内の各メモリセルは、浮遊ゲート及び消去ゲートを備えるフラッシュメモリセルであり、前記浮遊ゲートの上隅部は、消去効率を高めるために、前記消去ゲートの入隅部の方へ突出している、請求項１または２に記載のシステム。
  12. 前記メモリアレイ内の各フラッシュメモリセルについて、フラッシュメモリセル内の消去状態が「１」値を表し、フラッシュメモリセル内のプログラミングされた状態が「０」値を表す、請求項１または２に記載のシステム。
  13. 前記アドレス障害検出アレイ内の各メモリセルはフラッシュメモリセルであり、前記フラッシュメモリセル内の消去状態が「１」値を表し、前記フラッシュメモリセル内のプログラミングされた状態が「０」値を表す、請求項１または２に記載のシステム。
  14. 前記メモリアレイ及び前記アドレス障害検出アレイは、異なる制御ゲート線、消去ゲート線及びソース線に結合されている、請求項１または２に記載のシステム。
  15. 前記アドレス障害検出アレイ内のデータを読み出すための感知回路を更に備える、請求項１または２に記載のシステム。
  16. 前記感知回路は、差動感知回路である、請求項１５に記載のシステム。
  17. 前記感知回路は、シングルエンド感知回路である、請求項１５に記載のシステム。
  18. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    メモリセルの列を備えるアドレス障害検出アレイであって、前記複数のワード線のそれぞれは、前記列内のメモリセルに結合されている、アドレス障害検出アレイと、
    前記列によって引き込まれた電流を基準電流と比較するための、及び前記列によって引き込まれた前記電流が前記基準電流を超える場合に障害を示すためのアナログコンパレータと、を備え、
    行アドレス内の各「０」ビットについて、前記アドレス障害検出アレイは「０１」の値を記憶しており、行アドレス内の各「１」ビットについて、前記アドレス障害検出アレイは「１０」の値を記憶している、フラッシュメモリシステム。
  19. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    メモリセルの列を備えるアドレス障害検出アレイであって、前記複数のワード線のそれぞれは、前記列内のメモリセルに結合されている、アドレス障害検出アレイと、
    前記列によって引き込まれた電流を基準電流と比較するための、及び前記列によって引き込まれた前記電流が前記基準電流を超える場合に障害を示すためのアナログコンパレータと、を備え、
    行アドレス内の各「０」ビットについて、前記アドレス障害検出アレイは「１０」の値を記憶しており、行アドレス内の各「１」ビットについて、前記アドレス障害検出アレイは「０１」の値を記憶している、フラッシュメモリシステム。
  20. 前記アドレス障害検出アレイは、パワーダウン動作中に前記アドレス障害検出アレイ内の１つ以上の列を接地に引く１つ以上のソース線トランジスタを備える、請求項１８または１９に記載のシステム。
  21. 前記メモリアレイ内の各フラッシュメモリセルは、スプリットゲート型フラッシュメモリセルである、請求項１８または１９に記載のシステム。
  22. 前記アドレス障害検出アレイ内の各メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項１８または１９に記載のシステム。
  23. 前記アドレス障害検出アレイ内の各メモリセルは、ＲＯＭセルである、請求項１８または１９に記載のシステム。
  24. 前記メモリアレイ内の各フラッシュメモリセルは、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされている、請求項１８または１９に記載のシステム。
  25. 前記アドレス障害検出アレイ内の各メモリセルは、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされたフラッシュメモリセルである、請求項１８または１９に記載のシステム。
  26. 前記メモリアレイ内の各フラッシュメモリセルは、浮遊ゲート及び消去ゲートを備え、前記浮遊ゲートの上隅部は、消去効率を高めるために、前記消去ゲートの入隅部の方へ突出している、請求項１８または１９に記載のシステム。
  27. 前記アドレス障害検出アレイ内の各メモリセルは、浮遊ゲート及び消去ゲートを備えるフラッシュメモリセルであり、前記浮遊ゲートの上隅部は、消去効率を高めるために、前記消去ゲートの入隅部の方へ突出している、請求項１８または１９に記載のシステム。
  28. 前記メモリアレイ内の各フラッシュメモリセルについて、フラッシュメモリセル内の消去状態が「１」値を表し、フラッシュメモリセル内のプログラミングされた状態が「０」値を表す、請求項１８または１９に記載のシステム。
  29. 前記アドレス障害検出アレイ内の各メモリセルは、フラッシュメモリセルであり、前記フラッシュメモリセル内の消去状態が「１」値を表し、前記フラッシュメモリセル内のプログラミングされた状態が「０」値を表す、請求項１８または１９に記載のシステム。
  30. 前記メモリアレイ及び前記アドレス障害検出アレイは、異なる制御ゲート線、消去ゲート線及びソース線に結合されている、請求項１８または１９に記載のシステム。
  31. 前記アナログコンパレータは、どの行も選択されていない場合に障害を示す、請求項１８または１９に記載のシステム。
  32. 前記アナログコンパレータは、１行のみが選択された場合に障害がないことを示す、請求項１８または１９に記載のシステム。
  33. 前記アナログコンパレータは、２つ以上の行が選択された場合に障害を示す、請求項１８または１９に記載のシステム。
  34. 前記アドレス障害検出アレイ内のデータを読み出すための感知回路を更に備える、請求項１８または１９に記載のシステム。
  35. 前記感知回路は、差動感知回路である、請求項３４に記載のシステム。
  36. 前記感知回路は、シングルエンド感知回路である、請求項３４に記載のシステム。
  37. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記列はインジケータ列を含み、前記複数のワード線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されており、インジケータ列内の各メモリセルは、同じ値を記憶している、アドレス障害検出アレイと、
    前記行デコーダによるワード線のアサーションに応答して前記行デコーダによって受信された行アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第１のコンパレータと、
    前記インジケータ列によって引き込まれた電流を基準電流と比較するための、及び前記インジケータ列によって引き込まれた前記電流が前記基準電流を超える場合に障害を示すための第２のコンパレータと、を備える、フラッシュメモリシステム。
  38. 行アドレス内の各「０」ビットについて、前記アドレス障害検出アレイが「０１」の値を記憶し、行アドレス内の各「１」ビットについて、前記アドレス障害検出アレイが「１０」の値を記憶している、請求項３７に記載のシステム。
  39. 前記アドレス障害検出アレイは、セルの列を備え、セル内の第１の値は、前記セルを含む行内のビットが反転様式で記憶されたことを示し、前記セル内の第２の値は、前記セルを含む前記行内のビットが非反転様式で記憶されたことを示す、請求項３７に記載のシステム。
  40. 前記アドレス障害検出アレイは、セルの列を備え、各セルは、「１」値を記憶している、請求項３７に記載のシステム。
  41. 前記メモリアレイ内の各フラッシュメモリセルは、スプリットゲート型フラッシュメモリセルである、請求項３７に記載のシステム。
  42. 前記アドレス障害検出アレイ内の各メモリセルは、ＲＯＭセルである、請求項３７に記載のシステム。
  43. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として列アドレスを受信するための列デコーダであって、前記列デコーダは、複数のビット線に結合されており、各ビット線は、前記メモリアレイ内のフラッシュメモリセルの列に結合されている、列デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のビット線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記列デコーダによるビット線のアサーションに応答して前記列デコーダによって受信された列アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値は異なる場合に障害を示すためのコンパレータと、を備え、
    列アドレス内の各「０」ビットについて、前記アドレス障害検出アレイが「０１」の値を記憶しており、列アドレス内の各「１」ビットについて、前記アドレス障害検出アレイが「１０」の値を記憶している、フラッシュメモリシステム。
  44. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として列アドレスを受信するための列デコーダであって、前記列デコーダは、複数のビット線に結合されており、各ビット線は、前記メモリアレイ内のフラッシュメモリセルの列に結合されている、列デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のビット線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記列デコーダによるビット線のアサーションに応答して前記列デコーダによって受信された列アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値は異なる場合に障害を示すためのコンパレータと、を備え、
    列アドレス内の各「０」ビットについて、前記アドレス障害検出アレイが「１０」の値を記憶しており、列アドレス内の各「１」ビットについて、前記アドレス障害検出アレイが「０１」の値を記憶している、フラッシュメモリシステム。
  45. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として列アドレスを受信するための列デコーダであって、前記列デコーダは、複数のビット線に結合されており、各ビット線は、前記メモリアレイ内のフラッシュメモリセルの列に結合されている、列デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のビット線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記列デコーダによるビット線のアサーションに応答して前記列デコーダによって受信された列アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値は異なる場合に障害を示すためのコンパレータと、を備え、
    前記アドレス障害検出アレイは、セルの列を備え、各セルは、「１」値を記憶している、フラッシュメモリシステム。
  46. 前記アドレス障害検出アレイは、セルの列を備え、セル内の第１の値は、前記セルを含む行内のビットが反転様式で記憶されたことを示し、前記セル内の第２の値は、前記セルを含む前記行内のビットが非反転様式で記憶されたことを示す、請求項４３から４５のいずれか一に記載のシステム。
  47. 前記メモリアレイ内の各フラッシュメモリセルは、スプリットゲート型フラッシュメモリセルである、請求項４３から４５のいずれか一に記載のシステム。
  48. 前記アドレス障害検出アレイ内の各メモリセルは、ＲＯＭセルである、請求項４３から４５のいずれか一に記載のシステム。
  49. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    入力として列アドレスを受信するための列デコーダであって、前記列デコーダは、複数のビット線に結合されており、各ビット線は、前記メモリアレイ内のフラッシュメモリセルの列に結合されている、列デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のワード線のそれぞれ及び前記複数のビット線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記行デコーダによるワード線のアサーションに応答して前記行デコーダによって受信された行アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第１のコンパレータと、
    前記列デコーダによるビット線のアサーションに応答して前記列デコーダによって受信された列アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第２のコンパレータと、を備え、
    行アドレス又は列アドレス内の各「０」ビットについて、前記アドレス障害検出アレイが「０１」の値を記憶しており、行アドレス又は列アドレス内の各「１」ビットについて、前記アドレス障害検出アレイが「１０」の値を記憶している、フラッシュメモリシステム。
  50. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    入力として列アドレスを受信するための列デコーダであって、前記列デコーダは、複数のビット線に結合されており、各ビット線は、前記メモリアレイ内のフラッシュメモリセルの列に結合されている、列デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記複数のワード線のそれぞれ及び前記複数のビット線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されている、アドレス障害検出アレイと、
    前記行デコーダによるワード線のアサーションに応答して前記行デコーダによって受信された行アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第１のコンパレータと、
    前記列デコーダによるビット線のアサーションに応答して前記列デコーダによって受信された列アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第２のコンパレータと、を備え、
    行アドレス又は列アドレス内の各「０」ビットについて、前記アドレス障害検出アレイが「１０」の値を記憶しており、行アドレス又は列アドレス内の各「１」ビットについて、前記アドレス障害検出アレイが「０１」の値を記憶している、フラッシュメモリシステム。
  51. 前記アドレス障害検出アレイは、パワーダウン動作中に前記アドレス障害検出アレイ内の１つ以上の列を接地に引く１つ以上のソース線トランジスタを備える、請求項４９または５０に記載のシステム。
  52. 前記アドレス障害検出アレイは、セルの列を備え、セル内の第１の値は、前記セルを含む行内のビットが反転様式で記憶されたことを示し、前記セル内の第２の値は、前記セルを含む前記行内のビットが非反転様式で記憶されたことを示す、請求項４９または５０に記載のシステム。
  53. 前記メモリアレイ内の各フラッシュメモリセルは、スプリットゲート型フラッシュメモリセルである、請求項４９または５０に記載のシステム。
  54. 前記アドレス障害検出アレイ内の各メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項４９または５０に記載のシステム。
  55. 前記アドレス障害検出アレイ内の各メモリセルは、ＲＯＭセルである、請求項４９または５０に記載のシステム。
  56. 前記メモリアレイ内の各フラッシュメモリセルは、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされている、請求項４９または５０に記載のシステム。
  57. 前記アドレス障害検出アレイ内の各メモリセルは、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされたフラッシュメモリセルである、請求項４９または５０に記載のシステム。
  58. 前記メモリアレイ内の各フラッシュメモリセルは、浮遊ゲート及び消去ゲートを備え、前記浮遊ゲートの上隅部は、消去効率を高めるために、前記消去ゲートの入隅部の方へ突出している、請求項４９または５０に記載のシステム。
  59. 前記アドレス障害検出アレイ内の各メモリセルは、浮遊ゲート及び消去ゲートを備えるフラッシュメモリセルであり、前記浮遊ゲートの上隅部は、消去効率を高めるために、前記消去ゲートの入隅部の方へ突出している、請求項４９または５０に記載のシステム。
  60. 前記メモリアレイ内の各フラッシュメモリセルについて、フラッシュメモリセル内の消去状態は、「１」値を表し、フラッシュメモリセル内のプログラミングされた状態は、「０」値を表す、請求項４９または５０に記載のシステム。
  61. 前記アドレス障害検出アレイ内の各メモリセルは、フラッシュメモリセルであり、前記フラッシュメモリセル内の消去状態は、「１」値を表し、前記フラッシュメモリセル内のプログラミングされた状態は、「０」値を表す、請求項４９または５０に記載のシステム。
  62. 前記メモリアレイ及び前記アドレス障害検出アレイは、異なる制御ゲート線、消去ゲート線及びソース線に結合されている、請求項４９または５０に記載のシステム。
  63. どの行も選択されていない場合に障害を示すアナログコンパレータを更に備える、請求項４９または５０に記載のシステム。
  64. １行のみが選択された場合に障害がないことを示すアナログコンパレータを更に備える、請求項４９または５０に記載のシステム。
  65. ２つ以上の行が選択された場合に障害を示すアナログコンパレータを更に備える、請求項４９にまたは５０記載のシステム。
  66. 前記アドレス障害検出アレイ内のデータを読み出すための感知回路を更に備える、請求項４９または５０に記載のシステム。
  67. 前記感知回路は、差動感知回路である、請求項６６に記載のシステム。
  68. 前記感知回路は、シングルエンド感知回路である、請求項６６に記載のシステム。
  69. フラッシュメモリシステムであって、
    行及び列に配置されたフラッシュメモリセルを備えるメモリアレイと、
    入力として行アドレスを受信するための行デコーダであって、前記行デコーダは、複数のワード線に結合されており、各ワード線は、前記メモリアレイ内のフラッシュメモリセルの行に結合されている、行デコーダと、
    入力として列アドレスを受信するための列デコーダであって、前記列デコーダは、複数のビット線に結合されており、各ビット線は、前記メモリアレイ内のフラッシュメモリセルの列に結合されている、列デコーダと、
    行及び列に配置されたメモリセルを備えるアドレス障害検出アレイであって、前記列はインジケータ列を含み、前記複数のワード線のそれぞれ及び前記複数のビット線のそれぞれは、前記アドレス障害検出アレイ内の行に結合されており、前記インジケータ列内の各メモリセルは、同じ値を記憶している、アドレス障害検出アレイと、
    前記行デコーダによるワード線のアサーションに応答して前記行デコーダによって受信された行アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第１のコンパレータと、
    前記列デコーダによるビット線のアサーションに応答して前記列デコーダによって受信された列アドレスを前記アドレス障害検出アレイから出力された値と比較するための、及び比較された値が異なる場合に障害を示すための第２のコンパレータと、
    前記インジケータ列によって引き込まれた電流を基準電流と比較するための、及び前記インジケータ列によって引き込まれた前記電流が前記基準電流を超える場合に障害を示すための第３のコンパレータと、を備える、フラッシュメモリシステム。
  70. 行アドレス又は列アドレス内の各「０」ビットについて、前記アドレス障害検出アレイが「０１」の値を記憶しており、行アドレス又は列アドレス内の各「１」ビットについて、前記アドレス障害検出アレイが「１０」の値を記憶している、請求項６９に記載のシステム。
  71. 前記アドレス障害検出アレイは、セルの列を備え、セル内の第１の値は、前記セルを含む行内のビットが反転様式で記憶されたことを示し、前記セル内の第２の値は、前記セルを含む前記行内のビットが非反転様式で記憶されたことを示す、請求項６９に記載のシステム。
  72. 前記アドレス障害検出アレイは、セルの列を備え、各セルは、「１」値を記憶している、請求項６９に記載のシステム。
  73. 前記メモリアレイ内の各フラッシュメモリセルは、スプリットゲート型フラッシュメモリセルである、請求項６９に記載のシステム。
  74. 前記アドレス障害検出アレイ内の各メモリセルは、ＲＯＭセルである、請求項６９に記載のシステム。
JP2019551964A 2017-03-23 2018-02-01 フラッシュメモリシステム内のアドレス障害検出 Active JP6817461B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/467,174 2017-03-23
US15/467,174 US10431265B2 (en) 2017-03-23 2017-03-23 Address fault detection in a flash memory system
PCT/US2018/016497 WO2018175001A1 (en) 2017-03-23 2018-02-01 Address fault detection in a flash memory system

Publications (2)

Publication Number Publication Date
JP2020511731A JP2020511731A (ja) 2020-04-16
JP6817461B2 true JP6817461B2 (ja) 2021-01-20

Family

ID=63583557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019551964A Active JP6817461B2 (ja) 2017-03-23 2018-02-01 フラッシュメモリシステム内のアドレス障害検出

Country Status (7)

Country Link
US (2) US10431265B2 (ja)
EP (1) EP3602562A4 (ja)
JP (1) JP6817461B2 (ja)
KR (1) KR102314292B1 (ja)
CN (2) CN116825172A (ja)
TW (1) TWI666642B (ja)
WO (1) WO2018175001A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534554B2 (en) 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US11132147B2 (en) * 2018-10-16 2021-09-28 Micron Technology, Inc. Memory command verification
US11521697B2 (en) * 2019-01-30 2022-12-06 STMicroelectronics International, N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
US11393532B2 (en) * 2019-04-24 2022-07-19 Stmicroelectronics International N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
US11289164B2 (en) * 2020-06-03 2022-03-29 Silicon Storage Technology, Inc. Word line and control gate line tandem decoder for analog neural memory in deep learning artificial neural network
WO2023091172A1 (en) * 2021-11-22 2023-05-25 Silicon Storage Technology, Inc. Address fault detection in a memory system

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302495A (ja) * 1987-04-03 1988-12-09 Toshiba Corp 半導体メモリ装置
JPH06201792A (ja) * 1993-01-06 1994-07-22 Nec Corp テスト回路
JPH06267283A (ja) * 1993-03-16 1994-09-22 Mitsubishi Electric Corp データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法
TW332342B (en) * 1996-11-11 1998-05-21 Mos Electronics Taiwan Inc Structure and fabrication method of split-gate flash memory
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5896327A (en) * 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
US6111001A (en) * 1998-11-24 2000-08-29 Ppg Industries Ohio, Inc. Compositions containing rheology modifiers with functional group-containing polymers
US6111801A (en) 1999-04-30 2000-08-29 Stmicroelectronics, Inc. Technique for testing wordline and related circuitry of a memory array
US6208557B1 (en) 1999-05-21 2001-03-27 National Semiconductor Corporation EPROM and flash memory cells with source-side injection and a gate dielectric that traps hot electrons during programming
US6590818B1 (en) * 2002-06-17 2003-07-08 Motorola, Inc. Method and apparatus for soft defect detection in a memory
DE60208376T2 (de) * 2002-10-07 2006-08-03 Infineon Technologies Ag Verfahren zum Speichern von Fehlern einer Speichervorrichtung in einem Diagnosefeld mit minimaler Speicherkapazität
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7257038B2 (en) 2006-01-03 2007-08-14 Infineon Technologies Ag Test mode for IPP current measurement for wordline defect detection
KR100781984B1 (ko) * 2006-11-03 2007-12-06 삼성전자주식회사 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법
DE102007058928A1 (de) * 2006-12-07 2008-06-26 Continental Teves Ag & Co. Ohg Verfahren und Halbleiterspeicher mit einer Einrichtung zur Erkennung von Adressierungsfehlern
US20090037782A1 (en) * 2007-08-01 2009-02-05 Arm Limited Detection of address decoder faults
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8775865B2 (en) * 2009-06-24 2014-07-08 Headway Technologies, Inc. Method and apparatus for scrubbing accumulated disturb data errors in an array of SMT MRAM memory cells including rewriting reference bits
US8560899B2 (en) * 2010-07-30 2013-10-15 Infineon Technologies Ag Safe memory storage by internal operation verification
TWI422017B (zh) 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8379468B2 (en) * 2011-06-27 2013-02-19 Freescale Semiconductor, Inc. Word line fault detection
US8625365B2 (en) 2011-08-18 2014-01-07 Freescale Semiconductor, Inc. Memory device and method using encode values for access error condition detection
JP2013191255A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 内容参照メモリシステム
KR20140013695A (ko) 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
US9490031B2 (en) 2014-02-26 2016-11-08 Freescale Semiconductor, Inc. High-speed address fault detection using split address ROM
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices
CN103916275A (zh) * 2014-03-31 2014-07-09 杭州华三通信技术有限公司 一种bfd检测装置和方法
US9472257B2 (en) 2014-05-15 2016-10-18 Qualcomm Incorporated Hybrid magnetoresistive read only memory (MRAM) cache mixing single-ended and differential sensing
US9263152B1 (en) * 2014-07-23 2016-02-16 Freescale Semiconductor, Inc. Address fault detection circuit
JP6430194B2 (ja) * 2014-09-29 2018-11-28 ルネサスエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20180277174A1 (en) 2018-09-27
EP3602562A4 (en) 2021-01-13
CN110431634B (zh) 2023-07-25
TW201835932A (zh) 2018-10-01
US20190378548A1 (en) 2019-12-12
EP3602562A1 (en) 2020-02-05
US10692548B2 (en) 2020-06-23
TWI666642B (zh) 2019-07-21
CN116825172A (zh) 2023-09-29
KR20190123771A (ko) 2019-11-01
US10431265B2 (en) 2019-10-01
CN110431634A (zh) 2019-11-08
KR102314292B1 (ko) 2021-10-20
JP2020511731A (ja) 2020-04-16
WO2018175001A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
JP6817461B2 (ja) フラッシュメモリシステム内のアドレス障害検出
KR100248868B1 (ko) 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
CN107045889B (zh) 半导体存储装置、其擦除方法及编程方法
US7359249B2 (en) Nonvolatile semiconductor memory device and method of rewriting data thereof
JPH07114077B2 (ja) 不揮発性半導体記憶装置
JP6728401B2 (ja) 改善されたフラッシュメモリセル及び関連するデコーダ
US5742615A (en) Non-volatile semiconductor memory
JP2001057088A (ja) Ｎａｎｄ型不揮発性メモリ
KR20000071465A (ko) 블럭 단위로 소거를 행하는 반도체 기억 장치
JP2002197883A (ja) 不揮発性半導体メモリ装置
KR20020091581A (ko) 진행성 결함 특성을 갖는 메모리 셀을 검사할 수 있는플래시 메모리 장치
JP2022511134A (ja) フラッシュメモリセルにアクセスするためのアレイの列及び行を構成する方法及び装置
US7796441B2 (en) Method of reading configuration data in flash memory device
CN108701483B (zh) 具有泄漏补偿的存储器电路
JP2009080884A (ja) 不揮発性半導体記憶装置
KR20240060673A (ko) 메모리 시스템에서의 어드레스 결함 검출
JP3346850B2 (ja) 不揮発性半導体メモリ
US20230162794A1 (en) Address fault detection in a memory system
WO2023091172A1 (en) Address fault detection in a memory system
JPH06163856A (ja) 一括消去型不揮発性半導体記憶装置およびその試験方法
JPH04214300A (ja) 不揮発性半導体記憶装置
JP2843216B2 (ja) 不揮発性半導体記憶装置
JP2020194610A (ja) 半導体記憶装置
JPH04159694A (ja) 不揮発性半導体記憶装置
JPH0831200A (ja) 不良メモリトランジスタの検出方法及びその検出装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201224

R150 Certificate of patent or registration of utility model

Ref document number: 6817461

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250