JP3346850B2 - 不揮発性半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体メモリ
に関するもので、特にフラッシュＥＥＰＲＯＭ(Electri
cally Erasable Programmable Read Only Memory) に関
するものである。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭは大容量で電気
的に書き換えが可能であるという特長を持つプログラマ
ブルメモリであり、現在広く用いられている。

【０００３】図１９に従来のフラッシュＥＥＰＲＯＭの
メモリセルアレイの一例を示す。これは図２０に示す回
路を実現したもので、図１９（ａ）は平面図、図１９
（ｂ）は図１９（ａ）のＡ−Ａ’線に沿った素子断面
図、図１９（ｃ）は図１９（ａ）のＢ−Ｂ’線に沿った
素子断面図、図１９（ｄ）は図１９（ａ）のＣ−Ｃ’線
に沿った素子断面図である。

【０００４】図１９（ａ）において、行線１はメモリセ
ルの制御ゲートを形成しており、この制御ゲートの下に
は浮遊ゲート２が基板のチャネル領域３上にゲート絶縁
膜４を介して設けられている。例えばアルミニウムで作
られた列線５は、隣あったメモリセルで共用されるドレ
イン６にコンタクト孔を介して接続されている。配線８
はデータの読出し時には基準電位（例えば接地電位）
を、浮遊ゲートから電子を放出するときは高電圧をそれ
ぞれ供給するための配線で、例えばアルミニウムで作ら
れ、隣合ったメモリセルで共用されるメモリセルのソー
ス７とコンタクト孔９により接続されている。

【０００５】このような不揮発性半導体メモリでは、メ
モリセルの閾電圧の大小は浮遊ゲートへの電子の注入量
で決定され、このメモリセルの閾電圧の大小でデータの
論理“１”及び論理“０”を記憶する。すなわち、選択
されたメモリセルの閾電圧が大きい時はオフのままであ
り、選択されたメモリセルの閾電圧が小さい時はメモリ
セルがオンするため、選択されたメモリセルを通して電
流が流れる。この電流が流れるか、流れないかで、デー
タの論理“１”，“０”を検出する。そこで、このよう
なフラッシュＥＥＰＲＯＭにおけるデータ記憶について
説明する。まず、一旦全てのメモリセルについて浮遊ゲ
ートに電子を注入して浮遊ゲートに蓄えられている電子
の量を均一にし、その後全てのメモリセルの浮遊ゲート
から電子を放出して２進データの一方を記憶する。続い
て、２進データの他方を記憶すべきメモリセルの制御ゲ
ートとドレインに選択的に高電圧を印加してチャネル電
流を流し、チャネル領域からメモリセルの浮遊ゲートに
電子を注入して２進データの他方を書き込む。

【０００６】このような従来のフラッシュＥＥＰＲＯＭ
においては、浮遊ゲートから電子を放出し過ぎるとメモ
リセルの閾電圧が負の値になって選択動作ができなくな
るという問題がある。そこで、電子を放出した後に読出
しを行い（ベリファイ）、適当な閾電圧になったか否か
をチェックするようにしている。すなわち、電子を放出
し過ぎないよう、電子の放出期間を短く設定し、放出と
読出しを何度も繰り返して行うことにより適切な閾電圧
を得るようにしている。

【０００７】この場合の放出の方法としては、制御ゲー
トを０ボルトにしておき、ソースあるいはドレインに高
電圧を印加することによって浮遊ゲートからソースある
いはドレインにトンネル効果で電子を放出する方法、あ
るいは制御ゲートを０ボルトにしておき、メモリセルが
作られている半導体基板を高電圧にして浮遊ゲートから
チャネル領域に電子をトンネル効果を利用して放出する
方法等が使用される。

【０００８】このトンネル効果が生じるように、浮遊ゲ
ートとチャネルとの間のゲート絶縁膜は極めて薄く、例
えば１００オングストローム程度に作られている。しか
しながら、ゲート絶縁膜の厚さ等の製造工程によるばら
つきにより、電子の放出後のメモリセルの閾電圧は全メ
モリセルが均一な値ではなく、ある幅をもってばらつく
ことになる。

【０００９】一般に、メモリセルに流れる電流は多い方
がデータの読出し速度も速くなり、またマージンも大き
くなる。よってメモリセルの閾電圧は低い方が良いが、
メモリセルの閾電圧のばらつき中で最も閾電圧の高いメ
モリセルを最適な閾電圧になるまで電子を放出すると、
ばらつき中の最も閾電圧の低いメモリセルの閾電圧が負
の値になってしまい好ましくない。

【００１０】前述した例で言えば、浮遊ゲートから電子
を放出しすぎてメモリセルの閾電圧が負の値になったと
きには、行線、すなわち制御ゲートが０ボルトの非選択
なメモリセルでもオンしているため列線５と配線８とが
接続状態となって、列線５から非選択なメモリセルを介
しても配線８に電流が流れる。したがって、データの読
出しにおいて、選択されたメモリセルがオフ状態のもの
であっても非選択なメモリセルを通して電流が流れるた
め、間違ったデータを読み出してしまう。あるいはデー
タの書き込みの時に列線５に電圧を印加したとしても非
選択なメモリセルを介して電流が流れてしまい、電圧が
下がってしまうため、データの書き込みに必要な十分な
電圧を供給する事ができない。

【００１１】

【発明が解決しようとする課題】したがって、上述した
ように電子を浮遊ゲートから放出した後の全メモリセル
の閾電圧のばらつきの中で最も閾電圧の低いメモリセル
の閾電圧が負の値にならないよう正の値にしておく必要
から、閾電圧のかなり高いメモリセルも存在する。

【００１２】電子の注入されたメモリセル及び電子が放
出されたメモリセルのそれぞれにおいて、最も閾電圧の
低いメモリセルと最も閾電圧の高いメモリセルとの閾電
圧の差はメモリセルを流れる電流の差となり、選択され
たメモリセルからのデータ読出し速度がメモリセルによ
って異なることになる。したがって、閾電圧がばらつく
場合、最も閾電圧の高いメモリセルによってデータの読
出し速度が決まってしまい、データの読出し速度を速く
できないという欠点があった。

【００１３】また、このように電子の放出後の閾電圧の
ばらつきの分布の中で、閾電圧のばらつき中で読出し速
度に悪影響を与える程度に閾電圧が高いメモリセルは、
製造ロットによっても異なるがせいぜい十数ビットから
数百ビットであるが、このような閾電圧が高くばらつい
ているメモリセルは、一般にメモリセルアレイ中に分散
して存在する。

【００１４】良く知られているように、行線あるいは列
線の断線、行線あるいは列線の隣同士の配線のショー
ト、列線とメモリセルの接続不良、メモリセルの浮遊ゲ
ートの電気的絶縁不良等の行あるいは列単位の不良につ
いては行あるいは列単位で不良のメモリセルを予備のメ
モリセルに置換えて使う冗長回路方式で救済することが
可能である。

【００１５】従来の公知の冗長回路方式の一例を図２１
に示す。メモリセルアレイに不良があった場合に、この
不良を行単位に置換えるためにメモリセルアレイ１０に
隣接して予備のメモリセルアレイ（Ｉ）１４が設けら
れ、予備の行デコーダ１５によって制御される。予備の
行デコーダ１５には不良の行が選択されたとき予備のメ
モリセル１４を選択するように不良のアドレスが記憶さ
れている。予備の行デコーダ１５が選択されて予備のメ
モリセル１４からデータを読出すときには、正規の行デ
コーダ１１でのデコード成立を防ぐように、予備の行デ
コーダ１５から正規の行デコーダ１１の動作を禁止する
制御信号が与えられ、正規のメモリセル１０が選択され
ないようにしている。

【００１６】更に、メモリセルアレイ１０に不良があっ
た場合に、この不良を列単位に置換えるためにメモリセ
ルアレイに隣接して予備のメモリセルアレイ（ＩＩ）１
６が設けられ、予備の列デコーダ１８によって制御され
ている。予備の列デコーダ１８には不良の列が選択され
たとき予備のメモリセル１６を選択するように不良の列
アドレスが記憶されている。予備の列デコーダ１８が選
択されて予備のメモリセル１６からデータを読出すとき
には、正規の列デコーダ１２でのデコード成立を防ぐよ
うに、予備の列デコーダ１８から正規の列デコーダ１２
の動作を禁止する制御信号が与えられ、正規のメモリセ
ル１０からデータが読出せないようにしている。

【００１７】しかし、前述したように、閾電圧が高くば
らついているメモリセルは広範囲にばらついて存在する
ため、このような従来の冗長回路の方式では用意すべき
予備のメモリセルの数が膨大になってしまい、実用的で
はなく、使用することはできない。したがって、上記の
ように閾電圧が高すぎるような不良メモリセルを救済す
ることができず、歩留まりが下がってしまうという欠点
を有する。

【００１８】この発明はこのような事情に鑑みてなされ
たもので、閾電圧が高すぎるメモリセルが広範囲に存在
する場合でも救済でき、より読出し速度の速い不揮発性
半導体メモリを提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明の第１の観点によ
れば、行線と、前記行線を選択するための行デコーダ
と、行及び列方向にマトリクス状に配列され前記行線に
より選択的に駆動されるメモリセルと、このメモリセル
の一端に接続される列線と、前記列線を選択するための
列デコーダと、前記メモリセルに不良があるときに、前
記メモリセルの代わりに使用される予備のメモリセル
と、前記不良のメモリセルの行番地を記憶するための、
前記行デコーダからのデコード信号により選択的に駆動
される行番地記憶用メモリセルと、前記不良のメモリセ
ルの列番地を記憶するための、前記列デコーダからのデ
コード信号により選択的に駆動される列番地記憶用メモ
リセルと、前記行及び列番地記憶用メモリセルに記憶さ
れたデータを読出すためのデータ読出し手段と、このデ
ータ読出し手段から読出されたデータに応じて、前記メ
モリセルから読み出されたデータと前記予備のメモリセ
ルから読み出されたデータのいずれを出力するかを切換
える読出しデータ切換え手段とを具備したことを特徴と
する不揮発性半導体メモリが提供される。

【００２０】前記予備のメモリセルに接続された予備メ
モリセル列線と、前記行及び列番地記憶用メモリセルに
それぞれ接続された行番地記憶用セル列線及び列番地記
憶用セル列線と、前記列線、前記予備メモリセル列線、
前記行番地記憶用セル列線、前記列番地記憶用セル列線
にそれぞれ接続され、前記メモリセル、前記予備のメモ
リセル、前記行番地記憶用メモリセル、前記列番地記憶
用メモリセルにデータをプログラムするためのデータプ
ログラム手段とをさらに備えるとよい。

【００２１】前記予備メモリセルは前記列線を選択する
ための列デコーダ出力に応じて選択される複数のメモリ
セル列を有していることが好ましい。

【００２２】また、本発明の第２の観点によれば、複数
の行線と、前記行線を選択するための行デコーダと、複
数の列線と、前記列線を選択するための列デコーダと、
これら行線と列線の交点に配置されたメモリセルと、こ
のメモリセルに隣接して設けられ、対応する行線に接続
された前記メモリセルに不良があるときに前記メモリセ
ルに代えて使用される予備のメモリセルと、前記メモリ
セルに隣接して設けられ、対応する前記行線に接続され
不良のメモリセルの行番地を記憶するための不良行記憶
用メモリセルと、不良のメモリセルの列番地を記憶する
ための、前記列デコーダからのデコード信号により選択
的に駆動される不良列記憶用メモリセルと、前記不良行
記憶用メモリセルから読出されたデータと前記不良列記
憶用メモリセルから読出されたデータとにより前記メモ
リセルから読出されたデータと、前記予備のメモリセル
から読出されたデータとを切換えて出力するデータ切換
え手段とを具備したことを特徴とする不揮発性半導体メ
モリが提供される。

【００２３】前記メモリセル、前記予備メモリセル、前
記不良行記憶用メモリセル、不良列記憶用メモリセルに
それぞれ接続されたデータプログラム手段とをさらに備
えるとよい。

【００２４】前記不良行記憶用メモリセル及び前記不良
列記憶用メモリセルから読み出されたデータに基づい
て、前記データプログラム手段による前記メモリセルと
前記予備のメモリセルとへのデータのプログラムを、切
り替え制御する選択手段をさらに備えるとよい。

【００２５】前記列線に接続され、前記メモリセルから
読出されたデータを記憶するラッチ回路を更に具備する
とよい。

【００２６】行線と、前記行線を選択するための行デコ
ーダと、行及び列方向にマトリクス状に配列され前記行
線により選択的に駆動され、浮遊ゲート中の電荷の量に
よってデータを記憶するメモリセルと、このメモリセル
の一端に接続される列線と、前記列線を選択するための
列デコーダと、前記メモリセルに不良があるときに、前
記メモリセルの代わりに使用され、前記メモリセルと同
等に構成された予備のメモリセルと、前記不良のメモリ
セルがある行番地を浮遊ゲート中の電荷の量によって記
憶する、前記行デコーダからのデコード信号により選択
的に駆動される行番地記憶用メモリセルと、前記不良の
メモリセルがある列番地を浮遊ゲート中の電荷の量によ
って記憶する、前記列デコーダからのデコード信号によ
り選択的に駆動される列番地記憶用メモリセルと、前記
行あるいは列番地記憶用メモリセルに記憶されたデータ
を読み出すためのデータ読み出し手段と、このデータ読
み出し手段から読み出されたデータに応じて、前記メモ
リセルからデータを読み出すか、前記予備のメモリセル
からデータを読み出すかを決めるデータ読み出し手段を
具備したことを特徴とする不揮発性半導体メモリが提供
される。さらに、本発明の第４の観点によれば、行線
と、前記行線を選択するための行デコーダと、行及び列
方向にマトリクス状に配列され前記行線により選択的に
駆動されるメモリセルの一端に接続される列線と、この
メモリセルの一端に接続される列線と、前記列線を選択
するための列デコーダと、前記メモリセルに不良がある
ときに、前記メモリセルの代わりに使用される予備のメ
モリセルと、前記不良のメモリセルがある行番地を記憶
する、前記行デコーダからのデコード信号により選択的
に駆動される行番地記憶用メモリセルと、前記不良のメ
モリセルがある列番地を記憶する、前記列デコーダから
のデコード信号により選択的に駆動される列番地記憶用
メモリセルと、前記行あるいは列番地記憶用メモリセル
に記憶されたデータを読み出すためのデータ読み出し手
段と、このデータ読み出し手段から読み出されたデータ
に応じて、前記メモリセルからデータを読み出すか、前
記予備のメモリセルからデータを読み出すかを決めるデ
ータ読み出し手段を具備したことを特徴とする不揮発性
半導体メモリが提供される。

【００２７】

【作用】メモリセルアレイ中に閾電圧の高すぎるメモリ
セルが存在しているときには、メモリセルアレイに隣接
してメモリセルの各行に対応して設けられた、閾電圧の
高すぎるメモリセルの行を記憶する行記憶用メモリセル
および、メモリセルの各列に対応して設けられた、閾電
圧の高すぎるメモリセルの列を記憶する列記憶用メモリ
セルにそのアドレスが記憶される。また、メモリセルア
レイに隣接して正規のメモリセルの閾電圧が高すぎたと
きこれに置換えて使用する予備のメモリセルが各行に対
応して設けられており、行記憶用メモリセルおよび列記
憶用メモリセルから読出されたデータにより、メモリセ
ルのデータかあるいは予備のメモリセルのデータかのい
ずれかが選択される。このような救済は閾電圧が高い場
合のように、メモリセル中にばらついて不良が存在する
場合に特に有効である。

【００２８】また、このような作用はメモリセルの列線
にラッチ回路を有する構成を有する不揮発性半導体メモ
リ装置においても同様である。

【００２９】

【実施例】以下、図面を参照して本発明の実施例のいく
つかを説明する。図１は本発明にかかる不揮発性半導体
メモリの概略構成を示すブロック図である。図１におい
ては、列デコーダ１２および行デコーダ１１により選択
されるメモリセルがマトリクス状に配置されたメモリセ
ルアレイＭと、予備のメモリセルＭ１およびそれぞれ行
及び列記憶用のメモリセルＭ２，Ｍ３が設けられてい
る。メモリセルＭの各列線Ｄには列デコーダ１２により
選択されるゲートＧ11〜Ｇ1Nを介してメモリセルへデー
タをプログラムするためのデータプログラム回路２１が
接続されているとともに、読出し制御信号Ｒ／ＮＰ（以
下、Ｎは逆論理を表わす）により制御されるゲートＧ21
を介して負荷回路２５およびセンスアンプ２６が接続さ
れている。また、予備のメモリセルＭ１の列線Ｄ−１に
は予備のメモリセルＭ１へデータをプログラムするため
のデータプログラム回路２２が接続されているととも
に、読出し制御信号Ｒ／ＮＰにより制御されるゲートＧ
22を介して負荷回路２７およびセンスアンプ２８が接続
されている。

【００３０】さらに、行記憶用のメモリセルＭ２の線Ｄ
−２にはメモリセルＭ２へデータをプログラムするため
のデータプログラム回路２３が接続されているととも
に、読出し制御信号Ｒ／ＮＰにより制御されるゲートＧ
23を介して負荷回路２９およびセンスアンプ３０が接続
され、列記憶用のメモリセルＭ３の線Ｄ−３にはメモリ
セルＭ３へデータをプログラムするためのデータプログ
ラム回路２４が接続されているとともに、読出し制御信
号Ｒ／ＮＰにより制御されるゲートＧ24を介して負荷回
路３１およびセンスアンプ３２が接続されている。

【００３１】センスアンプ２６および２８の出力はそれ
ぞれ後述する信号Ａおよびその反転信号ＮＡにより制御
されるスイッチ回路Ｓ１およびＳ２を経てデータ出力回
路３３から出力される。また、センスアンプ３０および
３２の出力は信号Ｅとともに３入力ＮＡＮＤゲートＮＡ
ＮＤ１に入力され、その出力は信号ＣとともにＮＡＮＤ
ゲートＮＡＮＤ２に入力され、その出力がＮＡ、そのイ
ンバータＩＮＶ１による反転信号が信号Ａとなってい
る。なお、この図１において、トランジスタがＮチャネ
ル型であるかＰチャネル型であるかの極性を示す記号の
付与されていないトランジスタは全てＮチャネル型であ
り、以降の実施例の図面においても同様である。

【００３２】図２はデータプログラム回路２１を制御す
る信号Ｐ１、及びデータプログラム回路２２を制御する
信号Ｐ２を生成するための信号生成回路の構成を示す回
路図である。

【００３３】信号ＳＴとＮＡが入力されるＮＡＮＤゲー
トＮＡＮＤ１１の出力Ｕは交差接続された２つのＮＡＮ
ＤゲートＮＡＮＤ１２、ＮＡＮＤ１３からなるフリップ
フロップＦＬにリセット信号ＮＲＳとともに入力され、
互いに逆論理の出力信号の一方は読出し制御信号Ｒ／Ｎ
Ｐ、正規セル指定信号ＮＭとともに３入力ＮＯＲゲート
ＮＯＲ１１に入力されている。このＮＯＲ１１の出力は
置換えセル指定信号ＣＭとともにＮＯＲゲートＮＯＲ１
２に入力され、その出力は消去信号ＥＲとともにＮＯＲ
ゲートＮＯＲ１３に入力され、その出力がＰ２となって
いる。一方、フリップフロップＦＬの他方側出力は読出
し制御信号Ｒ／ＮＰ、置換えセル指定信号ＣＭとともに
３入力ＮＯＲゲートＮＯＲ１４に入力されている。この
ＮＯＲ１４の出力は正規セル指定信号ＮＭとともにＮＯ
ＲゲートＮＯＲ１５に入力され、その出力は消去信号Ｅ
ＲとともにＮＯＲゲートＮＯＲ１６に入力され、その出
力がＰ１となっている。

【００３４】図３は不良のメモリセルの行を行記憶用メ
モリセルＭ２に、不良メモリセルの列を列記憶用メモリ
セルＭ３にそれぞれ記憶するときの図１に示した回路に
おける主要な内部ノードのタイミング波形を示すタイミ
ングチャートである。

【００３５】まず、メモリセルの浮遊ゲートから電子を
放出する前に、期間Ｔ１において、正規のメモリセルの
浮遊ゲートに電子を注入し、期間Ｔ２において置換え用
のメモリセルの浮遊ゲートに電子を注入し、全てのメモ
リセルを均一な状態にしておく。

【００３６】すなわち、期間Ｔ１のとき図２における信
号ＮＭを論理“１”に、信号ＣＭを論理“０”にする。
この時信号ＥＲは論理“０”であるので信号Ｐ１が論理
“１”になり、メモリセルにデータをプログラムする回
路２１が活性化される。この状態で選択された行線ＷＬ
及び選択された列デコーダの出力ＣＤに高電圧ＶＰが与
えられる。そしてデータプログラム回路２１により列線
Ｄに供給された高電圧がメモリセルのドレインに与えら
れる。この結果、メモリセルの制御ゲートである行線Ｗ
Ｌとドレインに供給された高電圧によりメモリセルＭの
浮遊ゲートに電子が注入される。

【００３７】期間Ｔ１で正規のメモリセルへの電子の注
入が終了すると、次の期間Ｔ２において置換え用の予備
のメモリセルの浮遊ゲートへ電子が注入される。期間Ｔ
２においては図２における正規セルを表す信号ＮＭを論
理“０”に、置換えセルを表す信号ＣＭを論理“１”に
することにより信号Ｐ２が論理“１”になるので、予備
のメモリセルにデータをプログラムするデータプログラ
ム回路２２が活性化される。そして選択された行線ＷＬ
に高電圧が与えられ、そしてデータプログラム回路２２
により列線Ｄ−１に供給された高電圧が予備のメモリセ
ルのドレインに与えられる。この結果、予備のメモリセ
ルＭ１の制御ゲートである行線ＷＬとドレインに供給さ
れた高電圧により予備のメモリセルＭ１の浮遊ゲートに
電子が注入される。

【００３８】正規のメモリセルへの電子の注入と予備の
メモリセルへの電子の注入とが終了すると、期間Ｔ３に
おいて正規のメモリセル及び予備のメモリセルの浮遊ゲ
ートから電子が放出される。このため、図２における信
号ＥＲが論理“１”になることにより信号Ｐ１，Ｐ２は
共に論理“０”となり、データプログラム回路２１およ
び２２は非動作状態となる。このとき全ての行線ＷＬは
０Ｖに設定され、メモリセルのソース電圧ＶＳには高電
圧ＶＰ”が供給される。このソースの高電圧ＶＰ”によ
り浮遊ゲート中の電子は放出される。このとき列線Ｄ及
びＤ−１は電気的に浮遊状態にされている。

【００３９】次の期間Ｔ４では浮遊ゲートからの電子の
放出状態をチェックするために、正規のメモリセルから
データが読出される。すなわち、メモリセルの閾電圧が
マイナスの値にならないように電子の放出が十分か、あ
るいは放出が足りないかのチェックがなされ、足りない
場合はもう一度ＶＳを高電圧にして浮遊ゲートからの電
子の放出が行われる。期間Ｔ４においては、信号Ｒ／Ｎ
Ｐが論理“１”になり、読出しモードに設定される。す
なわち、選択された行線ＷＬはチェックのための読出し
電圧ＶＣ' となり、選択された列デコーダの出力ＣＤと
ともに行と列の一本を選択し、交点にあるメモリセルか
らデータが読出される。信号Ｅは論理“０”で信号Ｃは
論理“１”であるので、この信号Ｅ及びＣにより信号Ａ
は論理“１”に信号ＮＡは論理“０”に設定され、図１
のスイッチング回路Ｓ１はオン、Ｓ２はオフし、メモリ
セルＭからデータが読出される。このとき使用される電
圧ＶＣ’は通常の読出しの時の電圧ＶＣよりも低い値に
設定され、この電圧ＶＣ’が制御ゲートに与えられたと
きにオフであるかオンであるかを調べることにより、メ
モリセルからの電子の放出状態をチェックしている。

【００４０】そして、この電子の放出と読出しのサイク
ルを所定の回数だけ繰り返し行い、所定の回数の繰り返
し後にもオフのままであるメモリセルを予備のメモリセ
ルと置換えるようにしている。この図３の実施例ではサ
イクルを２回繰り返し行う例を示している。

【００４１】なお、期間Ｔ５においては、信号Ｅを論理
“１”、信号Ｃを論理“０”にすることによって信号Ａ
は論理“０”に信号ＮＡは論理“１”に設定され、スイ
ッチング回路Ｓ１はオフ、Ｓ２はオンし予備のメモリセ
ルＭ１からデータが読出される。そして電子の放出が不
十分な場合、期間Ｔ６で再びメモリセルの浮遊ゲートか
ら電子の放出を期間Ｔ３と同様に行い、期間Ｔ７で正規
のメモリセルに関して電子の放出状態をチェックするた
めにデータの読出しを期間Ｔ４と同様に行い、期間Ｔ８
で予備の置換え用のメモリセルに関して電子の放出状態
をチェックするためにデータの読出しを行っている。

【００４２】このとき、例えば外部のこの不揮発性半導
体メモリをテストしているテスタ等に、放出状態が不十
分なメモリセルの番地を記憶しておき、どの行および列
のメモリセルを置換えるかを決定する。この後期間Ｔ９
で、置換え行及び置換え列記憶用のメモリセルに電子を
注入することによって置換えるべき番地を記憶する。

【００４３】期間Ｔ９においては、信号ＥＲを論理
“１”にすることにより信号Ｐ１，Ｐ２を論理“０”に
固定し、データプログラム回路２１及びデータプログラ
ム回路２２から高電圧が出力されないようにする。そし
て信号Ｒ／ＮＡを論理“０”としプログラムモードに設
定する。不良のメモリセルの存在する行線ＷＬを高電圧
ＶＰに設定し、データプログラム回路２３により線Ｄ−
２に高電圧を供給する。この結果、不良のメモリセルと
同一の行線に接続される不良のメモリセルに対応した置
換え行記憶用メモリセルＭ２の浮遊ゲートに電子が注入
されてその閾電圧は上昇し、選択されてもオフの状態が
維持される状態に設定される。一方、この不良のメモリ
セルが存在する列に対応する列デコーダの出力も高電圧
ＶＰにされ、この列デコーダの出力に接続されている置
換え列記憶用メモリセルＭ３の制御ゲートも高電圧とな
る。

【００４４】同時に、データプログラム回路２４によ
り、線Ｄ−３に高電圧が供給される。これにより、不良
のメモリセルに接続される列デコーダの出力線と同一の
出力線に接続される不良のメモリセルに対応した置換え
列記憶用メモリセルＭ３の浮遊ゲートに電子が注入さ
れ、その閾電圧は上昇し、選択されてもオフの状態が維
持される状態に設定される。

【００４５】このように、本発明においては、不良のメ
モリセルが存在する行と列に対応する置換え行記憶用メ
モリセルＭ２及び置換え列記憶用メモリセルＭ３に順次
電子の注入を行う。

【００４６】データ読出しモードの時には、これら置換
え行記憶用メモリセルＭ２と置換え列記憶用メモリセル
Ｍ３とからもデータの読出しを行い、もしもＭ２および
Ｍ３の両方のメモリセルに電子が注入されたものが読出
されたならば、予備のメモリセルＭ１から読出されたデ
ータを出力し、Ｍ２あるいはＭ３の少なくともいずれか
一方にしか浮遊ゲートに電子の注入が行われていないも
のが選択されたときは、正規のメモリセルＭから読出さ
れたデータを出力するようにして、常に良品のメモリセ
ルからデータを読出すようにする。

【００４７】この置換え行記憶用メモリセル及び置換え
列記憶用メモリセルへの行と列の記憶は、工場での製品
テストの時に不良のメモリセルの救済の目的のために行
っても良いが、ユーザがこの不揮発性半導体メモリを使
用しているときに、正規のメモリ中に不良が発生した場
合に、置換え行記憶用メモリセルと置換え列記憶用メモ
リセルに不良の行と列を記憶させてこの不良のメモリセ
ルを置換えて予備のメモリセルを使用するようにしても
良い。

【００４８】図４はメモリセルにデータをプログラムす
るときのタイミング波形を示すタイミングチャートであ
る。このタイミング波形はユーザがすでにデータのプロ
グラムが終了しているものについてデータを再び書換え
るときのものである。

【００４９】図４について図１および図２を参照して説
明する。まず、期間Ｔ１〜Ｔ３については図３の場合と
同様であり、期間Ｔ１では、浮遊ゲートから電子を放出
したときにメモリセルの閾電圧のばらつきをなるべく小
さく抑えるために全てのメモリセルの浮遊ゲートに電子
を注入する。期間Ｔ２においても図３に示した期間Ｔ２
におけるのと同様のタイミングで正規のメモリセルに異
常に閾電圧の高いものが発見されたときにこれに置換え
て使用する、置換え用の予備のメモリセルＭ１の全てに
電子を注入している。期間Ｔ３においても図３に示した
期間Ｔ３におけるのと同じ動作を示しており、正規のメ
モリセルと予備の置換え用メモリセルのソースＶＳに高
電圧ＶＰ”を印加して浮遊ゲート中の電子をメモリセル
のソース側に放出している。

【００５０】期間Ｔ４においては、メモリセルから電子
が放出された結果メモリセルの閾電圧が適当な値に達し
たかどうかをチェックするために、メモリセルからデー
タを読出すべく選択された行線、すなわちメモリセルの
制御ゲートに通常の読出しの時の電圧ＶＣよりも低い電
圧ＶＣ’を印加して正規のメモリセル及び置換え用の予
備のメモリセルからデータを読出している。この期間Ｔ
４においては同時に置換え行記憶用メモリセルＭ２及び
置換え列記憶用メモリセルＭ３からもデータの読出しを
行い、正規のメモリセルからのデータを出力するか予備
のメモリセルからのデータを出力するかを決定してい
る。

【００５１】期間Ｔ４になると、信号Ｒ／ＮＰは論理
“１”にされ読出しモードとなる。選択された置換え行
記憶用メモリセルＭ２の浮遊ゲートに電子が注入されて
いないときは選択された行のメモリセルに不良が存在し
ないことを表しており、センスアンプ３０は論理“０”
を出力する。同様に、選択された置換え列記憶用メモリ
セルＭ３の浮遊ゲートに電子が注入されていないときは
選択された列のメモリセルに不良が存在しないことを表
しており、センスアンプ３２は論理“０”を出力する。
これら選択行記憶用メモリセルＭ２からのデータ及び選
択列記憶用メモリセルＭ３からのデータのいずれか一方
が論理“０”の時は選択されたメモリセルに不良がない
ときであるから、信号Ａは論理“１”となりメモリセル
Ｍからのデータがデータ出力回路４に伝達される。

【００５２】一方、選択されたメモリセルが不良の時
は、対応して選択された置換え行記憶用メモリセルＭ２
の浮遊ゲートに電子が注入されてその閾電圧は高くなっ
ているため、選択されてもオフのままであり、これを検
出したセンスアンプ３０は論理“１”を出力する。同様
に、対応して選択された置換え列記憶用メモリセルＭ３
の浮遊ゲートに電子が注入されており、その閾電圧は高
くなっているため選択されてもオフのままであり、これ
をセンスアンプ３２が検出し論理“１”を出力する。こ
れら両方のセンスアンプからの出力が共に論理“１”に
なると信号Ａは論理“０”となり、メモリセルＭからの
データは出力回路４には伝達されず、置換え用の予備の
メモリセルＭ１からのデータが出力回路４に伝達され
る。

【００５３】このように不良の、メモリセルが選択され
たときは信号Ａが論理“０”となり予備のメモリセルか
らデータが出力されるので間違ったデータが出力される
ことはない。

【００５４】メモリセルＭ及び予備のメモリセルＭ１か
らの電子の放出が不十分なときは期間Ｔ５で更に電子の
放出を行い、期間Ｔ６で期間Ｔ４と同様に電子の放出量
のチェックのための読出しが行われる。

【００５５】全てのメモリセルＭ及び予備のメモリセル
Ｍ１からの電子の放出が完了し初期化が行われた後、選
択的にメモリセルに与えられたデータをプログラムす
る。

【００５６】このプログラムは、すでに全てのメモリセ
ルの閾電圧が低くされており、２進データの一方が記憶
された状態となっているため、与えられたデータが２進
データの他方の場合のみ選択されたメモリセルの浮遊ゲ
ートに電子が注入されることになる。この電子の注入の
前に期間Ｔ７において置換え行記憶用メモリセルＭ２及
び置換え列記憶用メモリセルＭ３からデータを読出し正
規のメモリセルと予備のメモリセルのいずれにデータを
プログラムするかを判断する。

【００５７】次に期間Ｔ７で行われるこの判断の動作に
ついて説明する。この期間Ｔ７においては信号ＮＭ、信
号ＣＭ、信号ＥＲは共に論理“０”であるが信号Ｒ／Ｎ
Ｐは論理“１”の読出しモードになっているので、図２
より信号Ｐ１，Ｐ２は共に論理“０”となり、データプ
ログラム回路からは高電圧は供給されない。選択された
行線ＷＬは論理“１”のＶＣレベルとなり、列デコーダ
の選択された出力も論理“１”のＶＣレベルとなる。

【００５８】また、図４の期間Ｔ７に示したように、信
号ＲＳが論理“１”となるので、この反転信号ＮＲＳは
論理“０”となり、この信号ＮＲＳが入力されているフ
リップフロップＦＬはリセットされ、接点Ｎ１２は論理
“１”に、接点Ｎ１１は論理“０”となる。このときは
信号ＳＴは論理“０”であるので接点Ｕは論理“１”と
なっており、リセットされた状態が安定に保持される。
リセットが完了すると信号ＮＲＳは再び論理“１”に戻
る。

【００５９】次に置換え行記憶用メモリセルＭ２及び置
換え列記憶用メモリセルＭ３からデータが読出される
が、期間Ｔ７で示した置換え行記憶用メモリセルＭ２及
び置換え列記憶用メモリセルＭ３の浮遊ゲートには電子
が注入されておらず、この行と列とで指定されるメモリ
セルは良品である。

【００６０】このとき線Ｄ−２，線Ｄ−３に接続される
センスアンプ３０、３２から出力されるデータはともに
論理“０”であるので、信号Ａは論理“１”、この反転
信号ＮＡは論理“０”となる。この後信号ＳＴは論理
“１”となるが、信号ＮＡは論理“０”であるので接点
Ｕは論理“１”のままである。信号ＳＴは所定の時間論
理“１”となり、その後再び論理“０”になる。フリッ
プフロップＦＬにはリセットされた状態が保持されてお
り、接点Ｎ１２は論理“１”に接点Ｎ１１は論理“０”
のままである。この期間Ｔ７で読出された行と列との交
点にあるメモリセルは良品であることが分かったので、
次に期間Ｔ８でこの交点にあるメモリセルへデータをプ
ログラムする。

【００６１】信号Ｒ／ＮＰは期間Ｔ８において論理
“０”となり、データプログラムモードへ移行する。信
号Ｒ／ＮＰが論理“０”になると図２における接点Ｎ１
１、１２の論理レベルにより信号Ｐ１，Ｐ２の論理レベ
ルが決まり、接点Ｎ１１は論理“０”であるため信号Ｐ
２は論理“０”に、接点Ｎ１２は論理“１”であるため
信号Ｐ１は論理“１”となる。したがって、図１におけ
るプログラム回路１が活性化され、列線Ｄにプログラム
されるべき２進データに対応した電圧が出力される。プ
ログラムされるべきデータが２進データの一方の値であ
るならばデータプログラム回路１はその出力を０Ｖに
し、２進データの他方の値であるならば、列線Ｄに高電
圧ＶＰ’を出力する。同時に選択された行線ＷＬにも高
電圧ＶＰが供給され、選択された列デコーダの出力ＣＤ
にも高電圧ＶＰが供給される。

【００６２】このとき列線Ｄが高電圧ＶＰ’であるなら
ば選択されたメモリセルの浮遊ゲートに電子が注入さ
れ、列線Ｄが０Ｖであるならば浮遊ゲートへの電子の注
入は起こらない。このようにしてメモリセルに２進デー
タをプログラムする。

【００６３】このように、順次アドレスを進めて置換え
行記憶用メモリセル及び置換え列記憶用メモリセルから
データを読出し、図２に示したような回路を用いてメモ
リセルにその都度データをプログラムするようにしても
良いが、置換え行記憶用メモリセル及び置換え列記憶用
メモリセルから一度にデータを読出し、そのデータを別
のメモリ等に記憶するようにして、この記憶されたデー
タに基づいてメモリセルあるいは予備のメモリセルにデ
ータをプログラムするようにしても良い。期間Ｔ９、期
間Ｔ１０は予備のメモリセルへデータをプログラムする
ときの回路動作を示している。期間Ｔ７と同様に、信号
ＲＳが論理“１”となり、この反転信号ＮＲＳは論理
“０”となる。

【００６４】この反転信号ＮＲＳは図２に示す２個のＮ
ＡＮＤゲートからなるフリップフロップＦＬに入力さ
れ、フリップフロップＦＬはリセットされ、接点Ｎ１２
は論理“１”に、接点Ｎ１１は論理“０”となる。この
とき、信号ＳＴは論理“０”であるので、接点Ｕは論理
“１”となってリセットされた状態は安定に保持され
る。リセットが完了すると、信号ＮＲＳは再び論理
“１”に戻る。次に、置換え行記憶用メモリセルＭ２及
び置換え列記憶用メモリセルＭ３からデータが読出され
るが、この期間Ｔ９に示したように置換え行記憶用メモ
リセルＭ２及び置換え列記憶用メモリセルＭ３の浮遊ゲ
ートには共に電子が注入されており、この行と列とで指
定されるメモリセルは不良品である。このとき線Ｄ−
２，線Ｄ−３に接続されるセンスアンプ３から出力され
るデータはともに論理“１”であるので信号Ａは論理
“０”、この反転信号ＮＡは論理“１”となる。

【００６５】その後信号ＳＴは論理“１”となり、信号
ＮＡは論理“１”であるので接点Ｕは論理“０”に変化
する。このときすでに信号ＮＲＳは論理“１”に変化し
ているので接点Ｕの論理“０”により接点Ｎ１１は論理
“１”に接点Ｎ１２は論理“０”に変化する。その後、
信号ＳＴは論理“０”に変化し接点Ｕが論理“１”に戻
りフリップフロップはこの論理状態で安定する。この期
間Ｔ９で読出された行と列との交点にあるメモリセルは
不良品であることが分かったので次の期間Ｔ１０で予備
のメモリセルへデータをプログラムする。

【００６６】信号Ｒ／ＮＰは期間Ｔ１０において論理
“０”となり、期間Ｔ８の場合と同様に、データプログ
ラムモードへ移行する。信号Ｒ／ＮＰが論理“０”にな
ると、図２における接点Ｎ１１、Ｎ１２の論理レベルに
より信号Ｐ１，Ｐ２の論理レベルが決まり、接点Ｎ１１
は論理“１”であるため信号Ｐ２は論理“１”に、接点
Ｎ１２は論理“０”であるため信号Ｐ１は論理“０”と
なる。この結果、図１におけるデータプログラム回路２
２が活性化され、列線Ｄ−１にプログラムされるべき２
進データに対応した電圧が出力される。プログラムされ
るべき２進データが、前述のごとく一方の値であるなら
ばデータプログラム回路２２はその出力を０Ｖにし、２
進データの他方の値であるならば、列線Ｄ−１に高電圧
ＶＰ’を出力する。同時に選択された行線ＷＬにも高電
圧ＶＰが供給される。このとき列線Ｄ−１が高電圧Ｖ
Ｐ’であるならば選択された予備のメモリセルの浮遊ゲ
ートに電子が注入され、列線Ｄ−１が０Ｖであるならば
浮遊ゲートへの電子の注入は起こらない。このようにし
て予備のメモリセルに２進データをプログラムする。

【００６７】次に図５を参照して本発明の他の実施例を
説明する。図５において、図１と同じ構成要素には同じ
符号を付して詳細な説明は省略する。

【００６８】図１の実施例では正規のメモリセルに記憶
されているデータを検出するセンスアンプの出力と、予
備のメモリセルに記憶されているデータを検出するセン
スアンプの出力とを信号Ａ及びその反転信号ＮＡによっ
て切換えることにより、正しいデータを出力するように
していたが、図５の実施例では、正規のメモリセルの負
荷回路２５及びセンスアンプ２６を予備のメモリセルに
ついても兼用するようにしている。

【００６９】図５に示すように信号Ａでゲートが制御さ
れるトランジスタＳ３を列線Ｄに、信号ＮＡでゲートが
制御されるトランジスタＳ４を列線Ｄ−１にそれぞれ設
け、これらの列線Ｄと列線Ｄ−１を共通の負荷回路２５
とセンスアンプ２６に切換えて接続するようにして正し
いデータが得られるようにしている。この結果、図１の
実施例において設けられていたスイチッング回路Ｓ１お
よびＳ２は不要となり、省略されている。

【００７０】図１あるいは図５に示した例では正規のメ
モリセルの置換え用の予備のメモリセルは１列のみ設け
られている。しかし、このような１列の場合は同一行の
メモリセルに２個以上の不良メモリセルが存在した場合
は救済できない。

【００７１】図６はこれを解決した本発明の他の実施例
を示すブロック図であり、一つの行線に２個の不良のメ
モリセルが存在したとしても救済できるようにしたもの
である。図６に示す構成は図１に示したものと類似する
ので、図１と同じ構成要素については同じ符号を付して
詳細な説明は省略する。

【００７２】図６に示す実施例が図１の実施例と異なる
点は、図１のメモリセル列Ｍ１が列線Ｄ−１’に接続さ
れたメモリセル列Ｍ１’と列線Ｄ−１”に接続されたメ
モリセル列Ｍ１”の２列からなる点である。正規のメモ
リセル列に不良のメモリセルが存在したときにいずれの
予備のメモリセルを使用するかは選択回路Ｃで決定され
る。

【００７３】選択回路Ｃの一実施例の回路構成を図７に
示す。この回路は、列デコーダの出力ＣＤ1 ，ＣＤ2 〜
ＣＤi により制御されるゲートＧ31〜Ｇ3iが列線Ｄ−１
とＤ−１’の間に並列接続され、また、列デコーダの出
力ＣＤi+1 〜ＣＤｎにより制御されるゲートＧ3(i+1)
〜Ｇ3Nが列線Ｄ−１とＤ−１”の間に並列接続されてい
る。

【００７４】この実施例による選択回路Ｃでは列デコー
ダからの出力信号ＣＤを２つの系統に分け、列デコーダ
の出力ＣＤ１，ＣＤ２〜ＣＤｉが選択されたときは列線
Ｄ−１’に接続されている予備のメモリセルからデータ
を読出し、列デコーダ出力ＣＤi+1 〜ＣＤn が選択され
たときは列線Ｄ−１”に接続されている予備のメモリセ
ルからデータを読出す。このように列デコーダの出力信
号によって二つの予備のメモリセル列のいずれからデー
タを読出すかを決めているので、同一の行線に２個の不
良のメモリセルが存在していたとき、この２個の不良の
メモリセルがＣＤ1 〜ＣＤi で選択されるメモリセル列
に同時に存在していないか、ＣＤi+1 〜ＣＤn で選択さ
れるメモリセル列に同時に存在していない場合には同一
行の２個の不良のメモリセルを救済することができる。
すなわち、同一行の２個の不良のメモリセルがＣＤ1 〜
ＣＤi で選択される列と、ＣＤi+1 〜ＣＤｎで選択され
る列とに分かれて存在していればこの不良を救うことが
できる。

【００７５】図８は本発明の更に他の実施例を示すブロ
ック図である。この実施例も図１を基本にしており、図
１と同じ構成要素には同じ参照符号を付してその詳細な
説明を省略する。また、各センスアンプ以降のデータ出
力回路等は省略してある。

【００７６】図８に示す実施例は図６に示した実施例を
変形させたもので、行線に接続される置換え行記憶用メ
モリセルＭ２のゲートをデプレッション型トランジスタ
ＱＤ11〜ＱＤ1Mを介して行線に接続するようにしたもの
である。また、列デコーダの出力に接続される置換え列
記憶用メモリセルＭ３のゲートもデプレッション型トラ
ンジスタＱＤ21〜ＱＤ2Nを介して列デコーダの出力に接
続するようにしている。そしてこれらのデプレッション
型トランジスタのゲートは、置換え行記憶用メモリセル
及び置換え列記憶用メモリセルの浮遊ゲートに電子を注
入するときに高電圧ＶＰに設定され、読出しモードの時
はＶＣに設定され、正規のメモリセル及び予備のメモリ
セルへのデータのプログラムの時には０Ｖに設定される
ように制御信号により制御される。

【００７７】このような動作を行うことで、これら置換
え行及び置換え列記憶用メモリセルの浮遊ゲートに電子
が注入された後に行われる、正規のメモリセル及び予備
のメモリセルへのデータのプログラムの時には、行線及
び列デコーダから出力される高電圧ＶＰが置換え行及び
置換え列記憶用メモリセルには供給されないため、置換
え行及び置換え列記憶用メモリセルの信頼性が向上する
という利点がある。

【００７８】図９は本発明の更に他の実施例を示すブロ
ック図である。この実施例は列をデコードする場合に２
つの列デコーダを使用する公知の方法を本発明に適用し
たものである。

【００７９】この実施例では、メモリセルアレイＭを複
数のブロックＢＫ１，ＢＫ２・・・ＢＫｍに分割し、こ
の複数ブロック中の１つのブロックを第２の列デコーダ
１２−２で選択し、第１の列デコーダ１２−１により選
択されたブロック中の１つのメモリセル列を選択するこ
とにより、メモリセルアレイＭの中の１本の列を選択す
るようにしている。図９においては、メモリセルアレイ
Ｍ中に不良がある場合にこれと置換えて使用する置換え
用の予備のメモリセルＭ１の列の数は第１の列デコーダ
でデコードされる列の数、すなわちブロックを構成する
列の数だけ設けられている。このため、図８までに示し
た実施例よりも、より多くの不良メモリセルを救済する
ことができる。

【００８０】この場合、置換え列記憶用メモリセルは第
１の列デコーダの出力及び第２の列デコーダの出力に対
応して設けられる。メモリセルの不良行及び不良列はそ
れぞれ対応して設けられた置換え行記憶用メモリセル
（図示せず）、第１の列デコーダの出力によって制御さ
れる第１の置換え列記憶用メモリセル（図示せず）、第
２の列デコーダの出力によって制御される第２の置換え
列記憶用メモリセル（図示せず）に記憶される。そし
て、これまで示した実施例と同様に、選択されたこれら
３個の記憶用メモリセルのセンスアンプによって検出さ
れたデータが全て論理“１”ならば予備のメモリセルか
らデータが読み出され、このセンスアンプによって検出
されたデータの少なくとも一つが論理“０”であるなら
ば正規のメモリセルＭからデータが読出される。

【００８１】なお、置換え行記憶用メモリセル及び置換
え列記憶用メモリセルとしては、図１あるいは図６に示
したようなものに代えて、図１のＭ２の代わりに図９の
Ｍ１と同じ構成を有するものを新たなＭ２として使用し
ても良い。この場合には、第２の列デコーダの出力によ
って制御される上述の第２の置換え列記憶用メモリセル
は必要であるが、第１の列デコーダの出力によって制御
される第１の置換え列記憶用メモリセルの不要となる。
これは、この新たなＭ２は第１の列デコーダでデコード
されることになるためである。

【００８２】さらに、正規のメモリセルに不良が多い場
合は、この図９に示したように正規のメモリセルと置換
えるための予備のメモリセルの数を増やしたり、また置
換え行記憶用メモリセル、置換え列記憶用メモリセルの
数を増やしたりする種々の応用が可能である。

【００８３】図９の実施例において、Ｍ１と同じ構成を
したものを新たな置換え行及び置換え列記憶用メモリセ
ルＭ２として使用した場合の動作を説明する。まず不良
のメモリセルの行及び列を記憶する場合について説明す
る。行デコーダにより不良の存在するメモリセルの行線
を高電圧に設定する。同時に第１の列デコーダにより不
良のメモリセルの列に対応する第１の列デコーダの出力
も高電圧に設定する。更に第２の列デコーダにおいても
不良のメモリセルが含まれるブロックに対応する第２の
列デコーダの出力を高電圧に設定する。この後新たなＭ
２の選択された置換え行及び置換え列記憶用メモリセル
のドレインに高電圧を印加して浮遊ゲートに電子を注入
する。第２の置換え列記憶用メモリセルのドレインにも
高電圧を印加して電子を注入し不良の含まれるブロック
を記憶する。

【００８４】すなわち、第２の列デコーダで制御される
この第２の置換え列記憶用メモリセルに不良のメモリセ
ルの存在するメモリブロックがどこであるかを記憶し、
Ｍ２に不良のメモリセルの行と第１の列デコーダで選択
される列を記憶する。データ読出しモードにおいては、
入力されたアドレスに対応し行デコーダで１本の行が選
択され、第１の列デコーダによってメモリブロックそれ
ぞれにおいて対応する列が選択される。更に不良のメモ
リセルに置換えて使用される予備のメモリセルＭ１にお
いても列デコーダ１によって対応する列が選ばれ、新た
に設けられた置換え行及び置換え列記憶用メモリセルＭ
２においても列デコーダ１によって対応する列が選ばれ
る。

【００８５】列デコーダ２は、入力されたアドレスに従
い対応するメモリブロックを選択すると共に、例えば図
１で示された置換え列記憶用メモリセルＭ３及び図１の
列デコーダ１２と同様の動作をして、対応する第２の置
換え列記憶用メモリセルの一つを選択する。そして図１
において説明したのと同様に、選択された置換え行及び
置換え列記憶用メモリセルＭ２及び第２の置換え列記憶
用メモリセルの双方に電子が注入されていれば予備のメ
モリセルＭ１からデータが読まれ、いずれか一つでも電
子が注入されていなければ正規のメモリセルＭからデー
タが読まれることになる。

【００８６】データのプログラムは図１において説明し
たのと同様に、まず選択された置換え行及び置換え列記
憶用メモリセルＭ２及び第２の置換え列記憶用メモリセ
ルからデータを読出すことによって正規のメモリセルＭ
と、予備のメモリセルＭ１とのどちらにデータをプログ
ラムするかを決定する。

【００８７】なお、以上の実施例における置換え行記憶
用メモリセルと置換え列記憶用メモリセルは、初期の段
階で紫外線を照射して、浮遊ゲートの状態を中性状態と
してから、電子を注入すれば十分であり、正規のメモリ
セルのように、ソースに高電圧を与えて電子を放出した
後にプログラムするようなことは特に行なう必要はな
い。

【００８８】本発明は、以上説明したようないわゆるＮ
ＯＲ型のメモリセルを用いる不揮発性半導体メモリばか
りでなく、複数のメモリセルが直列に接続された、いわ
ゆるＮＡＮＤ型の不揮発性半導体メモリにも適用でき
る。

【００８９】このようなＮＡＮＤ型のメモリセルの等価
回路図を図１０に示す。同図によれば、メモリセルＭＭ
１，ＭＭ２〜ＭＭｎのソースードレイン電流路が直列に
接続されて１つのメモリセルブロックを形成し、このメ
モリセルブロックを選択するためのトランジスタＳＥが
直列に接続されるとともにメモリセルにデータをプログ
ラムするときに列線に供給される電圧が放電されないよ
うにメモリセルと基準電位との間にトランジスタＳＴ１
が設けられた構成となっている。

【００９０】このようなメモリセルの構造は良く知られ
ており、図１１に示す。この構造は、これまで説明した
ＮＯＲ型のメモリセルと同様に、基板のチャネル領域上
にゲート絶縁膜を介して浮遊ゲートＦＧを設け、さらに
その上に制御ゲートＣＧを設けたものである。

【００９１】このメモリセルではデータの書き込みは次
のように行われる。浮遊ゲートＦＧとチャネル領域との
間にあるゲート絶縁膜をトンネル効果が起こる程度に極
めて薄く形成してあり、浮遊ゲートＦＧからの電子の放
出および浮遊ゲートＦＧへの電子の注入はトンネル効果
を利用する。まず、制御ゲートＣＧを０Ｖに設定し基板
を高電圧にすることで浮遊ゲートＦＧから基板に電子を
放出して２進データの一方を書き込む。反対に、基板、
ソース、ドレインを０Ｖに、制御ゲートを高電圧にする
ことで基板から浮遊ゲートに電子を注入して２進データ
の他方を書き込む。

【００９２】図１２はこのようなメモリセルブロック
を、複数個マトリックス状に接続し、集積回路化したも
のを示す回路図であり、図１３は図１２における浮遊ゲ
ートＦＧに電子を注入する場合の各ノードの電圧波形を
示す波形図である。メモリセルにデータをプログラムす
るときは、まず制御ゲートに接続されている全ての行線
ＷＬ１〜ＷＬｎを０Ｖにし、基板を高電圧にして全ての
メモリセルの浮遊ゲートから基板に電子を放出してお
く。次にデータを書き込むべきメモリセルの選択トラン
ジスタのゲートＳを高電位に設定する。同時に信号φを
０Ｖにしてトランジスタ１をオフさせ、メモリセルを基
準電位から切り離す。

【００９３】そして、メモリセルの浮遊ゲートに電子を
注入するため、対応する行線ＷＬを高電位Ｖ１に設定
し、対応する列線Ｄを０Ｖに設定する。このとき、浮遊
ゲートと基板（チャネル）との間の電位差がトンネルを
起こすのに十分な値となり、基板から浮遊ゲートに電子
が注入される。一方、非選択の行線ＷＬはＶ１よりも低
いＶ２の電位に設定する。このとき、列線の電位が０Ｖ
であったとしてもＶ２の電位が低いため、浮遊ゲートと
基板（チャネル）との間の電位差がトンネルを起こすの
に十分な値とならず、浮遊ゲートに電子は注入されな
い。行線ＷＬが高電位Ｖ１に設定されていたとしても列
線Ｄが電位Ｖ３に設定されている場合には、浮遊ゲート
と基板（チャネル）との間の電位差がトンネルを起こす
のに十分な値とならず、浮遊ゲートに電子は注入されな
い。すなわち、時刻Ｔ１ではメモリセル２ｎの浮遊ゲー
トに電子が注入され、メモリセル１ｎの浮遊ゲートには
電子の注入は起こらない。同様に、時刻Ｔ２ではメモリ
セル１１の浮遊ゲートに電子が注入され、メモリセル２
１の浮遊ゲートには電子の注入は起こらない。

【００９４】このようなメモリセルにおいては、浮遊ゲ
ートに電子が注入されていればその閾電圧は正の値とな
り、浮遊ゲートから電子が放出されていればその閾電圧
は負の値となる。メモリセルが選択されると、そのゲー
トは論理“０”、例えば０Ｖに設定される。閾電圧が負
の値の浮遊ゲートから電子が放出されているメモリセル
はオンしたままであるが、閾電圧が正の浮遊ゲートに電
子が注入されているメモリセルはオフする。このよう
に、ゲートが０Ｖに設定された、選択されたメモリセル
がオン状態であるかオフ状態であるかによってデータを
記憶し選択されたメモリセルを通し列線が放電されるか
どうかでデータを読み出している。一方、非選択のメモ
リセルのゲートは論理“１”、例えば５Ｖに設定され、
浮遊ゲートに電子が注入されているメモリセルもオンす
るようになっている。

【００９５】このように、浮遊ゲートに電子が注入され
ているメモリセルの閾電圧は非選択な時にオンし、選択
されたときにオフするように設定されなければならない
ため、電子の注入量に関しては注意を要する。このた
め、メモリセルへの電子の注入と、この注入量をチェッ
クするための読出し（ベリファイ）とを繰り返し行い、
適当な注入量になったときに電子の注入を止めるように
している。しかしながら、極めて薄い例えば１００オン
グストローム程度の厚さのゲート絶縁膜を通して電子の
注入と放出とを行っているため、製造工程のばらつきに
よりゲート絶縁膜の厚さのばらつき等により浮遊ゲート
への電子の注入量と浮遊ゲートからの電子の放出量はメ
モリセル間でばらつく。電子の放出されたメモリセル及
び電子の注入されたメモリセルの閾電圧はそれぞれ所定
の幅を持ってばらついている。

【００９６】電子の放出の場合では、電子が十分放出さ
れず閾電圧が十分負の方向へ移行しなかったり、また閾
電圧が正の値のままだったりする。そしてこのようなメ
モリセルはメモリセルアレイ中に点在するようにして存
在するため、従来の冗長回路方式では救済することがで
きない。また、電子の注入されたメモリセルあるいは放
出されたメモリセルにおいては、前述したように、閾電
圧はある幅を持ってばらついているため、電子の注入さ
れたメモリセル及び放出されたメモリセルそれぞれにお
いて、最も閾電圧の低いメモリセルと最も閾電圧の高い
メモリセルとの閾電圧の差はメモリセルを流れる電流の
差となり、直列に接続されたメモリセルを通して流れる
電流によりデータが読出されるため、選択されたメモリ
セルからのデータ読出し速度がメモリセルによって異な
ることになる。

【００９７】データ読出し速度を速くするためには、メ
モリセルに流れる電流は多いほど良いが電子の注入され
たメモリセルの閾電圧は正の値でなければならないた
め、電子の注入されたメモリセルのうち最も閾電圧の低
いメモリセルの閾電圧を０Ｖよりわずかに高い値に設定
したとしてもメモリセルの閾電圧の分布のばらつきによ
り、最も閾電圧の高いメモリセルの閾電圧の値は０Ｖよ
りもはるかに高い値となってしまう。製造工程のばらつ
きによっては、メモリセルの閾電圧の分布のばらつきが
大きくなり、電子の注入されたメモリセルのうち閾電圧
が高い方にばらついたものの中には、読出しに適さない
程度に高い閾電圧を持つものが存在するようになる。こ
のようなメモリセルはメモリセルアレイ中に分散して点
在するため従来の冗長回路方式では救済することが出来
ない。以上のような事情は前述したＮＯＲ型メモリセル
の場合と全く同様である。

【００９８】本発明はこのようなメモリセルが直列に接
続されたタイプのものに適用しても有効である。以下図
面を参照してメモリセルが直列に接続されたＮＡＮＤタ
イプのものに適用した例を説明する。

【００９９】図１４は本発明の他の実施例を示すブロッ
ク図であり、上記のようなＮＡＮＤ型の不揮発性半導体
メモリに本発明を適用した実施例を示している。図１４
においては、列デコーダ１２および行デコーダ１１によ
り選択されるメモリセルがマトリクス状に配置されたメ
モリセルアレイＭ、このメモリセルアレイＭ中に不良が
あったとき、これと置換えて使用する予備のメモリセル
Ｍ１、不良の行を記憶するために置換え行記憶用メモリ
セルＭ２、そして不良の列を記憶するために置換え列記
憶用メモリセルＭ３が図１に示した実施例と同様に用意
されている。これらの中でＭ，Ｍ１，Ｍ２中、一点鎖線
で描かれた長方形で示されたｍは図１０に示したメモリ
セルを直列接続したブロックに相当する。

【０１００】図１４の構成は図１の構成とほぼ同様であ
るので、対応する構成要素には同一符号を付することと
する。メモリセルＭの各列線Ｄには列デコーダ１２によ
り選択されるゲートＧ11〜Ｇ1Nを介してメモリセルへデ
ータをプログラムするためのデータプログラム回路２１
が接続されているとともに、読出し制御信号Ｒ／ＮＰに
より制御されるゲートＧ21を介して負荷回路２５および
センスアンプ２６が接続されている。また、予備のメモ
リセルＭ１の列線Ｄ−１にはメモリセルへデータをプロ
グラムするためのデータプログラム回路２２が接続され
ているとともに、読出し制御信号Ｒ／ＮＰにより制御さ
れるゲートＧ22を介して負荷回路２７およびセンスアン
プ２８が接続されている。

【０１０１】さらに、行記憶用のメモリセルＭ２の線Ｄ
−２にはメモリセルへデータをプログラムするためのデ
ータプログラム回路２３が接続されているとともに、読
出し制御信号Ｒ／ＮＰにより制御されるゲートＧ23を介
して負荷回路２９およびセンスアンプ３０が接続され、
列記憶用のメモリセルＭ３の線Ｄ−３にはメモリセルへ
データをプログラムするためのデータプログラム回路２
４が接続されているとともに、読出し制御信号Ｒ／ＮＰ
により制御されるゲートＧ24を介して負荷回路３１およ
びセンスアンプ３２が接続されている。

【０１０２】この実施例ではデータプログラム回路をメ
モリセルに対して列デコーダによって制御される列選択
トランジスタの反対側に一つ設けるようにしているが、
メモリセルアレイ側に設け、各列線に一つづつ設けるよ
うにしても良い。各列線毎に設けた方がデータプログラ
ム時間が短縮される。

【０１０３】また、この実施例では、図８の実施例と同
様に行記憶用メモリセルにＭ２のゲートは、信号Ｓでゲ
ートが制御されるデプレッション型トランジスタ群ＱＤ
Ｇ１〜ＱＤＧ１を介して行線と接続され、列記憶用メモ
リセルＭ３のトランジスタのゲートは、同じく信号Ｓで
ゲートが制御されるデプレッション型トランジスタＱＤ
2 〜ＱＤ2 を介して列デコーダ１２の出力に接続され
る。図８でも説明したように、これらのデプレッション
型トランジスタのゲートは、置換え行記憶用メモリセル
及び置換え列記憶用メモリセルの浮遊ゲートに電子を注
入するときに高電圧ＶＰに設定され、読出しモードの時
はＶＣに設定され、正規のメモリセル及び予備のメモリ
セルへのデータのプログラムの時には０Ｖに設定される
ように制御される信号Ｓによって制御される。

【０１０４】このようにすることで、これら置換え行及
び置換え列記憶用メモリセルの浮遊ゲートに電子が注入
された後に行われる、正規のメモリセル及び予備のメモ
リセルへのデータのプログラムの時には、行線及び列デ
コーダの出力に出力される高電圧ＶＰが、置換え行及び
置換え列記憶用メモリセルには印加されないため、置換
え行及び置換え列記憶用メモリセルの信頼性が向上する
という利点がある。

【０１０５】次にこのメモリの動作を説明する。

【０１０６】まず、メモリセルＭ及び予備のメモリセル
Ｍ１から電子を放出しチェックのためにデータを読出
す。このチェックのためのデータ読出しの時に正しくデ
ータが読み出せないメモリセルがあったときは、そのア
ドレスを例えば外部のテスタ等に記憶しておく。次にメ
モリセルＭ及び予備のメモリセルＭ１の浮遊ゲートに所
定の閾電圧が得られるように順次電子を注入する。この
後再びデータを読出し、正しく読み出せないもの、すな
わち選択されたときオフしないもの、あるいは非選択の
時にオフするもののアドレスを例えば外部のテスタ等に
記憶する。そしてこれらテスタに記憶したアドレスの対
応する行を置換え行記憶用メモリセルＭ２に記憶し、同
じくテスタに記憶したアドレスの対応する列を置換え列
記憶用メモリセルＭ３に記憶する。

【０１０７】但し正規のメモリセルの不良の状態により
メモリセル一つ単位で置換えることが出来るのか、メモ
リセルブロックごと置換える必要があるのか決まる。メ
モリセルブロックごと置換える必要があるときは、置換
え行記憶用メモリセルＭ２中の対応する置換え用のメモ
リブロック中の全てのメモリセルの浮遊ゲートに電子を
注入してメモリセルブロックのどの置換え用メモリセル
が選択されても予備のメモリセルからデータを読み出せ
るようにする必要がある。このようなメモリセルブロッ
クごと置換える必要がある不良は、非選択なメモリセル
がオフしているような不良である。この場合、メモリセ
ルが選択でも非選択でも電流が流れないためメモリセル
ブロックを通して流れる電流はどの場合もゼロとなりメ
モリセルブロックごと置換えなければならない。

【０１０８】前述したように、このような不良の行と列
の記憶は工場での製品テストの時に行っても良いが、ユ
ーザがこのようなメモリを使用しているときに不良が発
生した場合に、そのメモリセルの行と列とを記憶させる
ようにしてユーザ自身が置換えられるように構成してお
くことでより利用価値が高まる。

【０１０９】次に、図１５の動作波形図を参照して、図
１４に示したメモリの置換え行記憶用メモリセル及び置
換え列記憶用メモリセルへのデータのプログラム時の主
要ノードの電圧波形を説明する。このデータのプログラ
ムの前には、すでに置換え行記憶用のメモリセルの浮遊
ゲートからは電子が放出されており、メモリセルの閾電
圧は負に設定されている。

【０１１０】置換え列記憶用メモリセルＭ３は、例えば
紫外線等が照射され、メモリセルの浮遊ゲートは中性状
態に設定されており、メモリセルの閾電圧は例えば２Ｖ
程度に設定されている。

【０１１１】図１５において、信号φを０Ｖとし、メモ
リセルアレイＭ、予備のメモリセルＭ１及び置換え行記
憶用メモリセルＭ２中の図１２で示したトランジスタ１
に対応するトランジスタをそれぞれオフさせる。信号Ｒ
／ＮＰは論理“０”となり、プログラムモードに設定さ
れる。信号ＳはＶＰに設定され、行デコーダ１１から供
給される高電圧が置換え行記憶用メモリセルＭ２の制御
ゲートに供給されるようになる。置換えるべき行、すな
わち不良のメモリセルが存在する行が選択されると、行
デコーダ１１から高電圧ＶＰが供給される。

【０１１２】なお、図１５では非選択となっている行線
は０Ｖに示されているが、メモリセルＭ，Ｍ１，Ｍ２中
の非選択であるメモリセルの浮遊ゲートに電子が注入さ
れないような電圧であればどのような電圧でも良い。

【０１１３】例えば、メモリセルＭ及びＭ１中の、行線
がレベルＶＰに設定されているメモリセルの浮遊ゲート
に電子が注入されないようにするためには、行線がＶＰ
に設定されているメモリセルを含むメモリブロックｍ中
の非選択なメモリセルの行線をある程度高い電圧にして
おき、非選択なメモリセルを通して列線Ｄ、Ｄ−１に図
１５に示すＶＰ”’のようなＶＰより低い電圧ＶＰ”を
行線が高電圧にされたメモリセルに供給して浮遊ゲート
とチャネルとの間の電位差がトンネルを起こさない程度
にする。このとき、非選択な列デコーダの出力は０Ｖで
はなく、列デコーダの出力が接続されている置き換え列
記憶用メモリセルＭ３の非選択なものの浮游ゲートに電
子の注入が起こらないようなある程度の高い電圧にして
おき、ゲートＧ１１〜Ｇ1Nを通して列線Ｄ、Ｄ−１に電
圧ＶＰ”’が導入されるようにするとよい。このように
すると、行線がＶＰレベルであるメモリセルＭ及びＭ１
中のメモリセルの浮遊ゲートに電子が注入されないた
め、置換え行記憶用メモリセルへのデータのプログラム
が終了した後、メモリセルＭ、Ｍ１の浮遊ゲートから再
び電子を放出するという動作を省略することができる。

【０１１４】置換え行記憶用メモリセルＭ２の列Ｄ−２
は０Ｖに設定され、選択された行線ＷＬに対応するメモ
リセルＭ２の制御ゲートに高電圧ＶＰが供給される。こ
のため浮遊ゲートとチャネルとの間の電位差がトンネル
を起こすのに十分な値になり、浮遊ゲートに電子が注入
される。所定の時間だけ高電圧を供給することにより、
電子の注入前は負であった閾電圧が正の値となり、選択
されて制御ゲートが論理“０”にされたときはオフし、
非選択の制御ゲートが論理“１”の時はオンするように
設定される。このため、選択された行に不良のメモリセ
ルが存在するときは置換え行記憶用メモリセルＭ２中の
選択されたメモリセルはオフし、これがセンスアンプで
検出される。一方、選択された行に不良のメモリセルが
存在しないときは、置換え行記憶用メモリセルＭ２中の
選択されたメモリセルはその閾電圧が負であるためオン
し、これがセンスアンプで検出される。

【０１１５】同様に、置換え列記憶用メモリセルＭ３の
列Ｄ−３は０Ｖに設定され、選択された列デコーダの出
力ＣＤに対応するメモリセルＭ３の制御ゲートにも高電
圧ＶＰが供給される。このため浮遊ゲートとチャネルと
の間の電位差がトンネルを起こすのに十分な値になり、
浮遊ゲートに電子が注入される。所定の時間だけ高電圧
を供給することにより、電子の注入前は、例えば２Ｖ程
度であった、閾電圧が５Ｖ以上の値となり、選択されて
制御ゲートが論理“１”、すなわちＶＣ（例えば５Ｖ）
にされたときもオフする。非選択の制御ゲートが論理
“０”の時はオフのままである。このため、選択された
列に不良のメモリセルが存在するときは置換え列記憶用
メモリセルＭ３中の選択されたメモリセルはオフし、こ
れがセンスアンプで検出される。一方、選択された列に
不良のメモリセルが存在しないときは置換え列記憶用メ
モリセルＭ３中の選択されたメモリセルはその閾電圧が
２Ｖ程度であるためオンし、これがセンスアンプで検出
される。

【０１１６】この実施例では置換え列記憶用メモリセル
のドレインに０Ｖを、制御ゲートに高電圧を供給するよ
うにしてトンネル効果を利用して浮遊ゲートに電子を注
入するようにしているが、図１に示した実施例のように
ドレインに高電圧を印加して選択された置換え列記憶用
メモリセルＭ３に電流を流し、発生したホットエレクト
ロンを浮遊ゲートに注入するようにしても良い。

【０１１７】更に、この図１４の実施例ではメモリセル
Ｍを選択するための列デコーダを、置換え列記憶用メモ
リセルＭ３を選択するときにも用いるようにしている
が、置換え列記憶用メモリセルＭ３を選択するためのデ
コーダを特別に設けても良い。また、置換え列記憶用メ
モリセルＭ３にこの実施例ではＮＯＲ型のメモリセルを
用いたが、ＮＡＮＤ型のメモリセルｍを用いても良い。
但し、このときは置換え列記憶用メモリセルにデータを
記憶する場合、選択されたときにはその制御ゲートに高
電圧を供給し、置換え列記憶用メモリセルからデータを
読出すときは選択されたメモリセルの制御ゲートを０Ｖ
に、非選択なメモリセルの制御ゲートをＶＣにする必要
があるため、列デコーダの出力にこのような電圧を供給
するような回路を付加する必要がある。

【０１１８】図１４の実施例においてメモリセルからデ
ータを読出す場合は、図１５の電圧波形に示すように、
信号Ｒ／ＮＰを論理“１”として読出しモードに設定す
る。また信号Ｃ，Ｅは共に論理“１”にして、置換え行
記憶用メモリセルＭ２，及び置換え列記憶用メモリセル
Ｍ３から読出されたデータにより信号Ａの論理を決め、
メモリセルＭから読出されたデータ、あるいは予備のメ
モリセルＭ１から読出されたデータのいずれを選択する
かを図１に示した実施例と同様に決める。また、信号Ｓ
は論理“１”のＶＣレベルに設定して行デコーダ及び列
デコーダの出力電圧がそのまま置換え行記憶用メモリセ
ルＭ２及び置換え列記憶用メモリセルＭ３の制御ゲート
にそれぞれ伝達されるようにしておく。そして信号φを
論理“１”としてメモリセルブロックｍ中の図１２のト
ランジスタ１に対応するトランジスタをオンさせて、メ
モリセルを基準電位に接続する。選択されたメモリセル
ブロックｍ中の選択された行線は論理“０”の０Ｖに、
非選択の行線は論理“１”のＶＣに設定する。

【０１１９】選択された列デコーダの出力ＣＤは論理
“１”のＶＣに、非選択な列デコーダの出力ＣＤは論理
“０”の０Ｖに設定する。メモリセルアレイＭ中の行デ
コーダ及び列デコーダによって選択されたメモリセル
は、その閾電圧が負であるならばオンして列線Ｄがメモ
リセルにより放電され、これをセンスアンプ２６が検出
して例えば論理“０”を出力する。

【０１２０】一方、選択されたメモリセルの浮遊ゲート
に電子が注入されており、その閾電圧が正の値であるな
らば、選択されたメモリセルはオフし列線Ｄは負荷回路
２５によって充電され、これをセンスアンプ２６が検出
して例えば論理“１”を出力する。同様に、メモリセル
Ｍに不良があったとき、これと置換えて使用される予備
のメモリセルＭ１において、選択されたメモリセルは、
その閾電圧が負であるならばオンし、列線Ｄ−１がメモ
リセルにより放電され、これをセンスアンプ２８が検出
して例えば論理“０”を出力する。一方、選択された予
備のメモリセルの浮遊ゲートに電子が注入されており、
その閾電圧が正の値であるならば、選択された予備のメ
モリセルはオフし、列線Ｄ−１は負荷回路２７によって
充電され、これをセンスアンプ２８が検出して例えば論
理“１”を出力する。

【０１２１】次に、置換え行記憶用メモリセルＭ２にお
いては、選択された行のメモリセルＭに不良がある場合
は、対応するメモリセルＭ２の浮遊ゲートに電子が注入
されているため、選択されたメモリセルＭ２はオフす
る。一方、選択された行のメモリセルＭに不良が存在し
ないときは、対応するメモリセルＭ２の浮遊ゲートには
電子は注入されておらず、その閾電圧は負であるためオ
ンする。メモリセルＭ２がオンした場合は、このメモリ
セルにより線Ｄ−２が放電され、これをセンスアンプ３
０が検出して例えば論理“０”を出力する。メモリセル
Ｍ２がオフの時は、線Ｄ−２は、負荷回路２９によって
充電され、これをセンスアンプ３０が検出し、例えば論
理“１”を出力する。このように、選択された行のメモ
リセルＭに不良が存在するときは置換え行記憶用メモリ
セルＭ２のデータを検出するためのセンスアンプ３０は
その出力を論理“１”とし、選択された行のメモリセル
Ｍに不良が存在しないときは置換え行記憶用メモリセル
Ｍ２のデータを検出するためのセンスアンプ３０はその
出力を論理“０”とする。

【０１２２】置換え列記憶用メモリセルＭ３において
は、選択された列のメモリセルＭに不良がある場合は、
メモリセルＭ３の浮遊ゲートに電子が注入され、その閾
電圧は選択時に制御ゲートがＶＣにされてもオンしない
程度に高くされているため、選択されたメモリセルＭ３
はオフする。一方選択された列のメモリセルＭに不良が
存在しないときはメモリセルＭ３はオンする。メモリセ
ルＭ３がオンした場合は、このメモリセルＭ３により線
Ｄ−３が放電されこれをセンスアンプ３２が検出し、例
えば論理“０”を出力する。メモリセルＭ３がオフの時
は、線Ｄ−３は、負荷回路３１によって充電され、これ
をセンスアンプ３２が検出し、例えば論理“１”を出力
する。このように、選択された列のメモリセルＭに不良
が存在するときは置換え列記憶用メモリセルＭ３のデー
タを検出するためのセンスアンプ３２はその出力を論理
“１”とし、選択された列のメモリセルＭに不良が存在
しないときは置換え列記憶用メモリセルＭ３のデータを
検出するためのセンスアンプ３２はその出力を論理
“０”とする。

【０１２３】置換え行記憶用メモリセルＭ２からセンス
アンプ３０によって読出されたデータと、置換え列記憶
用メモリセルＭ３からセンスアンプ３２によって読出さ
れたデータとのうち、少なくともいずれか一方が論理
“０”であるならば、行デコーダ及び列デコーダによっ
て選択されたメモリセルＭが不良でないため、信号Ａは
論理“１”に、信号Ａの反転信号である信号ＮＡは論理
“０”となり、メモリセルＭからのデータがデータ出力
回路３３に伝達される。

【０１２４】一方、置換え行記憶用メモリセルＭ２から
センスアンプ３０によって読出されたデータと、置換え
列記憶用メモリセルＭ３からセンスアンプ３２によって
読出されたデータとの両方が論理“１”であるならば、
行デコーダ及び列デコーダによって選択されたメモリセ
ルＭが不良であるため、信号Ａは論理“０”に、信号Ａ
の反転信号である信号ＮＡは論理“１”となり、予備の
メモリセルＭ１から読出されたデータがデータ出力回路
３３に伝達される。

【０１２５】このように、置換え行記憶用メモリセルＭ
２及び置換え列記憶用メモリセルＭ３から読出されたデ
ータによってメモリセルＭから読出されたデータを出力
するのか、予備のメモリセルＭ１から読出されたデータ
を出力するのかを決めるため、常に正しいデータが読出
されることになる。

【０１２６】メモリセルＭあるいは予備のメモリセルＭ
１にデータをプログラムするときは、図１及び図２に示
した実施例と同様に、まず置換え行記憶用メモリセルＭ
２及び置換え列記憶用メモリセルＭ３からデータを読出
し、その読出された結果に基づいて正規のメモリセルＭ
にデータをプログラムするか、予備のメモリセルＭ１に
データをプログラムするかを決める。

【０１２７】図１４の実施例では予備のメモリセルが１
列であったが、図９を参照して前述したように、予備の
メモリセル列を複数個設けるなど、種々の応用が可能で
ある。

【０１２８】以上説明したように、本発明では、正規の
メモリセルの不良の行と列を記憶し、不良の行及び列が
選択されたときは、この不良のメモリセルに代えて予備
のメモリセルからのデータを読出すようにしているの
で、メモリセルを１個単位で予備のメモリセルと置換え
ることが出来るようになり、メモリセルの閾電圧の異常
やゲート絶縁膜の絶縁不良のようなメモリセルアレイ中
に散在するような不良も救済できる。

【０１２９】しかしながら、従来の冗長回路方式に加え
て、本発明を適用することも極めて有用である。すなわ
ち、本発明を適用して行線の断線等の不良を救済するこ
とは予備のメモリセルの数が多くなりすぎて実用的では
ない。したがって、本発明を従来の冗長回路方式と組み
合わせ、行線あるいは列線の断線等の不良は従来の冗長
回路方式で、メモリセルアレイ中に分散したメモリセル
の不良を本発明により救済するようにすれば良い。

【０１３０】このような従来の冗長回路方式に本発明を
適用する場合、例えば図１に示したメモリセルアレイＭ
を、図２１のメモリセルアレイ１０と、予備のメモリセ
ルアレイ(I) と、予備のメモリセルアレイ(II)とを合わ
せたものと考え、図１の行デコーダを、図２１の行デコ
ーダと予備の行デコーダとを合わせたものと考え、図１
の列デコーダを、図２１の列デコーダと予備の列デコー
ダとを合わせたものと考えて良い。すなわち図２１に示
したような従来の冗長回路方式に本発明を適用する場
合、図２１の回路構成に図１に示した予備のメモリセル
Ｍ１、置換え行記憶用メモリセルＭ２、置換え列記憶用
メモリセルＭ３が追加され、図１等に示した他の回路が
付加される。この場合、置換え行記憶用メモリセルには
予備のメモリセルアレイ(I) 中の行線に接続される置換
え行記憶用メモリセルが付加されている。

【０１３１】一般に、上述した不揮発性半導体メモリ
は、ランダムアクセスであるが、連続したアドレスから
データを読出すときに読出し速度を速くするように工夫
されたものがある。このようなメモリは、各列線に対応
させてラッチ回路を設けておき、一行分のメモリセルか
ら読出されたデータをこのラッチ回路に保持しておき、
このラッチ回路に保持されたデータを順次読出して行く
ようにして読出し速度を速くしている。

【０１３２】このような半導体メモリに、上記のような
救済方法を適用した本発明の一実施例を図１６を参照し
て説明する。

【０１３３】図１６におけるメモリセルアレイ（Ｍ）１
０は、各行方向及び列方向にメモリセルがマトリックス
状に配置されている。行デコーダ１１は複数の行のうち
の一つを選択する。メモリセルＭ１は、メモリセルアレ
イＭ中のメモリセルに不良があったとき、これと置換え
て使用するための予備のメモリセルであり、メモリセル
Ｍ２は置換え行記憶用メモリセルであり、Ｍ３は置換え
列記憶用メモリセルであり、この例ではメモリセルアレ
イＭ中の列の数と同じ数だけ設けられている。メモリセ
ルアレイＭの各列に対応して設けられているラッチ回路
（Ｉ）４１はメモリセルアレイＭの一行分のメモリセル
から読出されたデータを対応するラッチ回路に記憶す
る。このラッチ回路（Ｉ）４１に記憶されたデータはこ
のラッチ回路（Ｉ）４１に対応して設けられたシフトレ
ジスタ（Ｉ）４２に送られる。

【０１３４】この際、一行分のメモリセルからのデータ
をラッチ回路（Ｉ）４１を設けずに、直接シフトレジス
タ（Ｉ）４２に送っても良いが、ラッチ回路（Ｉ）４１
を用いる場合には、ラッチ回路（Ｉ）４１のデータをシ
フトレジスタ（Ｉ）４２に転送し、このシフトレジスタ
（Ｉ）４２から順次データを読出している間に、つぎの
一行分のデータを読出してラッチ回路（Ｉ）４１に記憶
させておくことが出来るので、連続して間断無くデータ
を読出せるという利点がある。シフトレジスタ（Ｉ）４
２のデータはクロック信号φに同期して順次伝達されて
データＭ’として出力される。メモリセルアレイＭ中の
各列に対応して設けられている置換え列記憶用メモリセ
ルＭ３から読出されたデータも同様にラッチ回路（Ｉ
Ｉ）４３で記憶され、シフトレジスタ（ＩＩ）４４へ転
送される。シフトレジスタ（ＩＩ）４４のデータは、シ
フトレジスタ（Ｉ）４２のデータと同じく、クロック信
号φに同期してデータＭ３’として出力される。

【０１３５】クロック信号φによって、データＭ’及び
データＭ３’のうちそれぞれ対応する列に関するものは
同時期に出力される。メモリセルアレイＭ中のメモリセ
ルに不良がある場合、対応する置換え列記憶用メモリセ
ルＭ３から読出されるデータＭ３’は論理“１”に、不
良がない場合は論理“０”となる。選択された行に対応
する置換え行記憶用メモリセルＭ２から読出されたデー
タＭ２’も同様に選択された行に不良のメモリセルがあ
る場合は論理“１”に、不良のメモリセルがない場合は
論理“０”となる。Ｍ２’及びＭ３’が共に論理“１”
のデータが読出された場合は不良の行と列が選ばれたこ
とになるので、不良検知回路４８はこれを検出して選択
回路４７を制御し、選択回路４７はメモリセルからのデ
ータＭ’の代わりに予備のメモリセルＭ１からのデータ
Ｍ１’をデータＤとして出力する。Ｍ２’及びＭ３’の
少なくともいずれか一方が論理“０”であるならば良品
のメモリセルからのデータであるので、不良検知回路４
８はこれを検出して選択回路４７を制御し、選択回路４
７はメモリセルからのデータＭ’をデータＤとして出力
する。

【０１３６】次に図１６に示された不良検知回路４８と
選択回路４７の詳細を図１７に示す。図１７において、
データＭ２’及びデータＭ３’はナンドゲート回路ＮＡ
ＮＤ２１に入力される。このためナンドゲート回路ＮＡ
ＮＤ２１の出力Ｃは、データＭ２’及びデータＭ３’が
共に論理“１”の時だけ論理“０”になる。すなわち、
メモリセルアレイＭ中の不良のメモリセルのデータが到
来したときのみその出力Ｃを論理“０”とする。ナンド
ゲートＮＡＮＤ２１の出力信号ＣはインバータＩＮＶ２
１に入力され、信号Ｃの反転信号ＮＣが出力される。し
たがって、信号ＮＣは不良のメモリセルのデータが到来
したときに論理“１”となる。

【０１３７】これらの信号Ｃ及び信号ＮＣは選択回路に
入力される。選択回路はそれぞれソース・ドレイン電流
路が並列に接続されたＰチャンネルエンハンスメント型
トランジスタ１及びＮチャンネルエンハンスメント型ト
ランジスタ２、及び、それぞれソース・ドレイン電流路
が並列に接続されたＰチャンネルエンハンスメント型ト
ランジスタ４及びＮチャンネルエンハンスメント型トラ
ンジスタ３からなりトランジスタ１及び２の接続点の一
端にはデータＭ１’が供給され、トランジスタ３及び４
の一端にはデータＭ’が供給される。トランジスタ１及
び２の他端はトランジスタ３及び４の他端と接続され、
この接続点からデータＤが出力される。

【０１３８】トランジスタ１及び３のゲートには信号Ｃ
が供給され、トランジスタ２及び４のゲートには信号Ｎ
Ｃが供給される。不良のメモリセルの場合は信号Ｍ２’
およびＭ３’が共に論理“１”となり、信号Ｃは論理
“０”となる。よってトランジスタ１はオンし、トラン
ジスタ３はオフする。また、信号ＮＣは論理“１”とな
るので、トランジスタ２はオンしトランジスタ４はオフ
する。よって、オンしたトランジスタ１、２を通して、
予備のメモリセルからのデータＭ１’がデータＤとして
出力される。

【０１３９】このように、メモリセルが不良の場合は予
備のメモリセルからのデータが出力されることになり、
不良のメモリセルの間違ったデータは出力されない。メ
モリセルに不良がない場合は、信号Ｍ２’およびＭ３’
の少なくとも一方が論理“０”となるため、信号Ｃは論
理“１”となる。よってトランジスタ３はオンし、トラ
ンジスタ１はオフする。信号Ｃの反転信号である信号Ｎ
Ｃは論理“０”となり、トランジスタ４はオンし、トラ
ンジスタ２はオフする。よって、オンしたトランジスタ
３、４を通して、正規のメモリセルからのデータＭ’が
データＤとして出力される。すなわちメモリセルが良品
の場合は正規のメモリセルからのデータが出力される。

【０１４０】本発明の他の実施例を図１８を参照して説
明する。図１８においてはシフトレジスタの代わりに列
デコーダによって制御される列ゲートトランジスタを用
いた点が図１６の実施例と異なる。ラッチ回路（Ｉ）は
メモリセルアレイＭからのデータをラッチする。ラッチ
回路（Ｉ）は図１６の場合と同様にメモリセルアレイＭ
の各列に対応して設けられた個々のラッチ回路からなっ
ており、これら個々のラッチ回路が列ゲート回路ＣＧ１
を構成するＮチャンネルエンハンスメント型トランジス
タのソースに接続される。これらのトランジスタのドレ
インは共通接続されて選択回路４７に接続されている。
同様に、ラッチ回路（ＩＩ）は置換え列記憶用メモリセ
ルＭ３の各列に対応したメモリセルＭ３に対応して設け
られた個々のラッチ回路からなっており、これら個々の
ラッチ回路が列ゲート回路ＣＧ２を構成するＮチャネル
エンハンスメント型トランジスタのソースに接続され
る。これらのトランジスタのドレインは共通接続されて
不良検知回路４８に接続されている。

【０１４１】列デコーダによって制御される列ゲート回
路ＣＧ１およびＣＧ２のそれぞれの対応する一つのトラ
ンジスタがオンし、メモリセルのラッチ回路（Ｉ）から
のデータは選択回路４７に伝達され、置換え列記憶用Ｍ
３メモリセルからのラッチされたデータは不良検知回路
４８に伝達される。図１６において説明したのと同様に
メモリセルに不良があるときは、予備のメモリセルから
のデータＭ１’がデータＤとして出力され、メモリセル
が良品の時は正規のメモリセルからのデータＭ’がデー
タＤとして出力される。

【０１４２】図１６および図１８の実施例によれば、不
良のメモリセルの存在する行番地と列番地とを記憶する
メモリセルを設け、不良の行を記憶するためのメモリセ
ルを正規のメモリセルアレイに隣接して配置し、正規の
メモリセルを制御するのと同一の行線で対応する置換え
行記憶用メモリセルを制御しているため不良の行の記憶
が簡単に行える。また、不良の列を記憶するための列記
憶用メモリセルをメモリセルアレイ中の列の数だけ設け
ているため、各列ごとにラッチ回路を設けたタイプの不
揮発性半導体メモリにおいても、メモリセルアレイ中の
ランダム的なメモリセルの不良をメモリセルアレイ中の
メモリセルを選択する行デコーダの出力である行線ある
いは列デコーダの出力を利用して救済するようにしてい
るため、従来に比べチップサイズの増加もほとんど無
い。

【０１４３】

【発明の効果】以上のように、本発明は不良のメモリセ
ルの存在する行番地と列番地とを記憶するメモリセルを
設け、不良の行を記憶するためのメモリセルを正規のメ
モリセルアレイに隣接して配置し、正規のメモリセルを
制御するのと同一の行線で対応する置換え行記憶用メモ
リセルを制御しているため、メモリセルアレイ中に散在
するメモリセルの不良についても救済を行うことができ
る。

【０１４４】この結果、閾電圧の高いメモリセルの使用
を避けることができるので、読出し速度を改善すること
ができる。

【図面の簡単な説明】

【図１】本発明にかかる不揮発性半導体メモリの概略構
成を示すブロック図である。

【図２】メモリセルへデータをプログラムするためのデ
ータプログラム回路を制御する信号を作るための回路の
構成を示す回路図である。

【図３】不良のメモリセルの行を行記憶用メモリセル
に、不良メモリセルの列を列記憶用メモリセルにそれぞ
れ記憶するときの図１に示した回路における主要な内部
ノードのタイミング波形を示すタイミングチャートであ
る。

【図４】メモリセルにデータをプログラムするときのタ
イミング波形を示すタイミングチャートである。

【図５】センスアンプやデータ出力回路をメモリセルア
レイと予備メモリセルとで共用した本発明の他の実施例
を示すブロック図である。

【図６】予備メモリセルを２列構成とした本発明の他の
実施例を示すブロック図である。

【図７】図６の実施例における選択回路Ｃの構成の一例
を示す回路図である。

【図８】行線に接続される置換え行記憶用メモリセルＭ
２のゲートをデプレッション型トランジスタを介して行
線に接続するようにした本発明の他の実施例を示すブロ
ック図である。

【図９】列をデコードする場合に２つの列デコーダを使
用した本発明の実施例を示すブロック図である。

【図１０】ＮＡＮＤ型のメモリセルの等価回路図であ
る。

【図１１】ＮＡＮＤ型メモリセルの構造を示す素子断面
図である。

【図１２】図１１に示すメモリセルブロックを、複数個
マトリックス状に接続し、集積回路化したものを示す回
路図である。

【図１３】図１２における浮遊ゲートＦＧに電子を注入
する場合の各ノードの電圧波形を示すタイミングチャー
トである。

【図１４】ＮＡＮＤ型の不揮発性半導体メモリに本発明
を適用した実施例を示すブロック図である。

【図１５】図１４における動作を示すタイミングチャー
トである。

【図１６】本発明の他の実施例を示すブロック図であ
る。

【図１７】図１６に示した実施例のうち、不良検知回路
と選択回路の詳細を示す回路図である。

【図１８】本発明のさらに他の実施例を示すブロック図
である。

【図１９】従来のフラッシュEEPROMのメモリセルアレイ
の一例を示す説明図であり、図１９（ａ）は平面図、図
１９（ｂ）は図１９（ａ）のＡ−Ａ’線に沿った断面
図、図１９（ｃ）は図１９（ａ）のＢ−Ｂ’線に沿った
断面図、図１９（ｄ）は図１９（ａ）のＣ−Ｃ’線に沿
った断面図である。

【図２０】図１９に示したフラッシュEEPROMのメモリセ
ルアレイの模式的回路図である。

【図２１】従来の冗長回路方式を示すブロック図であ
る。

【符号の説明】

１１ 行デコーダ １２ 列デコーダ ２１〜２４ データプログラム回路 ２５、２７、２９、３１ 負荷回路 ２６、２８、３０、３２ センスアンプ ３３ データ出力回路 Ｍ メモリセル Ｍ１ 予備メモリセル Ｍ２ 行記憶用メモリセル Ｍ３ 列記憶用メモリセル Ｓ１，Ｓ２，Ｓ３，Ｓ４ スイッチ回路

フロントページの続き (56)参考文献 特開 平１−285098（ＪＰ，Ａ) 特開 平６−111589（ＪＰ，Ａ) 特開 昭56−134399（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603 G11C 16/06

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】行線と、前記行線を選択するための行デコーダと 、 行及び列方向にマトリクス状に配列され前記行線により
   選択的に駆動されるメモリセルと、 このメモリセルの一端に接続される列線と、前記列線を選択するための列デコーダと 、 前記メモリセルに不良があるときに、前記メモリセルの
   代わりに使用される予備のメモリセルと、 前記不良のメモリセルの行番地を記憶するための、前記
   行デコーダからのデコード信号により選択的に駆動され
   る行番地記憶用メモリセルと、 前記不良のメモリセルの列番地を記憶するための、前記
   列デコーダからのデコード信号により選択的に駆動され
   る列番地記憶用メモリセルと、 前記行及び列番地記憶用メモリセルに記憶されたデータ
   を読出すためのデータ読出し手段と、 このデータ読出し手段から読出されたデータに応じて、
   前記メモリセルから読み出されたデータと前記予備のメ
   モリセルから読み出されたデータのいずれを出力するか
   を切換える読出しデータ切換え手段とを具備したことを
   特徴とする不揮発性半導体メモリ。
2. 【請求項２】前記予備のメモリセルに接続された予備メ
   モリセル列線と、 前記行及び列番地記憶用メモリセルにそれぞれ接続され
   た行番地記憶用セル列線及び列番地記憶用セル列線と、 前記列線、前記予備メモリセル列線、前記行番地記憶用
   セル列線、前記列番地記憶用セル列線にそれぞれ接続さ
   れ、前記メモリセル、前記予備のメモリセル、前記行番
   地記憶用メモリセル、前記列番地記憶用メモリセルにデ
   ータをプログラムするためのデータプログラム手段とを
   さらに備えた請求項１に記載の不揮発性半導体メモリ。
3. 【請求項３】前記予備メモリセルは前記列線を選択する
   ための列デコーダ出力に応じて選択される複数のメモリ
   セル列を有していることを特徴とする請求項１に記載の
   不揮発性半導体メモリ。
4. 【請求項４】複数の行線と、前記行線を選択するための行デコーダと 、 複数の列線と、前記列線を選択するための列デコーダと、 これら行線と列線の交点に配置されたメモリセルと、 このメモリセルに隣接して設けられ、対応する行線に接
   続された前記メモリセルに不良があるときに前記メモリ
   セルに代えて使用される予備のメモリセルと、 前記メモリセルに隣接して設けられ、対応する前記行線
   に接続され不良のメモリセルの行番地を記憶するための
   不良行記憶用メモリセルと、 不良のメモリセルの列番地を記憶するための、前記列デ
   コーダからのデコード信号により選択的に駆動される不
   良列記憶用メモリセルと、 前記不良行記憶用メモリセルから読出されたデータと前
   記不良列記憶用メモリセルから読出されたデータとによ
   り前記メモリセルから読出されたデータと、前記予備の
   メモリセルから読出されたデータとを切換えて出力する
   データ切換え手段とを具備したことを特徴とする不揮発
   性半導体メモリ。
5. 【請求項５】前記メモリセル、前記予備メモリセル、前
   記不良行記憶用メモリセル、不良列記憶用メモリセルに
   それぞれ接続されたデータプログラム手段とをさらに備
   えた請求項４に記載の不揮発性半導体メモリ。
6. 【請求項６】前記不良行記憶用メモリセル及び前記不良
   列記憶用メモリセルから読み出されたデータに基づい
   て、前記データプログラム手段による前記メモリセルと
   前記予備のメモリセルとへのデータのプログラムを、切
   り替え制御する選択手段をさらに備えたことを特徴とす
   る請求項５に記載の不揮発性半導体メモリ。
7. 【請求項７】行線と、前記行線を選択するための行デコーダと 、 行及び列方向にマトリクス状に配列され前記行線により
   選択的に駆動され、浮遊ゲート中の電荷の量によってデ
   ータを記憶するメモリセルと、 このメモリセルの一端に接続される列線と、前記列線を選択するための列デコーダと 、 前記メモリセルに不良があるときに、前記メモリセルの
   代わりに使用され、前記メモリセルと同等に構成された
   予備のメモリセルと、 前記不良のメモリセルがある行番地を浮遊ゲート中の電
   荷の量によって記憶する、前記行デコーダからのデコー
   ド信号により選択的に駆動される行番地記憶用メモリセ
   ルと、 前記不良のメモリセルがある列番地を浮遊ゲート中の電
   荷の量によって記憶する、前記列デコーダからのデコー
   ド信号により選択的に駆動される列番地記憶用メモリセ
   ルと、 前記行あるいは列番地記憶用メモリセルに記憶されたデ
   ータを読み出すためのデータ読み出し手段と、 このデータ読み出し手段から読み出されたデータに応じ
   て、前記メモリセルからデータを読み出すか、前記予備
   のメモリセルからデータを読み出すかを決めるデータ読
   み出し手段を具備したことを特徴とする不揮発性半導体
   メモリ。
8. 【請求項８】前記行あるいは列番地記憶用メモリセル
   に、前記不良のメモリセルがある行番地あるいは前記不
   良のメモリセルがある列番地を記憶した後、少なくとも
   前記メモリセルの浮遊ゲートに電荷を注入してデータを
   書き込むときに、前記行あるいは列番地記憶用メモリセ
   ルに、前記メモリセルの浮遊ゲートに電荷を注入するた
   めの高電圧が印加されないようにしたことを特徴とする
   請求項７に記載の不揮発性半導体メモリ。
9. 【請求項９】行線と、前記行線を選択するための行デコーダと 、 行及び列方向にマトリクス状に配列され前記行線により
   選択的に駆動されるメモリセルの一端に接続される列線
   と、 このメモリセルの一端に接続される列線と、前記列線を選択するための列デコーダと 、 前記メモリセルに不良があるときに、前記メモリセルの
   代わりに使用される予備のメモリセルと、 前記不良のメモリセルがある行番地を記憶する、前記行
   デコーダからのデコード信号により選択的に駆動される
   行番地記憶用メモリセルと、 前記不良のメモリセルがある列番地を記憶する、前記列
   デコーダからのデコード信号により選択的に駆動される
   列番地記憶用メモリセルと、 前記行あるいは列番地記憶用メモリセルに記憶されたデ
   ータを読み出すためのデータ読み出し手段と、 このデータ読み出し手段から読み出されたデータに応じ
   て、前記メモリセルからデータを読み出すか、前記予備
   のメモリセルからデータを読み出すかを決めるデータ読
   み出し手段を具備したことを特徴とする不揮発性半導体
   メモリ。