JP2619170B2 - 半導体メモリ及びその試験方法 - Google Patents

半導体メモリ及びその試験方法

Info

Publication number
JP2619170B2
JP2619170B2 JP3515818A JP51581891A JP2619170B2 JP 2619170 B2 JP2619170 B2 JP 2619170B2 JP 3515818 A JP3515818 A JP 3515818A JP 51581891 A JP51581891 A JP 51581891A JP 2619170 B2 JP2619170 B2 JP 2619170B2
Authority
JP
Japan
Prior art keywords
redundancy
defective
lines
memory cell
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3515818A
Other languages
English (en)
Inventor
直人 冨田
順一 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP3515818A priority Critical patent/JP2619170B2/ja
Application granted granted Critical
Publication of JP2619170B2 publication Critical patent/JP2619170B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は、半導体メモリに係り、特にメモリセルのド
レイン側のデータ保持特性を知るための信頼性試験（ド
レインストレス試験）もしくはバーンイン試験を行う機
能を有するメモリに関する。
背景技術 半導体メモリの１種であるEPROM（Electricaly Progr
ammable and Erasable ROM）において通常使用されるメ
モリセルは、コントロールゲートとフローティングゲー
トの二層ゲート構造を有するトランジスタで構成され
る。このメモリセルに対してデータの書き込みを行う場
合は、コントロールゲートに接続されたワード線と、ド
レインに接続されているビット線とに高電位（書込み電
位VPP）が印加される。なお、そのソースは接地電位に
固定されている。
上記の高電位の印加により、メモリセルのチャネル領
域のドレイン近傍に高電界が加えられ、チャネルホット
エレクトロンが発生し、このホットエレクトロンがコン
トロールゲートに印加された高電位によりフローティン
グゲートに注入される。フローティングゲートにホット
エレクトロンが注入されたメモリセルは、コントロール
ゲートからみた閾値が上昇することになり、この閾値の
変化によりデータを記憶する。
上記のような構造を持つメモリセルを複数設けてアレ
イ状に配置したEPROMの一部の構成を第１図に示す。第
１図において、M1〜M4はメモリセル、WL1およびWL2はワ
ード線、BL1およびBL2はビット線、1A,1Bはそれぞれカ
ラムデコーダ、２〜５はカラムデコーダのデコード信
号、６はロウデコーダである。また、D1、D2、H1、H2は
ビット線選択用のトランジスタ、Ｓは書込み用トランジ
スタである。
通常のデータ書み込みモードおよび読み出しモードに
おいては、カラムデコーダ1A,1Bからのデコード信号２
〜５に応じて１つのビット線が選択されるようにビット
線選択用のトランジスタD1,D2,H1,H2が選択駆動され
る。
いま、メモリセルM1にデータの書込みを行う場合を考
えると、ビット線BL1とワード線WL1が選択されてそれぞ
れに高電位が印加される。この時、ドレインが上記選択
されたビット線BL1に接続されている他のメモリセルM2
は非選択状態であり、そのコントロールゲートは接地電
位でありながら、ビット線BL1に接続されたドレインに
は高電位が印加されることになる。このような状態は、
１本のビット線に接続されているメモリセルの個数がＮ
個であれば（Ｎ−１）個起こり得る。このような状態の
メモリセルは、ドレインに電気的ストレスが加えられる
ことになり、そのゲート酸化膜の膜質が悪い場合は、フ
ローティングゲートに注入されていたエレクトロンが抜
け出す可能性があり、一度書き込んだデータが消えてし
まう可能性がでてくる。
そこで、メモリセルのドレイン側のデータ保持特性を
知るための信号性試験が行われている。この試験は、全
てのメモリセルにデータを書き込んだ後、ビット線に高
電位を加え、ワード線を非選択状態にすることにより行
われるが、全てのメモリセルに対して試験を行うために
は、カラムアドレスピンがｎ個の場合に2n本のビット線
を試験する必要がある。この場合、各ビット線について
試験を繰り返すと、試験時間が極めて長くなるので、従
来は、試験時間の短縮のため、EPROM内に内部試験機能
を備えている。この内部試験機能を用いるテストモード
では、第１図中のカラムデコーダ1A,1Bかさ出力される
全てのデコード信号が全て“H"レベルにされ、全てのビ
ット線選択トランジスタD1,D2,H1,H2が同時に導通状態
にされる。さらに、書き込み用トランジスタＳのドレイ
ンとゲートにはデータ書込み時と同様に書込み用の高電
位VPPが印加される。
この時、ビット線BL1に接続されたメモリセルM1,M2の
両ゲートは全て接地電位になつているから、両メモリセ
ルは共に非導通状態になっており、同じレベルの電位が
両メモリセルのドレインに印加され、その後、信頼性の
チェックが行われる。他の全てのビット線においても、
上記ビット線BL1と全く同様である。
ところで、第２図に示すように、ビット線BL2では不
良リークパス７が存在しており、そのビット線電位から
接地電位に対する電流リークパスがあるような不良が存
在した場合を考える。なお、この第２図では、説明の簡
単化のためメモリセルは省略している。この不良リーク
パスは、ビット線およびメモリセルのドレインと、基板
あるいはワード線との間のショートなど、種々の原因が
考えられる。このようなリークパスが存在するEPROMは
一般には不良品として処理されるが、カラムリダンダン
シー回路があれば完動品にすることが可能である。即
ち、予めヒューズにプログラムを行なって、ビット線選
択用のトランジスタD1およびH2が選択されるようなアド
レスが入力された場合に、両トランジスタD1,H2に代わ
ってリダンダンシー選択トランジスタDRが選択されるよ
うにしておけば、不良のビット線BL2をリダンダンシー
ビットラインBLRに置き換えることができる。
しかし、このような不良のあるEPROMに対して前述の
ストレス試験を行った場合、書き込み用トランジスタＳ
のドレインに与えられた書込み電位VPPから、書込み用
トランジスタＳおよびビット線選択トランジスタD1,H2
を通り、ビット線BL2および不良リークパス７を通じて
接地電流までの電流リークパスが形成される。すると、
上記書込み用トランジスタＳ、ビット線選択トランジス
タD1およびそれらを接続する配線の寄生抵抗等による電
圧降下により、書込み用トランジスタＳのソースが接続
されているノード11′の電位は、第１図中において書込
み用トランジスタＳのソースが接続されているノード11
の電位以下になり、さらに、第２図においてビット線選
択トランジスタD1のソースが接続されているノード12の
電位は上記ノード11′の電位より低くなる。ストレス試
験時には、全てのビット線にノード11と等しい電位が印
加されることが必要である。
しかし、第２図の場合、不良リークパス７があるビッ
ト線BL2の電位はもちろんであるが、さらに、正常なビ
ット線BL1にもノード12と同電位しか印加されないこと
になり、ビット線BL1に接続されたメモリセルに対して
は十分なストレス試験が行われないことになってしま
う。第２図では、説明の簡単化のため、ノード12には２
本のビット線が接続されている状態が示されているが、
実際には、８本、16本といった本数のビット線が接続さ
れている。従って、ノード11′の電位がノード11の電位
以下になると、ノード11′とビット線選択トランジスタ
D1以外で接続されるビット線についても、ストレス試験
時のビット線への印加電圧は不十分なレベルとなってし
まう。つまり、書込み用トランジスタＳにより書込み電
位VPPが供給される全てのビット線について、そのうち
１本でも前記のような接地電位へのリークパスを持った
不良ビット線が存在すると、全てのビット線の印加スト
レスが不十分なレベルとなり、よって、メモリセルのド
レイン側のデータ保存の信頼性が不十分でありながらも
ストレス試験をパスしてしまうセルがでてくる可能性が
ある。
接地電位へのリークパスを持った不良ビット線は試験
で検出し、リダンダンシー機能を使って正常なカラムに
置き換えることは可能である。しかし、ドレイン側のデ
ータ保持特性が不十分であるにもかかわらずストレス試
験時のストレスが不十分なためパスしてしまった不良セ
ルがあっても、それは検出されないままとなってしま
う。このため、接地電位へのリークパスを持つEPROM
は、カラムリダンダンシー機能を用いて救済可能にもか
かわらず不良品とされていた。
一方、上記のような問題はDRAMなどにおいてバーンイ
ン試験を行う際にも発生する。すなわち、バーンイン試
験ではワード線に通常の電源電位よりも高い電位が印加
される。このとき、各メモリセルのゲートに高電界が加
わり、耐圧不良のゲート酸化膜が破壊される。そして、
このゲート酸化膜が破壊されたメモリセルが接続されて
いるワード線は、その後、リダンダンシー用のワード線
に置き換えられる。ところで、このバーンイン試験を行
う際には、１個の外部端子から供給される高電位が、全
てのワード線に並列的に印加される。しかし、ある特定
のワード線から接地電位に対して電流リークパスが存在
していると、バーンイン試験の際に、上記ストレス試験
の場合と同様に全てのワード線の印加ストレスが不十分
なレベルとなり、バーンイン試験をパスしてしまうワー
ド線がでる可能性がある。
上記したようにEPROMでは、全てのビット線のうち１
本でも接地電位へのリークパスを持った不良ビット線が
存在すると、全てのビット線の印加ストレスが不十分な
レベルとなり、メモリセルのドレイン側のデータ保存の
信頼性が不十分でありながらもストレス試験をパスして
しまうセルがでてくる可能性があり、リダンダンシー機
能を用いて救済可能にもかかわらず不良品とされてしま
うという問題がある。
同様に、DRAMにおいて、全てのワード線のうち１本で
も接地電位へのリークパスを持った不良ワード線が存在
すると、全てのワード線の印加ストレスが不十分なレベ
ルとなり、バーンイン試験をパスしてしまうワード線が
でる可能性があり、リダンダンシー機能を用いて救済可
能にもかかわらず不良品とされてしまうという問題があ
る。
本発明の第１の目的は、メモリセルのドレイン側のデ
ータ保持信頼性チェックのストレス試験に際して、ある
ビット線が不良であっても、それ以外の正常なビット
線、または、そのビット不良を含むブロック以外の正常
なビット線には、正規のストレス電位が印加され、正し
く信頼性のチェックが行うことができる半導体メモリを
提供することである。
本発明の第２の目的は、メモリセルのゲート酸化膜の
耐圧チェックのためのバーンイン試験に際して、あるワ
ード線が不良であっても、それ以外の正常なワード線に
は、正規の高電位が印加され、正しくバーンイン試験を
行うことができる半導体メモリを提供することである。
発明の開示 本発明に係る半導体メモリは、複数の第１の配線と複
数の第２の配線との各交点のそれぞれにメモリセルトラ
ンジスタが配置され、これら各メモリセルトランジスタ
のソースが接地電位に接続されたメモリセルアレイと、
複数の前記第２の配線に接続され、前記第２の配線を選
択する選択手段と、前記選択手段を介して前記複数の第
２の配線に接続され、前記複数の第２の配線に所定の電
位を与える電位供給手段と、前記第２の配線に不良があ
るときに、この不良の第２の配線に置き換えて使用され
る少なくとも１つのリダンダンシー配線と、前記リダン
ダンシー配線を使用するときに、前記リダンダンシー配
線を選択するためのリダンダンシー選択手段と、前記リ
ダンダンシー配線を使用するときに、前記リダンダンシ
ー配線を前記第２の配線と置き換えるための番地を記憶
する不良番地記憶手段と、前記不良番地記憶手段で記憶
された番地が供給され、前記複数の第２の配線を前記選
択手段により並列的に選択するときに、前記不良番地記
憶手段で記憶された番地に基づいて前記不良の第２の配
線を除く残り全ての前記第２の配線を同時に選択するよ
うに前記選択手段を制御する制御手段とで構成されてい
る。
上記構成であると、データ保存信頼性試験の際、接地
電位への電流リークパスがあるような不良のある第２の
配線が存在しても、それ以外の正常な第２の配線にだけ
ストレス電位を印加することが可能になる。
図面の簡単な説明 第１図は従来のEPROMの一部を示す回路図、第２図は
接地電位への電流リークパスがあるような不良ビット線
が存在するEPROMの一部を示す回路図、第３図は本発明
の第１実施例に係るEPROMの概略的な構成を示すブロッ
ク図、第４図は第３図のEPROMの一部の具体的構成を示
す回路図、第５図は第３図のEPROMのメモリセルの構造
を示す断面図、第６図は第３図のEPROMの一部の具体的
構成を示す回路図、第７図は本発明の第２実施例に係る
EPROMの概略的な構成を示すブロック図、第８図は本発
明の第３実施例に係るDRAMの概略的な構成を示す回路
図、第９図は本発明の第３実施例に係るEPROMの概略図
な構成を示す回路図、第10図は第９図のEPROMの一部の
具体的構成を示す回路図、第11図は第９図のEPROMの一
部の具体的構成を示す回路図、第12図は第10図回路の信
号の真理値状態をまとめて示す図、第13図は第11図回路
の信号の真理値状態をまとめて示す図、第14図は本発明
の第４実施例に係るEPROMの概略的な構成を示す回路
図、第15図は本発明の第５実施例に係るEPROMの概略的
な構成を示す回路図である。
発明を実施するための最良の形態 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第３図は、本発明の第１実施例に係るEPROMの一部の
構成を示すブロック図である。第３図において、20はメ
モリセルＭが複数設けられ、これら複数のメモリセルＭ
がマトリスク状に配置されたメモリセルアレイである。
上記メモリセルアレイ20内では複数のワード線WL1〜WLm
と複数のビット線BL1〜BLnとが互いに直交するように設
けられており、これらワード線WL1〜WLmとビット数BL1
〜BLnとの各交点のそれぞれに上記各メモリセルＭが配
置されている。
上記複数のビット線BL1〜BLnはビット線選択回路21に
接続されている。このビット線選択回路21は上記複数の
ビット線BL1〜BLnを選択するものである。22は、上記複
数の各ビット線BL1〜BLnに供給するための書き込み電位
を発生する電位供給回路であり、この電位供給回路22は
上記ビット線選択回路21を介して上記複数のビット線BL
1〜BLnと接続されている。
23は上記複数のビット線BL1〜BLnのなかで不良のもの
が存在する場合に、この不良ビット線と置き換えて使用
される複数のリダンダンシービット線BLR1〜BLRiを持つ
リダンダンシー用のメモリセルアレイである。上記リダ
ンダンシー用メモリセルアレイ23内にはリダンダンシー
用のメモリセルＭが複数設けられており、これら複数の
メモリセルＭは、前記ワード線WL1〜WLmと上記リダンダ
ンシービット線BLR1〜BLRiが互いに直交する各交点のそ
れぞれに配置されている。上記複数のリダンダンシービ
ット線BLR1〜BLRiは、リダンダンシー選択回路24を介し
て上記電位供給回路22に接続されている。上記リダンダ
ンシー選択回路24は上記複数のリダンダンシービット線
BLR1〜BLRiを選択するものである。
25は上記メモリセルアレイ20内の複数のビット線の中
に、接地電位に対するリークパスが生じている不良のビ
ット線を含む不良のビット線が存在する場合に、この不
良ビット線に対応したアドレス番地が記憶される不良番
地記憶回路である。この不良番地記憶回路25における番
地の記憶は、例えば複数のポリシリコンヒューズが設け
られ、これら複数のヒューズを入力データに応じて選択
的に切ることにより行われたり、あるいは複数のEPROM
セルが設けられ、これら複数の不揮発性メモリセル、例
えばEPROMセルに対するデータの書き込み動作によって
行われるものである。この不良番地記憶回路25は制御回
路26に接続されている。
制御回路26には、上記不良番地記憶回路25に記憶され
ている番地の他に、前記複数のビット線BL1〜BLnを選択
する際に入力されるアドレス信号、メモリセルのドレイ
ン側のデータ保持特性を知るための信頼性試験を行うた
めのテストモードに設定するためのテストモード信号が
供給される。そして、この制御回路26からの出力は前記
ビット線選択回路21及びリダンダンシー選択回路24に供
給され、両回路21、24の選択動作が制御回路26からの出
力に応じて制御される。
第４図は、上記第３図のEPROMにおけるメモリセルア
レイ20、ビット線選択回路21及び電位供給回路22の詳細
な構成を示している。メモリセルアレイ20内に設けられ
た前記複数のメモリセルＭはそれぞれ、フローティング
ゲート及びコントロールゲートからなる二重ゲート構造
を有するMOSトランジスタで構成されている。上記各メ
モリセルＭのドレインは前記複数のビット線BL1〜BLnの
いずれか１つに接続され、コントロールゲートは前記複
数のワード線WL1〜WLmのいずれか１つに接続され、さら
にドレインは一定電位、例えば接地電位が供給されるノ
ードに並列に接続されている。
前記ビット線選択回路21内には、前記ビット線BL1〜B
Lnに対応した数のビット線選択用のトランジスタH1〜Hn
が設けられている。これらビット線選択用のトランジス
タH1〜Hnのソースは共通に接続され、この共通ソースは
前記電位供給回路22に接続されている。また、上記トラ
ンジスタH1〜Hnのドレインは前記ビット線BL1〜BLnのそ
れぞれに接続されている。そして、上記ビット線選択用
のトランジスタH1〜Hnのゲートには、前記制御回路26の
複数の各出力が供給される。
電位供給回路22はトランジスタＳで構成されている。
このトランジスタＳは、ソースが書き込み用の高電位VP
Pに接続され、ドレインが上記ビット線選択回路21内の
トランジスタH1〜Hnの共通ソースに接続されている。そ
して、このトランジスタＳのゲートには、テストモード
の際に高電位VPPが供給される。
上記メモリセルアレイ20内に設けられた各メモリセル
用のトランジスタがＮチャネル型である場合の具体的な
素子構造が第５図に示されている。第５図において、Ｐ
型の半導体基板30の表面領域にはN+型拡散領域からなる
ソース領域31及びドレイン領域32が形成されている。ま
た、上記ソース領域31とドレイン領域32との間に存在す
るチャネル領域33の上方には、ゲート絶縁膜34を介して
フローティングゲート35が設けられている。さらに上記
フローティングゲート35の上方には、ゲート絶縁膜36を
介してコントロールゲート37が設けられている。そし
て、上記のような二重ゲート構造を含む基板の表面上に
は保護絶縁膜38が形成されている。
第６図は前記制御回路26の内部構成の一部の詳細を、
前記ビット線選択回路21と共に示している。ただし、こ
の制御回路26は、前記メモリセルアレイ20内にビット線
が４本設けられている場合、すなわち前記ｎの数が４の
場合を例示している。従って、この場合、前記ビット線
選択回路21内には４個のビット線選択用のトランジスタ
H1〜H4が設けられている。図示のように、前記制御回路
26にはカラムデコーダ27とテスト用カラムデコーダ28が
設けられている。さらに上記カラムデコーダ27内には、
上記４個のビット線選択用のトランジスタH1〜H4に対応
して４個の３入力ANDゲート41〜44が設けられている。
これら４個のANDゲート41〜44の出力は、前記ビット線
選択回路21内の４個のビット線選択用のトランジスタH1
〜H4のそれぞれのゲートに供給される。上記４個のAND
ゲート41〜44には、それぞれ２ビットのカラムビットア
ドレス信号と上記テスト用カラムデコーダ28の出力が供
給される。例えば、前記ビット線選択用のトランジスタ
H1のゲートを駆動するANDゲート41にはA0とA1からなる
２ビットのビットアドレス信号及びテスト用カラムデコ
ーダ28の出力が供給される。同様に、ANDゲート42には/
A0とA1からなる２ビットのビットアドレス信号及びテス
ト用カラムデコーダ28の出力が供給される。ANDゲート4
3にはA0と/A1からなる２ビットのビットアドレス信号及
びテスト用カラムデコーダ28の出力が供給される。さら
にANDゲート44には/A0と/A1からなる２ビットのビット
アドレス信号及びテスト用カラムデコーダ28の出力が供
給される。これら各２ビットのビットアドレス信号は、
通常のデータ読み出し及び書き込みモードの際には、外
部から入力されるカラムアドレス信号に応じた論理レベ
ルに設定されるものであるが、前記ストレス試験を行う
ためのテストモードの際は全て論理“1"に設定される。
上記テスト用カラムデコーダ28内には、上記４個のビ
ット線選択用のトランジスタH1〜H4に対応して４個の２
入力NANDゲート45〜48が設けられている。これら４個の
NANDゲート45〜48にはそれぞれ、前記不良番地記憶回路
25で記憶されている番地が２ビットの信号として供給さ
れる。すなわち、NANDゲート45にはF0とF1が、NANDゲー
ト46には/F0とF1が、NANDゲート47にはF0と/F1が、NAND
ゲート48には/F0と/F1がそれぞれ供給される。
また、制御回路26は、通常のデータ書き込み動作時及
びデータ読み出し時に、不良が生じているメモリセルア
レイ20内の特定のビット線を選択するためのカラムアド
レス信号が入力されると、この不良ビット線に代わって
リダンダンシー用のメモリセルアレイ23内の複数のリダ
ンダンシービット線BLR1〜BLRiのうちの１つが選択され
るようにリダンダンシー選択回路24を制御する機能を有
するものである。しかし、このようなデータ読み出し／
書き込み時の通常動作モードにおけるリダンダンシー機
能は良く知られているので、その部分の構成は省略し
た。
このような構成でなるメモリにおいて、ストレス試験
を行う前に予めメモリセルアレイ20内の複数のビット線
の中に、接地電位へのリークパスが生じている不良ビッ
ト線が存在していれば、この不良ビット線に対応した番
地が前記不良番地記憶回路25に記憶される。例えば、第
３図において、ビット線BL1にリークパスが生じていれ
ば、このビット線BL1に対応した番地が不良番地記憶回
路25に記憶される。
そして、ドレインストレス試験を行うために、前記制
御回路26に供給されるテストモード信号がテスト状態に
設定されると、ドレインストレス試験が開始される。こ
のとき、前記不良番地記憶回路25から出力される各２ビ
ットの信号のうち、不良ビット線BL1に対応した番地のF
0とF1が共に“1"となり、この２ビットの信号を受けるN
ANDゲート45の出力が“0"となる。また、このとき、テ
スト用カラムデコーダ28内の他の３個のNANDゲート45〜
48に入力される各２ビットの信号の少なくとも一方は
“0"となり、これら３個のNANDゲート45〜48の出力は全
て“1"となる。一方、このドレインストレス試験の際は
A0,/A0、A1,/A1からなるビットアドレス信号が全て“1"
に設定されるため、カラムデコーダ27内の４個のANDゲ
ート41〜44のうち、ANDゲート41の出力のみが“0"とな
り、残りのANDゲート42〜44の出力は全て“1"となる。
これにより、ビット線選択回路21内の４個のビット線選
択用のトランジスタH1〜H4のうち、前記不良ビット線BL
1に接続されているトランジスタH1はオフし、不良が発
生していない残り３本のビット線BL2〜BL4に接続されて
いるトランジスタH2〜H4はオンする。
また、ドレインストレス試験の際には、前記電位供給
回路22内のトランジスタＳのソース及びゲートに高電位
VPPが供給されるため、この高電位VPPは上記不良ビット
線BL1を除いた残り３本のビット線BL2〜BL4にストレス
電位として供給される。
このように上記実施例では、ドレインストレス試験の
際に、不良ビット線にはドレインストレスを印加するこ
となく、他のビット線にはドレインストレスを印加する
ことができる。
なお、上記実施例では特に説明しなかったが、ドレイ
ンストレス試験の際には、リダンダンシー用メモリセル
アレイ23内のリダンダンシービット線BLR1〜BLRiに対し
てもドレインストレスが印加されるものである。
また、通常のデータ書き込み動作時や読み出し時で
も、上記不良ビット線BL1を選択するようなカラムアド
レス信号が供給されたとしても、カラムデコーダ27内の
ANDゲート41の出力は“0"となり、不良ビット線BL1は選
択されない。また、この不良ビット線BL1の代わりに、
リダンダンシー用メモリセルアレイ23内のリダンダンシ
ービット線BLR1〜BLRiのなかの１つが選択される。
第７図は、本発明の第２実施例に係るEPROMの一部の
構成を示すブロック図である。この実施例のEPROMが、
前記第３図に示す第１実施例のものと異なっている点
は、不良番地記憶回路25を設けずに、前記信号F0,/F0、
F1,/F1等をメモリの外部から制御回路26に供給するよう
に構成したものである。なお、この場合、制御回路26に
はこれらの信号をラッチするラッチ回路27を内蔵してい
る。
第８図は、この発明をDRAMに実施した、この本発明の
第３実施例の構成を示すブロック図である。第８図にお
いて、50はダイナミック型のメモリセルＭが複数設けら
れ、これら複数のメモリセルＭがマトリスク状に配置さ
れたメモリセルアレイである。上記メモリセルアレイ50
内では複数のワード線、例えば４本のワード線WL1〜WL4
と複数のビット線BL1〜BLnとが互いに直交するように設
けられており、これらワード線WL1〜WL4とビット線BL1
〜BLnとの各交点のそれぞれに上記各メモリセルＭが配
置されている。
上記４本のワード線WL1〜WL4はワード線選択回路51に
接続されている。このワード線選択回路51は上記４本の
ワード線WL1〜WL4を選択するものである。52は、前記バ
ーンイン試験時に複数の各ワード線WL1〜WL4に供給する
ための高電位VPPが供給されるる電位供給端子であり、
この電位供給端子52は上記ワード線選択回路51を介して
上記４本のワード線WL1〜WL4に接続されている。
53は上記４本のワード線WL1〜WL4のなかで不良のもの
が存在する場合に、この不良ワード線と置き換えて使用
される複数のリダンダンシーワード線、例えば２本のリ
ダンダンシーワード線WLR1、WLR2を持つリダンダンシー
用のメモリセルアレイである。上記リダンダンシー用メ
モリセルアレイ53内にはリダンダンシー用のメモリセル
Ｍが複数設けられており、これら複数のメモリセルＭ
は、上記ワード線WLR1、WLR2と上記ビット線BL1〜BLnが
互いに直交する各交点のそれぞれに配置されている。上
記複数のリダンダンシーワード線WLR1、WLR2は、リダン
ダンシー選択回路54を介して上記電位供給端子52に接続
されている。上記リダンダンシー選択回路54は上記複数
のリダンダンシーワード線WLR1、WLR2を選択するもので
ある。
55は上記メモリセルアレイ50内の４本のワード線の中
に、接地電位に対するリークパスが生じている不良のワ
ード線が存在する場合に、この不良ワード線に対応した
アドレス番地が記憶される不良番地記憶回路である。こ
の不良番地記憶回路55における番地の記憶は、例えば複
数のヒューズが設けられ、これら複数のヒューズを入力
データに応じて選択的に切ることにより行われるもので
ある。この不良番地記憶回路55は制御回路56に接続され
ている。
上記制御回路56には、上記不良番地記憶回路55に記憶
されている番地の他に、バーンイン試験を行うためのテ
ストモードに設定するためのテストモード信号がテスト
端子57から入力される。そして、この制御回路56からの
出力は前記ワード線選択回路51及びリダンダンシー選択
回路54に供給され、両回路51、54の選択動作が制御回路
56からの出力に応じて制御される。
また、58は通常のデータ書き込み動作時やデータ読み
出し動作時に、上記４本のワード線WL1〜WL4を選択する
ロウデコーダであり、59はリダンダンシー機能を使用す
る際に上記リダンダンシーワード線WLR1、WLR2を選択す
るリダンダンシー用のロウデコーダである。
前記ワード線選択回路51内には、前記ワード線WL1〜W
L4に対応した４個のワード線選択用のトランジスタW1〜
W4が設けられている。これらワード線選択用のトランジ
スタW1〜W4のソースは共通に接続され、この共通ソース
は前記電位供給端子52に接続されている。また、上記ト
ランジスタW1〜W4のドレインは前記ワード線WL1〜WL4の
それぞれに接続されている。そして、上記ワード線選択
用のトランジスタW1〜W4のゲートには、前記制御回路56
の複数の各出力が供給される。
制御回路56内には上記４個のワード線選択用のトラン
ジスタW1〜W4に対応して４個の３入力NANDゲート61〜64
が設けられている。これら４個のNANDゲート61〜64には
それぞれ、前記不良番地記憶回路55で記憶されている番
地が２ビットの信号として供給されると共に前記テスト
モード信号が供給される。すなわち、NANDゲート61には
F0、F1とテストモード信号が供給される。NANDゲート62
には/F0、F1とテストモード信号が供給される。NANDゲ
ート63はF0、/F1とテストモード信号が供給される。NAN
Dゲート64には/F0、/F1とテストモード信号が供給され
る。
このような構成でなるメモリにおいて、バーンイン試
験を行う前に予めメモリセルアレイ50内の複数のワード
線の中に、接地電位へのリークパスが生じている不良ワ
ード線が存在していれば、この不良ワード線に対応した
番地が前記不良番地記憶回路55に記憶される。例えば、
第８図において、ワード線WL1にリークパスが生じてい
れば、このワード線WL1に対応した番地が不良番地記憶
回路55に記憶される。
そして、バーンイン試験を行うために、前記制御回路
56に供給されるテストモード信号がテスト状態に設定さ
れると、バーンイン試験が開始される。このとき、前記
不良番地記憶回路55から出力される各２ビットの信号の
うち、不良ワード線WL1に対応した番地のF0とF1が共に
“1"となり、この２ビットの信号を受けるNANDゲート61
の出力が“0"となる。また、このとき、残り３個のNAND
ゲート62〜64に入力される各２ビットの信号の少なくと
も一方は“0"となり、これら３個のNANDゲート62〜64の
出力は全て“1"となる。従って、ワード線選択回路51内
の４個のワード線選択用のトランジスタW1〜W4のうち、
前記不良ワード線WBL1に接続されているトランジスタW1
はオフし、不良が発生していない残り３本のワード線WL
2〜WL4に接続されているトランジスタW2〜W4はオンす
る。
一方、このバーンイン試験の際は電位供給端子52に高
電位VPPが供給されるので、この高電位VPPは上記不良ワ
ード線WL1を除いた残り３本のワード線WL2〜BL4に供給
される。
このように上記実施例では、バーンイン試験の際に、
不良ワード線にはストレス電位を印加することなく、他
のワード線にはストレス電位を印加することができる。
なお、この第８図の実施例のメモリの場合にも、バー
ンイン試験の際には、リダンダンシー用メモリセルアレ
イ53内のリダンダンシーワード線WLR1、WLR2に対しても
ストレス電位が印加される。また、前記第７図の実施例
の場合と同様に、この第８図の実施例のメモリでも、不
良番地記憶回路55を設けずに、前記信号F0,/F0、F1,/F1
をメモリの外部から制御回路56に供給するように構成し
てもよい。
第９図は本発明の第４の実施例に係るEPROMにおい
て、前記第３図中のビット線選択回路21の構成を示す回
路図である。この実施例のEPROMではビット線選択回路2
1が多段のツリー構造を有する場合であり、説明の簡単
化のため、各段が４分岐された２段のツリー構造を有す
る合計16本のビット線A0〜A3、B0〜B3、C0〜C3、D0〜D3
と、カラムデコード出力di（ｉ＝０〜３）により選択さ
れる第１分岐段のビット線選択トランジスタMd0〜Md3
と、カラムデコード出力hi（ｉ＝０〜３）により対応し
て選択される第２分岐段のビット線選択トランジスタMA
0〜MD0、MA1〜MD1、MA2〜MD、MA3〜MD3と、リダンダン
シービット線BLRと、リダンダンシー選択トランジスタD
rとが示されてる。また、接地電位へのリークパスを持
った不良ビット線は１本であると仮定する。そして、ド
レインストレスが印加されるビット線には○、印加され
ないビット線には×を記してある。なお、この実施例の
場合にも、前記第３図の実施例回路の場合と同様に、メ
モリセルアレイ20、ダミーメモリセルアレイ23、リダン
ダンシー選択回路24、不良番地記憶回路25及び制御回路
26が設けられている。
このような構成において、いま、カラムデコード出力
d0、h0で選択されるビット線A0に接地へのリークパスに
よる不良があり、これがリダンダンシー選択トランジス
タDRに置き換えられる場合を考える。この時、以下のシ
ーケンスに従いドレインストレス試験が行われる。
１回目:d0〜d3、h1〜h3＝“1"、h0＝“0" ２回目:d0、h1〜h3＝“0"、d1〜d3、h0＝“1" 第９図から分るように、以上の方法で不良ビット線に
はドレインストレスを印加することなく、他のビット線
にはストレス電位を印加することができ、しかも、各ビ
ット線には重複することなく１度のストレスで済ますこ
とができることがわかる。また、上記シーケンスでカラ
ムデコーダ出力diとhiとを入れ換えても同様な効果が期
待できる。
第10図及び第11図はそれぞれ、上記第９図の実施例回
路で用いられる前記制御回路26のそれぞれ一部の詳細な
構成を示す回路図である。リダンダンシー機能を有する
EPROMでは、不良が存在しているビット線に対応した番
地が前記不良番地記憶回路25に記憶される。そして、こ
の記憶番地から“0"にセットすべきカラムデコード出力
di、hiを作ることができる。それを実現する制御回路の
構成例が第10図、第11図に示されている。また、この両
回路の入力信号に対する出力信号の真理値状態を第12
図、第13図にそれぞれ示している。
第10図は前記制御回路26において、カラムデコード出
力h0を得る部分の構成を示している。この回路はテスト
回路61とカラムデコード回路62とからなる。従って、第
９図の実施例回路では前記制御回路26内にこの第10図の
ような回路が合計で４個設けられている。
第11図は前記制御回路26において、カラムデコード出
力d0を得る部分の構成を示している。この回路はテスト
回路63とカラムデコード回路64とからなる。従って、第
９図の実施例回路では前記制御回路26内にこの第11図の
ような回路が合計で４個設けられている。
この実施例では、EPROMをドレインストレス試験にセ
ットさせるためのテストモード信号として２種類の信号
を使用している。その１種類は＜A12＞および＜A13＞で
ある。＜A12＞および＜A13＞はドレインストレス試験モ
ードで使用されていない入力ピンもしくは出力ピンに三
値制御入力、すなわちテストモード時には高電位、それ
以外の時は0V〜5Vの信号を与え、これをチップ内部の三
値入力検出回路により検出して出力する信号を用いてい
る。すなわち、アドレス入力端子A12、A13それぞれに例
えば12Vの高電位が印加された時、＜A12＞および＜A13
＞はそれぞれ“1"となる。また、テストモード信号の残
りの１種類は信号SPECである。この信号SPECはリダンダ
ンシー機能を使用しているか否かを示す信号であり、リ
ダンダンシー機能を使用している状態では信号SPECは
“1"である。そして、この信号SPECは、上記＜A12＞お
よび＜A13＞と同様に三値制御入力としてチップ外部か
ら入力させてもよく、あるいは前記不良番地記憶回路25
にヒューズ・データとして予め記憶させるようにしても
よい。
また、FI（Ｉ＝０〜３）は前記不良番地記憶回路25の
出力であり、A0〜A3はカラムアドレス信号であり、これ
ら信号は対応する回路に応じて反転された信号が入力さ
れる。例えば、図示しないh1を出力するためのテスト回
路61にはヒューズ・データに基づく信号として/F0とF1
が入力され、カラムデコード回路62にはカラムアドレス
信号として/A0、A1が入力される。なお、上記ヒューズ
・データに基づく信号は例えば、それぞれ対応するヒュ
ーズが切断されている場合には“1"である。
上記各テスト回路61は次のように構成されている。す
なわち、ヒューズ・データに基づく信号F0（もしくはそ
の反転信号）とF1（もしくはその反転信号）がNANDゲー
ト71に入力され、このNANDゲート71の出力はイクスクル
ーシブNORゲート72に入力される。また、上記イクスク
ルーシブNORゲート72には信号＜A13＞が入力される。ま
た、上記信号＜A12＞、＜A13＞がORゲート73に入力され
る。そして、上記イクスクルーシブNORゲート72の出力
及びORゲート73の出力は、前記信号SPECと共にNANDゲー
ト74に入力される。
一方、前記各カラムデコード回路62はそれぞれANDゲ
ート75で構成されており、このANDゲート75にはカラム
アドレス信号A0（もしくはその反転信号）、A1（もしく
はその反転信号）及び上記各テスト回路61の出力が入力
される。
上記各テスト回路63は次のように構成されている。す
なわち、ヒューズ・データに基づく信号F2（もしくはそ
の反転信号）とF3（もしくはその反転信号）がNANDゲー
ト76に入力され、このNANDゲート76の出力はORゲート77
に入力される。また、前記信号SPECはインバータ78を介
して上記ORゲート77に入力される。信号SPECはORゲート
79にも入力される。さらに信号＜A13＞がインバータ80
を介して上記ORゲート77及び79に入力される。上記両OR
ゲート77及び79の出力はANDゲート81に入力される。
一方、前記各カラムデコード回路64はそれぞれANDゲ
ート82で構成されており、このANDゲート82にはカラム
アドレス信号A2（もしくはその反転信号）、A3（もしく
はその反転信号）及び上記各テスト回路63の出力が入力
される。
従って、ヒューズ・データに基づく信号F0、F1（もし
くはこれらの反転信号）が入力するNANDゲート71の出力
またはヒューズ・データに基づく信号F2、F3（もしくは
こられの反転信号）が入力するNANDゲート76の出力が
“0"の状態は、そのヒューズ・データに対応するカラム
デコード出力hi（ｉ＝０〜３）またはdi（ｉ＝０〜３）
に不良があることを意味する。
まず、１回目のテスト入力は、＜A12＞＝“1"、＜A13
＞＝“0"となるような入力信号を与えることで可能とな
る。この時、カラムデコード出力diは全て“1"になり、
カラムデコード出力hiは、NANDゲート71の出力が“0"の
場合（不良があるビット線に対応する場合）に“0"、
“1"の場合（不良がないビット線に対応する場合）に
“1"になり、前記したようなカラムデコード出力条件で
あるd0〜d3、h1〜h3＝“1"、h0＝“0"を満足する。
２回目のテスト入力は、＜A12＞＝“1"、＜A13＞＝
“1"となるような入力信号を与えることで可能である。
この時、カラムデコード出力diは、NANDゲート76の出力
が“0"の場合（不良ビット線に対応する場合）に“0"、
“1"の場合（正常ビット線に対応する場合）に“1"にな
り、カラムデコード出力hiは、NANDゲート71の出力が
“0"の場合（不良ビット線に対応する場合）に“1"、
“1"の場合（正常ビット線に対応する場合）に“0"にな
り、前記したようなカラムデコード出力条件であるd0、
h1〜h3＝“0"、d1〜d3、h0＝“1"を満足する。
なお、第10図及び第11図のようなテスト回路及びカラ
ムデコード回路を有する制御回路26を使用すれば、リダ
ンダンシー機能を使用していない状態（信号SPECが
“0"）、すなわちヒューズを切断していない状態では、
カラムデコード出力hiは常に“1"であり、カラムデコー
ド出力diは三値制御検出信号＜A13＞で制御することが
でき、不良ビット線を含むdiのみストレス電位を印加し
ないこともできる。
次に、不良のあるビット線が数本固まって発生してい
る時などに有効である第５の実施例として、不良のある
ビット線を含むブロックを除く正常なビット線のみのブ
ロックにストレス電位を印加するように構成された回路
例を第14図に示している。
第14図の実施例回路において、S0〜S3は書込みデータ
SDiが与えられる書込み用トランジスタであり、その他
は第９図中と同じであるので第９図中と同じ符号を付し
ている。
この回路は、カラムデコード出力diにより選択される
ビット線群をブロック単位で取り扱うので、カラムデコ
ード出力hiは考慮する必要がない。不良ビット線が存在
するブロックは、リダンダンシーブロックによって救済
される。
この第５の実施例回路を前記第９図の第４の実施例回
路と比較してみると、カラムデコード出力diが書込みデ
ータSDiに置き換えられ、カラムデコード出力hiがカラ
ムデコード出力diに置き換えられただけである。
上記したような考え方は、複数本の不良が存在した場
合にも拡張可能である。
次に、不良のあるビット線が２本の場合を考える。こ
の場合、２本の不良ビット線の位置によって場合分けを
して考える。
（ａ）同じブロックに存在する場合。
（ｂ）ブロックは異なるが、同じカラムデコード出力hi
により選択される場合。
（ｃ）ブロックが異なり、かつ、異なるカラムデコード
出力hiにより選択される場合。
上記（ｃ）の場合に有効である第６の実施例の回路例
を第15図に示している。
第15図の実施例回路において、第９図中と同じ部分に
は第９図中と同じ符号を付している。この回路は、不良
ビット線に対応するカラムデコード出力（di、hi）に対
して１回目は“0"、“1"（または“1"、“0"）の信号を
入力し、２回目は“1"、“0"（または“0"、“1"）の信
号を入力してやれば、不良ビット線にストレス電圧を印
加することなく、正常ビット線のストレス試験を行うこ
とができる。この場合、２本のカラムリダンダンシーの
データをもとに、同一アルゴリズムで信号を入力するこ
とが出来、しかも、２回の試験で済む。また、前記
（ａ）、（ｂ）の場合も同様にしてストレス試験を行う
ことができる。また、テストモードの設定は、不良ビッ
ト線１本の場合を拡張して考えることができる。
また、上記実施例ではチップ内の各セルブロックで救
済されるビット線の位置は皆同じであったが、各ブロッ
ク毎に独立にリダンダンシーで救済されるビット線の位
置を変えることが出来るようにすると、ランダムに発生
する不良の救済率を向上させることが出来る。この方法
を前記第４の実施例回路あるいは第５の実施例回路と組
み合わせれば、各ブロック毎に独立にストレス電位を印
加することができる。
産業上の利用可能性 上述したように本発明によれば、EPROMのメモリセル
のドレイン側のデータ保持信頼性チェックのストレス試
験に際して、あるビット線に不良が存在しても、それ以
外の正常なビット線、または、そのビット不良を含むブ
ロック以外の正常なビット線には、正規のストレス電位
が印加され、正しく信頼性のチェックを行うことのでき
る半導体メモリを実現することができる。
即ち、半導体プロセス技術の進歩により、半導体集積
回路の集積度はますます高くなり、この微細化に伴って
配線関連の不良が増加している。本発明で扱っている接
地電位への電流リークパスがあるような不良ビット線が
存在する場合、従来は、ドレインストレス試験を行って
も十分なストレス電位を印加することが出来ない正常ビ
ット線が出てくるため、そのようなチップは不良品とし
て扱われていた。このような不良は、ビット線不良の半
数を数えているので、この不良を救済することは非常に
重要となる。そこで、本発明で提案した、不良ビット線
にはストレス電位を印加することなく、それ以外の正常
なビット線にはストレス電位を印加することができ、ま
たは、不良ビット線を含むブロックにストレス電位を印
加することなく、それ以外の正常なビット線にストレス
電位を印加することができるため、接地電位への電流リ
ークパスがあるような不良ビット線が存在しても救済す
ることが可能となった。また、チップ内を分割して、独
立にリダンダンシーの救済位置を変えることにより、こ
れまではランダムに発生する不良に対処できなかったこ
とを補うことが出来るようになった。
さらに本発明によれば、DRAMのバーンイン試験に際し
て、あるワード線に不良が存在しても、それ以外の正常
なワード線には正規の高電位が印加され、正しくバーン
イン試験を行うことのできる半導体メモリを実現するこ
とができる。

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の第１の配線と複数の第２の配線との
    各交点のそれぞれにメモリセルトランジスタが配置さ
    れ、これら各メモリセルトランジスタのソースが接地電
    位に接続されたメモリセルアレイと、 複数の前記第２の配線に接続され、前記第２の配線を選
    択する選択手段と、 前記選択手段を介して前記複数の第２の配線に接続さ
    れ、前記複数の第２の配線に所定の電位を与える電位供
    給手段と、 前記第２の配線に不良があるときに、この不良の第２の
    配線に置き換えて使用される少なくとも１つのリダンダ
    ンシー配線と、 前記リダンダンシー配線を使用するときに、前記リダン
    ダンシー配線を選択するためのリダンダンシー選択手段
    と、 前記リダンダンシー配線を使用するときに、前記リダン
    ダンシー配線を前記第２の配線と置き換えるための番地
    を記憶する不良番地記憶手段と、 前記不良番地記憶手段で記憶された番地が供給され、前
    記複数の第２の配線を前記選択手段により並列的に選択
    するときに、前記不良番地記憶手段で記憶された番地に
    基づいて前記不良の第２の配線を除く残り全ての前記第
    ２の配線を同時に選択するように前記選択手段を制御す
    る制御手段と を具備した半導体メモリ。
  2. 【請求項２】請求項１において、前記制御手段は、一つ
    の動作モードにおいて前記不良番地記憶手段で番地が記
    憶された前記不良の第２の配線を除く前記第２の配線を
    同時に選択するように前記選択手段を制御するものであ
    る半導体メモリ。
  3. 【請求項３】請求項２において、前記一つの動作モード
    が、通常のデータ読み出し以外のテストモードである半
    導体メモリ。
  4. 【請求項４】請求項１乃至３のいずれかにおいて、前記
    複数の第１の配線のそれぞれがワード線であり、前記複
    数の第２の配線のそれぞれがビット線である半導体メモ
    リ。
  5. 【請求項５】請求項１乃至３のいずれかにおいて、前記
    メモリセルトランジスタが、ソース領域及びドレイン領
    域と、ソース領域とドレイン領域との間に存在するチャ
    ネル領域上に形成されたフローティングゲートと、前記
    フローティングゲートの上に形成されたコントロールゲ
    ートとを有し、前記フローティングゲートに蓄えられる
    電荷の量によりデータを記憶するメモリセルトランジス
    タである半導体メモリ。
  6. 【請求項６】請求項３において、前記電位供給手段は、
    前記メモリセルトランジスタのドレインのストレステス
    トを行なうための電位を前記複数の第２の配線に与える
    ものである半導体メモリ。
  7. 【請求項７】ソース領域と、ドレイン領域と、前記ソー
    ス領域と前記ドレイン領域との間に存在するチャネル領
    域上に形成されたフローティングゲートと、前記フロー
    ティングゲートの上に形成されたコントロールゲートと
    を有し、前記フローティングゲートに蓄えられる電荷の
    量によりデータを記憶するメモリセルトランジスタが複
    数設けられ、前記複数の各メモリセルトランジスタを複
    数のワード線と複数のビット線の各交点にそれぞれ配置
    し、前記複数の各メモリセルトランジスタのソース領域
    が接地電位に接続されたメモリセルアレイと、 前記複数のビット線に接続され、前記複数のビット線を
    選択するビット線選択手段と、 前記ビット線選択手段を介して前記複数のビット線に接
    続され、前記複数のビット線にドレインストレス試験用
    の電位を与える電位供給手段と、 前記ビット線に不良があるときに、この不良のビット線
    に置き換えて使用される少なくとも１つのリダンダンシ
    ー配線と、 前記リダンダンシー配線を使用するときに、前記リダン
    ダンシー配線を選択するためのリダンダンシー選択手段
    と、 前記リダンダンシー配線を使用するときに、前記リダン
    ダンシー配線を前記ビット線と置き換えるための番地を
    記憶する不良番地記憶手段と、 前記不良番地記憶手段で記憶された番地が供給され、通
    常のデータ読み出し以外のテストモードにおいて、前記
    複数のビット線を前記ビット線選択手段により並列的に
    選択するときに、前記不良番地記憶手段で記憶された番
    地に基づいて前記不良のビット線を除く残り全ての前記
    ビット線を同時に選択するように前記ビット線選択手段
    を制御する制御手段と を具備した半導体メモリ。
  8. 【請求項８】複数のワード線と、 複数のビット線と、 前記複数のワード線と前記複数のビット線の各交点にダ
    イナミック型のメモリセルがそれぞれ配置されたメモリ
    セルアレイと、 前記複数のワード線を選択するワード線選択手段と、 前記ワード線選択手段を介して前記複数のワード線に接
    続され、前記複数のワード線に所定の電位を与える電位
    供給手段と、 前記ワード線に不良があるときに、この不良のワード線
    に置き換えて使用される少なくとも１つのリダンダンシ
    ー用のワード線と、 前記リダンダンシー用のワード線を使用するときに、前
    記リダンダンシー用のワード線を選択するためのリダン
    ダンシー選択手段と、 前記リダンダンシー用のワード線を使用するときに、前
    記リダンダンシー用のワード線を前記ワード線と置き換
    えるための番地を記憶する不良番地記憶手段と、 通常のデータ読み出し／書き込み以外のテストモードに
    おいて、前記複数のワード線を前記ワード線選択手段に
    より並列的に選択するときに、前記不良番地記憶手段で
    番地が記憶された前記不良のワード線を除く残り全ての
    前記ワード線を同時に選択するように前記ワード線選択
    手段を制御する制御手段と を具備した半導体メモリ。
  9. 【請求項９】請求項８において、前記電位供給手段は、
    前記メモリセルのバーンインテストを行なうための電位
    を前記複数のワード線に与えるものである半導体メモ
    リ。
  10. 【請求項１０】Ｍ本（Ｍは正の整数）毎にＮ個（Ｎは正
    の整数）のグループに分けられ、それぞれメモリセルが
    接続されたＭ×Ｎ本のビット線と、 第１ノードに所定の電位を与える電位供給手段と、 Ｎ本の第１制御線と、 Ｍ本の第２制御線と、 各一端が上記第１ノードに共通に接続され、上記Ｎ本の
    第１制御線の信号に基づいて導通制御されるＮ個の第１
    スイッチと、 上記Ｎ個のビット線グループの１個毎にそれぞれＭ個設
    けられ、各一端が上記Ｎ個の第１スイッチの各他端に共
    通に接続され、各他端が対応するビット線グループ内の
    Ｍ本のビット線のそれぞれに接続され、上記Ｍ本の第２
    制御線の信号に基づいて導通制御されるＭ×Ｎ個の第２
    スイッチとを具備した半導体メモリにおいて、 上記第１スイッチが全て導通するような信号を上記Ｎ本
    の第１制御線に与え、同時に、不良のビット線に接続さ
    れた第２スイッチ及びこの第２スイッチと上記第２制御
    線を共通にする各第２スイッチが非導通となりそれ以外
    の第２スイッチが全て導通するような信号を上記Ｍ本の
    第２制御線に与える第１ステップと、 第２スイッチを介して間接的に不良のビット線に接続さ
    れた第１スイッチのみが非導通となりそれ以外の第１ス
    イッチが全て導通するような信号を上記Ｎ本の第１制御
    線に与え、同時に、不良のビット線に接続された第２ス
    イッチ及びこの第２スイッチと上記第２制御線を共通に
    する各第２スイッチが導通しそれ以外の第２スイッチが
    全て非導通となるような信号を上記Ｍ本の第２制御線に
    与える第２ステップと を具備したことを特徴とする半導体メモリの試験方法。
  11. 【請求項１１】請求項10において、前記メモリセルがEP
    ROMセルである半導体メモリの試験方法。
  12. 【請求項１２】請求項11において、前記電位供給手段
    は、前記EPROMセルのドレインのストレステストを行な
    うための電位を前記第１ノードにを与えるものである半
    導体メモリの試験方法。
  13. 【請求項１３】請求項10において、前記Ｎ本の第１制御
    線と前記Ｍ本の第２制御線には、カラムデコーダからの
    信号が与えられるものである半導体メモリの試験方法。
JP3515818A 1990-10-02 1991-10-02 半導体メモリ及びその試験方法 Expired - Fee Related JP2619170B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3515818A JP2619170B2 (ja) 1990-10-02 1991-10-02 半導体メモリ及びその試験方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2-264108 1990-10-02
JP26410890 1990-10-02
JP3515818A JP2619170B2 (ja) 1990-10-02 1991-10-02 半導体メモリ及びその試験方法

Publications (1)

Publication Number Publication Date
JP2619170B2 true JP2619170B2 (ja) 1997-06-11

Family

ID=17398616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3515818A Expired - Fee Related JP2619170B2 (ja) 1990-10-02 1991-10-02 半導体メモリ及びその試験方法

Country Status (6)

Country Link
US (2) US5430678A (ja)
EP (1) EP0503100B1 (ja)
JP (1) JP2619170B2 (ja)
KR (2) KR960001307B1 (ja)
DE (1) DE69129492T2 (ja)
WO (1) WO1992006475A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672966A (en) * 1992-07-23 1997-09-30 Xilinx, Inc. High speed post-programming net packing method
JP3263259B2 (ja) * 1994-10-04 2002-03-04 株式会社東芝 半導体記憶装置
JP3865828B2 (ja) 1995-11-28 2007-01-10 株式会社ルネサステクノロジ 半導体記憶装置
JPH09180492A (ja) * 1995-12-26 1997-07-11 Sony Corp 半導体記憶装置
US5659511A (en) * 1996-05-06 1997-08-19 United Microelectronics Corporation Method for measuring the current leakage of a dynamic random access memory capacitive junction
US5923601A (en) * 1996-09-30 1999-07-13 Advanced Micro Devices, Inc. Memory array sense amplifier test and characterization
US5764577A (en) * 1997-04-07 1998-06-09 Motorola, Inc. Fusleless memory repair system and method of operation
JPH10302497A (ja) * 1997-04-28 1998-11-13 Fujitsu Ltd 不良アドレスの代替方法、半導体記憶装置、及び、半導体装置
JP3586591B2 (ja) * 1999-07-01 2004-11-10 シャープ株式会社 冗長機能を有する不揮発性半導体メモリ装置のための不良アドレスデータ記憶回路および不良アドレスデータ書き込み方法
DE10103060B4 (de) 2000-01-26 2006-06-08 Infineon Technologies Ag Verfahren zum Testen einer ein Floating-Gate aufweisenden Speicherzelle und Anordnung zur Durchführung dieses Verfahrens
JP4727785B2 (ja) * 2000-01-26 2011-07-20 富士通セミコンダクター株式会社 半導体記憶装置及び半導体記憶装置のワード線欠陥検出方法
US6683467B1 (en) * 2000-09-29 2004-01-27 Intel Corporation Method and apparatus for providing rotational burn-in stress testing
JP4007823B2 (ja) * 2002-02-21 2007-11-14 株式会社ルネサステクノロジ 半導体記憶装置
JP4805733B2 (ja) * 2006-06-21 2011-11-02 株式会社東芝 半導体記憶装置及びそのテスト方法
US7679978B1 (en) * 2007-07-11 2010-03-16 Sun Microsystems, Inc. Scheme for screening weak memory cell
US7872902B2 (en) * 2008-08-18 2011-01-18 Qimonda Ag Integrated circuit with bit lines positioned in different planes
US7881134B2 (en) * 2008-11-17 2011-02-01 Micron Technology, Inc. Replacing defective columns of memory cells in response to external addresses
US9484114B1 (en) * 2015-07-29 2016-11-01 Sandisk Technologies Llc Decoding data using bit line defect information

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6381700A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 半導体記憶装置
JPH01112598A (ja) * 1987-07-13 1989-05-01 Nippon Telegr & Teleph Corp <Ntt> 冗長構成半導体メモリ
JPH01133297A (ja) * 1987-08-21 1989-05-25 Nippon Telegr & Teleph Corp <Ntt> 冗長構成半導体メモリ
JPH03152800A (ja) * 1989-11-08 1991-06-28 Fujitsu Ltd 書換え可能な不揮発性半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587638A (en) * 1983-07-13 1986-05-06 Micro-Computer Engineering Corporation Semiconductor memory device
US4796233A (en) * 1984-10-19 1989-01-03 Fujitsu Limited Bipolar-transistor type semiconductor memory device having redundancy configuration
JPH051040Y2 (ja) * 1985-04-09 1993-01-12
JPS61289600A (ja) * 1985-06-17 1986-12-19 Fujitsu Ltd 半導体記憶装置
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
JPS62293598A (ja) * 1986-06-12 1987-12-21 Toshiba Corp 半導体記憶装置
JPS632351A (ja) * 1986-06-20 1988-01-07 Sharp Corp 半導体装置
JP2603206B2 (ja) * 1987-03-16 1997-04-23 シーメンス、アクチエンゲゼルシヤフト 多段集積デコーダ装置
JPS63244494A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体記憶装置
FR2622019B1 (fr) * 1987-10-19 1990-02-09 Thomson Semiconducteurs Dispositif de test structurel d'un circuit integre
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路
US4999812A (en) * 1988-11-23 1991-03-12 National Semiconductor Corp. Architecture for a flash erase EEPROM memory
JPH0322300A (ja) * 1989-06-16 1991-01-30 Matsushita Electron Corp 半導体記憶装置
JP2659436B2 (ja) * 1989-08-25 1997-09-30 富士通株式会社 半導体記憶装置
KR920009059B1 (ko) * 1989-12-29 1992-10-13 삼성전자 주식회사 반도체 메모리 장치의 병렬 테스트 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6381700A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 半導体記憶装置
JPH01112598A (ja) * 1987-07-13 1989-05-01 Nippon Telegr & Teleph Corp <Ntt> 冗長構成半導体メモリ
JPH01133297A (ja) * 1987-08-21 1989-05-25 Nippon Telegr & Teleph Corp <Ntt> 冗長構成半導体メモリ
JPH03152800A (ja) * 1989-11-08 1991-06-28 Fujitsu Ltd 書換え可能な不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR960007363Y1 (ko) 1996-08-28
DE69129492T2 (de) 1998-11-05
WO1992006475A1 (en) 1992-04-16
US5430678A (en) 1995-07-04
DE69129492D1 (de) 1998-07-02
EP0503100A1 (en) 1992-09-16
EP0503100B1 (en) 1998-05-27
EP0503100A4 (ja) 1994-04-20
US5432745A (en) 1995-07-11
KR960001307B1 (ko) 1996-01-25

Similar Documents

Publication Publication Date Title
JP2619170B2 (ja) 半導体メモリ及びその試験方法
US5606527A (en) Methods for detecting short-circuited signal lines in nonvolatile semiconductor memory and circuitry therefor
KR100205006B1 (ko) 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치
EP0249903B1 (en) Semiconductor memory device
US5200922A (en) Redundancy circuit for high speed EPROM and flash memory devices
US5140554A (en) Integrated circuit fuse-link tester and test method
US5287310A (en) Memory with I/O mappable redundant columns
US7336537B2 (en) Handling defective memory blocks of NAND memory devices
JPH07287992A (ja) 半導体メモリ装置の冗長プログラム方法及び回路
EP1039388B1 (en) Block erasable semiconductor memory device with defective block replacement
KR900006160B1 (ko) 반도체 기억 장치
US6553556B1 (en) Programmable element latch circuit
US6208570B1 (en) Redundancy test method for a semiconductor memory
US4905194A (en) Semiconductor memory device with a circuit for analyzing defects in word-lines
US6850437B2 (en) Nonvolatile semiconductor memory device and method of retrieving faulty in the same
US7054209B2 (en) Semiconductor memory device and test method thereof
JPH11120794A (ja) 半導体記憶装置
JP2601931B2 (ja) 半導体不揮発性メモリ装置
US7657802B2 (en) Data compression read mode for memory testing
JP2003187591A (ja) 半導体記憶装置
JP3346850B2 (ja) 不揮発性半導体メモリ
US7212455B2 (en) Decoder of semiconductor memory device
KR0172385B1 (ko) 오버 액티브에 따른 번-인 모드를 가지는 반도체 메모리 장치의 블럭리던던시 장치 및 방법
JPH0982899A (ja) 半導体メモリ装置及び半導体メモリ装置の製造方法
JP2007073128A (ja) 半導体記憶装置のテスト方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080311

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090311

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100311

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100311

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110311

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees