KR900006160B1

KR900006160B1 - 반도체 기억 장치

Info

Publication number: KR900006160B1
Application number: KR1019860003330A
Authority: KR
Inventors: 야마 쓰요시 도; 다 겐지 고오; 야마 도시 히로 고
Original assignee: 미쓰비시 뎅기 가부시끼가이샤; 시기 모리야
Priority date: 1985-08-13
Filing date: 1986-04-29
Publication date: 1990-08-24
Also published as: US4827452A; DE3626803A1; KR870002588A; JPS6238599A; DE3626803C2

Abstract

내용 없음.

Description

반도체 기억 장치

제1도는 본 발명의 일 실시예를 표시한 회로블럭도.

제2도는 제1도의 요부 회로도.

제3도의 (a), (b)는 파모스(FAMOS)형 에프롬(EPROM)셀의 구조 및 그 특성도.

제4도는 종래의 반도체 기억 장치를 표시한 회로블럭도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀부 2 : 예비 메모리셀부

4 : 치환 제어부 6 : 구제 어드레스 메모리부

7 : 예비 행 또는 열 지시 메모리부 8 : 지시 메모리 제어부

(도면중 동일 부호는 돌일 또는 상당부분을 나타낸다.)

본 발명은 근래 급속하게 고 집적화하게 발전하는 반도체 메모리 중에서 결함등에 의하여 불량하게된 메모리셀을 예비된 메모리셀에 치환하는 소위 용장성(冗長性)메모리를 보유하는 반도체 기억 장치에 관한 것이다.

종래의 반도체 메모리 장치는 제4도에 도시한 바와 같이 메모리셀부(1), 예비 메모리셀부(2), 불량 어드레스 기억 회로인 구제 어드레스 메모리부(6), 예비행 및 열의 기억 회로인 예비 행 또는 열 지시 메모리부(7), 예비 메모리셀 활성화 및 본래의 메모리셀 비 활성화 제어회로인 예비행 디코더 또는 예비 열 디코더(4)를 보유한 구성으로 되어 메모리셀부(1)내에 불량 메모리셀이 존재하면 불량 메모리셀을 포함한 행 또는 열을 예비 메모리셀부(2)에 있는 예비의 행 또는 열의 메모리셀과 치환하여 양품으로 효율을 대폭 향상하여 왔다.

금후는 미세 가공기술이 진전함에 따라 용장성 메모리는 대용량 메모리의 코스트 저감을 위하여 절대 필요한 기술이 된다. 그 때문에 문제가 되는 것은 개개의 메모리 칩이 예비의 행 또는 열을 사용하고 있는가 아닌가의 정보이고 또한 메모리셀부(1)의 메모리셀이 여하한 원인에 의하여 불량하게 되었는가 하는 정보를 제품의 높은 효율을 실현하기 위하여 제조공정에 피드 백할 필요가 있다.

즉 콘택트 개구부의 패턴 형성 결함에 의하여 비트불량, 알루미늄, 폴리 실리콘등 배선부분의 단선 또는 쇼트에 의한 라인 불량등의 정보는 제조 프로세스 조건을 최적화 하는데 매우 유익한 정보가 된다. 그러나, 종래의 용장회로 방식에 있어서는 한번 용장회로 부분으로 치환하면 용장 회로의 사용유무가 외부에서 식별할 수 없거나 유무를 알 수 있어도 불량 메모리셀이 식별할 수 없는 등의 결점이 있었다. 또한 용장회로로 구제한 불량 메모리셀의 어드레스를 외부에 취출하기 위하여서는 특별한 회로로 특별한 판독을 필요로 하는 결함이 있었다.

본 발명은 상기한 결함들을 감안하여 발명된 것이며 용이하게 메모리부의 불량해석이 가능하다. 용장회로를 보유한 반도체 기억 장치를 얻는 것을 목적으로한 것이다.

본 발명에 의한 반도체 기억 장치는 메모리셀부와 예비 메모리셀부를 구비하고 예비 메모리셀부를 이용하고 있음을 표시하는 예비 메모리 선택신호를 출력하는 지시 메모리부를 활성화 및 비활성화하는 신호를 선택적으로 출력하는 지시 메모리 제어부를 설치한 것이다.

본 발명에 있어서는 지시 메모리 제어부가 활성화 신호를 출력하므로서 지시 메모리 제어부가 활성화 되어 메모리셀부에 불량 메모리셀이 있을 경우에는 예비 메모리셀부의 메모리셀에 의하여 구제할 수 있게하고 비 활성화 신호를 출력하므로서 지시 메모리 제어부가 비 활성화되어 메모리셀부의 메모리셀 불량상황을 해석 가능하게 한 것이다.

이하에서 본 발명의 일 실시예를 도면에 따라 설명하면 다음과 같다.

제1도의 도면에 있어서, (1)은 메모리셀이 매트리스상으로 배설된 메모리셀부, (2)는 예비 메모리셀이 배설된 예비 메모리셀부, (3)은 상기 메모리셀부(1)의 메모리셀을 선택하는 행 또는 열 디코더로서 각 디코더는 제2도에 표시한 바와 같이 전원 전위점(11)과 출력 노우드(301)와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터로된 부하 트랜지스터(302)와 각 게이트에 어드레스 버퍼(5)로 부터의 어드레스 신호(a₁,

)…(a_n,

)가 출력되고, 출력 노우드(301)와 접지와의 사이에 병렬로 접속된 n개의 엔핸스먼트(enhancement)형 N채널 MOS트랜지스터로된 어드레스용 트랜지스터(303₁)…(303_n)와 이 어드레스용 트랜지스터에 병렬로 접속된 엔핸스먼트형 N채널 MOS트랜지스터로된 디코더 선택용 트랜지스터(304)와를 구비한 것이고 메모리셀부(1)의 행 또는 열과 동수이다.

(4)는 상기한 예비 메모리셀부(2)의 예비 메모리셀을 선택함과 동시에 상기 메모리셀부(1)의 선택을 비활성화하기 위한 예비 행 또는 열 디코더인 치환 제어부로서 제2도에는 1개의 예비 디코더를 표시하고 전원 전위점(11)과 출력 노우드(401)와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터로된 부하 트랜지스터(402)와 출력 노우드(401)와 접지와의 사이에 병렬로 접속된 n개의 엔핸스먼트형 N채널 MOS트랜지스터로된 어드레스용 트랜지스터(403₁)…(403_n)와 이 어드레스용 트랜지스터에 병렬로 접속된 엔핸스먼트형 N채널 MOS 트랜지스터로 된 예비 디코더 선택용 트랜지스터(404)를 구비한 것이고 예비 행 또는 열과 동수이고 출력 노우드(401)와 상기 각 디코더(3)의 디코더 선택용 트랜지스터(304)의 게이트가 접속되어 디코더 선택용 트랜지스터(304)에 RE신호를 주는 것이다.

(5)는 어드레스 신호 A₁∼A_n가 입력되면 상기 디코더 (3)에 어드레스 신호(a₁,

)…(a_n,

)를 출력하는 어드레스 버퍼, (6)은 이 어드레스 버퍼에서의 어드레스 신호(a₁,

)…(a_n,

)를 받는 구제 어드레스 메모리부로서 상기 메모리셀부(1)에 존재하는 불량한 메모리셀의 어드레스를 기억하는 프로그램이 가능한 것이고 제2도에는 1개의 행 또는 열에 대응하는 구제 어드레스 메모리를 표시하고 n개의 구제 어드레스 메모리부(6₁)…(6_n)를 보유하고 각 구제 어드레스 메모리부(6₁)…(6_n)는 전원 전위점(11)을 접지와의 사이에 접속된 저 저항의 폴리 실로콘 퓨즈(601)와 고 저항의 디프레숀형 N채널 MOS트랜지스터(602)와의 직렬체와 전원 전위점(11)과 접지와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터(603)와 엔핸스먼트형 N채널 MOS트랜지스터(604)와의 직렬체와 전원 전위점(11)과 접지와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터(605)와 엔핸스먼트형 N채널 MOS트랜지스터(606)와의 직렬체와 전원 전위점(11)과 접지와의 사이에 접속된 엔핸스먼트형 N채널 MOS트랜지스터(607)(608)의 직렬체와를 보유하고 트랜지스터(604)의 게이트가 폴리 실리콘 퓨즈(601)와 트랜지스터(602)와의 접속점에 트랜지스터(606)(608)의 게이트가 트랜지스터(603)의 접속점에, 트랜지스터(607)의 게이트가 트랜지스터(605)와 (606)의 접속점에 각각 접속되고 트랜지스터(607)의 일측의 전극은 어드레스 신호 a가, 트랜지스터(608)의 일측의 전극은 어드레스 신호

가 인가되는 것이고, 폴리 실리콘 퓨즈(601)가 끊어져 있지 않을 때에는 폴리 실리콘 퓨즈(601)와 트랜지스터(602)의 접속점은 고전위가 되기 때문에 트랜지스터(604)는 도통상태가 되고 트랜지스터(606)(608)는 비 도통상태, 트랜지스터(607)는 도통상태가 되어 출력 노우드(609)에는 어드레스 신호 a에 따른 CA출력이 나타나서 폴리 실리콘 퓨즈(601)가 레이저등에 의하여 끊어져 있을 때에는 폴리 실리콘 퓨즈(601)와 트랜지스터(602)의 접속점은 저 전위(접지전위)가 되기 때문에 트랜지스터(604)는 비 도통상태가 되고 트랜지스터(606)(608)는 도통상태, 트랜지스터(607)는 비 도통상태가 되고 출력 노우드(609)에는 어드레스 신호

에 따른 CA출력이 나타나는 것이다.

이들 CA출력(CA₁∼CA_n)은 상기 치환 제어부(4)내의 어드레스용 트랜지스터(403₁)…(403_n)의 각 게이트에 각각 입력되는 것이다.

(7)은 예비 메모리 선택신호(이하 R/C CAM 신호라고 한다)를 출력하는 프로그램 가능한 예비행 또는 열 지시 메모리부로서 제2도에 표시한 바와같이 전원 전위점(11)과 접지와의 사이에 접속된 저 저항의 폴리 실리콘 퓨즈(701)와 고 저항의 디프레숀형 N채널 MOS트랜지스터(702)와의 직렬체와 전원 전위점(11)과 접지와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터(703)와 엔핸스먼트형 N채널 MOS트랜지스터(704)와의 직렬체와 이 트랜지스터(704)에 병렬로 접속된 엔핸스먼트형 디프레숀 MOS트랜지스터로된 비활성용 트랜지스터(705)와 전원 전위점(11)과 접지와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터(706)와 엔핸스먼트형 N채널 MOS트랜지스터(707)와의 직렬체를 보유하고 트랜지스터(704)의 게이트가 폴리 실리콘 퓨즈(701)와 트랜지스터(702)와의 접속점에 트랜지스터(707)의 게이트가 트랜지스터(703)와 (704)와의 접속점인 출력 노우드(708)가 상기 치환 제어부(4)의 예비 디코더 선택용 트랜지스터(404)의 게이트에 접속되며 이 게이트에 R/C CAM신호를 부여하는 것이고 비 활성용 트랜지스터(705)가 도통상태이면 폴리 실리콘 퓨즈(701)가 끊어져 있는가 아닌가에 불구하고 트랜지스터(707)의 게이트 전위는 "L"레벨이 되므로 트랜지스터(707)는 비 도통 상태이고 출력 노우드(709)에는 "H"레벨이 나타나 비 활성용 트랜지스터(705)가 비 도통 상태이고 폴리 실리콘 퓨즈(701)가 끊어져 있지 않을 때에는 퓨즈(701)와 트랜지스터(702)와의 접속점이 높은 고 전위가 되기 때문에 트랜지스터(704)는 도통상태로 되고 트랜지스터(707)는 비 도통상태로 되며 출력 노우드(709)에는 "H"레벨이 나타나고 또한 폴리 실리콘 퓨즈(701)가 끊어져 있을 때에는 폴리 실리콘 퓨즈(701)와 트랜지스터(702)와의 접속점은 낮은 저 전위가 되기 때문에 트랜지스터(704)는 비 도통 상태로 되고 트랜지스터(707)은 도통 상태로 되어 출력 노우드(709)에는 "L"레벨이 나타난다.

(8)은 상기 예비 행 또는 열 지시 메모리부(7)를 활성화 및 비 활성화하는 신호(이하 RD신호라고 한다)를 선택적으로 출력하는 예비행 또는 열 비활성 메모리인 지시 메모리 제어부로서 제2도에 표시한 바와 같이 전원 전위점(11)과 접지와의 사이에 디프레숀형 N채널 MOS트랜지스터(801)와 엔핸스먼트형 N채널 MOS트랜지스터(802)와의 직렬체와 기록시는 전원 전위점(11)의 전위(예를들면 상기 5V)보다 높은 전위(예를들면 12.5V)로 되며 그 이외의 시기에는 전원 전위점(11)의 전위 또는 접지레벨이 되는 기록용 전원 전위점(12)와 접지와의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터(803)와 게이트가 트랜지스터(801)와 (802)와의 접속점에 접속된 엔핸스먼트형 N채널 MOS트랜지스터(804)와의 직렬체와 게이트가 트랜지스터(803)과 (804)와의 접속점에 접속되며 일측의 주전극이 기록용 전원 전위점(12)에 접속된 엔핸스먼트형 N채널 MOS트랜지스터(805)와 전원 전위점(11)과 이 트랜지스터(805)의 타측의 주전극과의 사이에 접속되며 게이트가 전원 전위점(11)에 접속된 엔핸스먼트형 N채널 MOS트랜지스터(806)과 일측의 주전극이 기록용 전원 전위점(12_에 접속되고, 게이트가 트랜지스터(803)과 (804)와의 접속점에 접속된 엔핸스먼트형 N채널 MOS트랜지스터(807)와 이 트랜지스터(807)의 타측의 주전극과 전원 전위점(11)과의 사이에 접속된 디프레숀형 N채널 MOS트랜지스터(808)와 게이트가 전원 전위점(11)에 접속된 엔핸스먼트형 MOS트랜지스터(809)와의 직렬체와 상기 트랜지스터(907)과 (809)와의 접속점과 접지와의 사이에 접속되고 제3(a)도에 표시한 바와 같이 프로우팅 게이트(floating gate)(810a)와 콘트롤 게이트(810b)를 구비하고 콘트롤 게이트(810b)가 상기 트랜지스터(805)와 (806)과의 접속점에 접속되어 기입되면 제3(b)도에 Ⅱ선으로 표시한 특성이 있고 소거되면 제3(b)도에 Ⅰ선으로 표시한 특성이 있는 자외선으로 소거 가능한 FAMOS형의 EPROM인 가변 역치형 불 휘발성 메모리(810)를 구비하고 트랜지스터(802)의 게이트에는 통상 "L"레벨(예를들면 접지전위)이고 기록시에는 "H"레벨(예를들면 12V)이 되는 WE신호가 인가되어 트랜지스터(808)과 (809)와의 접속점인 출력 노우드(811)가 상기 예비 행 또는 열지시메모리(7)의 비 활성용 트랜지스터(705)의 게이트에 접속되어 있는 것이다.

그리고 이 지시 메모리 제어부(8)는 통상시 가변 역치형 불 휘발성 메모리(810)가 소거상태이므로 가변역치형 불 휘발성(810)는 그 게이트에 트랜지스터(806)를 통하여 인가되는 전원 전위에 의하여 도통상태로 되어 있어 출력 노우드(811)에는 "L"레벨의 RD신호가 나타나고 가변 역치형 불 휘발성 메모리(810)가 기입되어 있으면 가변 역치형 불 휘발성 메모리(810)는 전원 전위에서는 비 도통 상태이고 출력 노우드(811)에는 "L"레벨의 RD신호가 나타난다.

또한 이 가변 역치형 불 휘발성 메모리(810)의 기입에 당면하여서는 기록용 전원 전위점(12)을 높은 전위로 하고 WE신호를 "H"레벨로 하면 트랜지스터(802)는 도통상태, 트랜지스터(804)는 비 도통상태, 트랜지스터(805) 및 (807)은 도통상태가 되기 때문에 가변 역치형 불 휘발성 메모리(810)일측의 주전극 및 콘트롤 게이트에는 기록용 전원 전위점(12)에서 높은 전위가 인가되게 되어 프로우팅 게이트에는 전하가 축적되어서 그 드레쉬 호울드 전압 V_TH(H)는 제3(b)도에 표시한 바와 같이 약 6-10V가 되고 자외선을 조사하므로서 드레쉬 호울드 전압 V_TH(L)는 제3(b)도에 도시한 바와 같이 약 1.5V가 되는 것이다. 더우기 (9) 및 (10)은 통상 알려진 데이터 입출력회로 및 제어회로이다. 다음에서 이와같이 구성된 반도체 기억장치의 동작에 대하여 설명한다.

우선 메모리셀부(1)에 전혀 불량 메모리셀이 없을 경우에는 구제 어드레스 메모리부(6) 및 예비 행 또는 열 지시 메모리부(7)의 폴리 실리콘 퓨즈(601) 및 (701)이 끊어지지 않아 지시 메모리 제어부(8)의 가변 역치형 불 휘발성 메모리(810)는 소거 상태가 된다. 이때 예비 행 또는 열 지시메모리부(7)에서의 R/C CAM신호는 "H"레벨로 되어 있기 때문에 치환 제어부(4)의 예비 디코더 선택용 트랜지스터(404)는 도통상태가 되고 치환 제어부(4)의 출력 노우드(401)는 "L"레벨이 된다.

따라서 예비 메모리셀부(2)는 선택되지 않고 디코더(3)의 디코더 선택용 트랜지스터(304)가 비 도통상태로 되어서 디코더(3)는 어드레스 버퍼(5)에서의 어드레스 신호에 따라 디코더 동작을 하고 메모리셀부(1)에서는 메모리셀이 선택되는 것이다.

다음에 메모리 데스터에 의해 메모리셀부(1)에 불량 메모리셀이 존재하는 것이 탐지된 경우에는 미리 예비 메모리셀부(2)로 구제 가능한가 어떤가를 조사하고 구제 가능하면 예비 메모리셀부(2)를 어떻게 할당하면 제일 좋은가 어떤가를 조사한다.

그리고 메모리셀부(1)의 불량 메모리셀이 있던 부분의 할당된 행 또는 열의 어드레스 신호가 구제 어드레스 메모리부(6)에 입력될 경우 이 구제 어드레스 메모리부(6)의 모든 구제 어드레스 메모리부(6₁)∼(6_n)의 출력 CA₁∼CA_n신호 전부가 "L"레벨이 되도록 구제 어드레스 메모리부(6₁)∼(6_n)내의 폴리 실리콘 퓨즈(601)를 레이저 광에 의하여 선택적으로 끊어짐과 동시에 예비 행 또는 열 지시 메모리부(7)의 폴리 실리콘 퓨즈(701)를 끊어지게 한다.

이때 지시 메모리 제어부(8)의 가변 역치형 불 휘발성 메모리(810)는 소거 상태가 된다.

이때 예비 행 또는 열 지시 메모리부(7)에서의 R/C CAM신호는 "l"레벨이 되어 치환 제어부(4)의 예비 디코더 선택용 트랜지스터(404)는 비 도통상태로 되고 치환 제어부(4)는 활성화 되기 때문에 어드레스 버퍼(5)에서 메모리셀부(1)의 불량 메모리셀이 있던 부분의 할당된 행 또는 열의 어드레스 신호가 구제 어드레스 메모리부(6)에 입력되면 그 출력(A₁∼A_n)신호가 전부 "L"레벨이 되고 치환제어부(4)의 출력 노우드(401)에는 "H"레벨이 나타나게 된다. 따라서 디코더(3)의 디코더 선택용 트랜지스터(304)가 도통상태로 되어서 디코더(3)가 비 활성화 되기 때문에 메모리셀부(1)에서는 메모리셀이 선택되지 않게 되고 예비 메모리셀부(2)가 선택되어 메모리셀부(1)의 불량 메모리셀은 예비 메모리셀부(2)의 메모리셀에 의하여 구제되게 된다.

또한 메모리셀부(1)내에서 불량 메모리가 포함되는 행 또는 열에 대응한 어드레스 신호(즉 불량하지 않는 부분에 대응한 어드레스 신호)가 어드레스 버퍼(5)에서 구제 어드레스 메모리부(6)에 입력되면 구제 어드레스 메모리부(6₁)∼(6_n)의 적어도 1개의 CA신호가 "H"레벨이 되고 치환 제어부(4)의 출력 노우드(401)에는 "L"레벨이 나타나게 된다.

따라서 예비 메모리셀부(2)는 선택되지 않고 디코더(3)의 디코더 선택용 트랜지스터(304)가 배 도통 상태로 되어서 디코더(3)는 어드레스 버퍼(5)에서의 어드레스 신호에 따라 디코더 동작을 하고 메모리셀부(1)에서는 메모리셀이 선택되게 된다.

상기 디코더(3)는 NOR형 디코더로서 모든 입력이 "L"레벨 입력시에 활성화되어 출력 "H"가 얻어지는 디코더이고, 또한 본래의 메모리셀을 선택하기 위한 디코더로서 메모리셀 매트릭스(1)의 각행 및 각열에 대응한 수의 회로이다.

따라서 상기 치환제어부(4)는 예비 행 또는 열 메모리셀부(2)를 선택하기 위한 디코더로서 예비행을 선택하면 동시에 본래의 메모리셀을 선택하는 디코더(3)를 비 활성화시킨다.

한편 반도체 기억장치로서 예비 메모리셀부(2)가 사용되고 있는가 아닌가 불량 메모리셀이 존재하는 어드레스는 어디인가등의 불량 해석을 할 경우에는 WE신호를 "H"레벨로 함과 동시에 기입용 전원 전위점(12)을 높은 전위로 하면 지시메모리 제어부(8)의 가변 역치형 불 휘발성 메모리(81)는 기입되는 것이 되고 지시 메모리 제어부(8)에서의 RD신호가 "H"레벨이 되기 때문에 예비 행 또는 열 지시 메모리부(7)는 비 활성화 되어서 그 R/C CAM신호는 "H"레벨이 되고 치환 제어부(4)의 예비 디코더 선택용 트랜지스터(404)는 도통상태가 되고 치환 제어부(4)의 출력 노우드(401)는 "L"레벨이 된다. 따라서 예비 메모리셀부(2)에서는 메모리셀이 선택되지 않고 디코더(3)는 디코더 동작하게 된다.

이러한 상태에서 메모리셀부(1)의 모든 어드레스에 대하여 검사하면 메모리셀부(1)의 메모리셀의 불량 상황을 조사할 수 있게 된다. 더우기 불량 해석 종료후는 지시 메모리 제어부(8)의 가변 역치형 불 휘발성 메모리(810)에 자외선을 조사하여 소거하면 반도체 기억장치를 양품으로 취급할 수 있게 되는 것이다.

이와 같이 구성된 반도체 기억장치에 있어서는 지시 메모리 제어부(8)에 의하여 예비 행 또는 열 지시 메모리부(7)를 용이하고 간단하게 선택적으로 활성화, 비 활성화 할 수가 있고 메모리셀부(1)의 불량 해석을 용이하게 할 수 있는 것이다.

더구나 지시 메모리 제어부(8)로서 가변 역치형 불 휘발성 메모리(810)를 사용한 것이어서 기입후는 통상의 판독과 동일한 방법으로 특별한 입력을 넣는 일 없이 불량해석을 할 수 있고 더우기 전원을 단절하여도 소거하지 않는한 이 상태가 재현할 수 있기 때문에 각종의 불량해석이 가능한 것이다.

더우기 상기 실시예에서는 구제 어드레스 메모리부(6) 및 예비 행 또는 열 지시 메모리부(7)의 프로그램머블 소지로서 레이저 브로우의 폴리 실리콘 링크로 된 퓨즈를 사용한 것으로 하였으나 전기 회로적 절단 폴리 실리콘 이어도 소거 불가능한 RAMOS형 EPROM이어도 좋은 것이다.

또한 지시 메모리 제어부(8)의 가변역치형 소지 불 휘발성 메모리(810)로서는 전기적으로 기록 변경할 수 있는 MNOS소지라도 좋고 터널효과를 사용한 프로우팅 게이트형의 EEPROM소자를 사용하여도 같은 효과가 있다.

다시 메모리셀부(1)의 메모리셀은 EPROM, EEPROM 스태틱 RAM, 다이나믹 RAM등의 메모리 소자라면 상술한 설명의 동작을 할 수 있는 것이다.

본 발명은 상기에서 기술한 바와 같이 지시 메모리부를 활성화 및 비 활성화하는 신호를 선택적으로 출력하는 지시 메모리 제어부를 설치한 것으로 하였으므로 예비 메모리부를 사용하여 구제한 것이어도 간단하게 예비 메모리부를 사용하지 않은 때의 메모리셀부의 불량 모드의 해석이 지극히 용이한 효과가 있다.

Claims

매트릭스 상으로 메모리셀이 배열된 메모리셀부(1), 이 메모리셀부의 메모리셀에 불량이 존재할 경우에 치환하므로서 불량을 구제하기 위한 예비 메모리셀이 배선된 예비 메모리셀부(2), 상기 메모리셀부(1)에 존재하는 불량의 메모리셀의 어드레스를 기억하는 프로그램 가능한 구제 어드레스 메모리부(6), 예비 메모리 선택신호를 출력하는 프로그램 가능한 예비 행 또는 열 지시 메모리부(7), 상기 구제 어드레스 메모리부(6)에서의 어드레스 신호 및 예비 행 또는 열 지시 메모리부(7)에서의 예비 메모리 선택신호를 받아 메모리셀부(1)의 선택을 비 활성함과 동시에 상기 예비 메모리셀부(2)를 선택하는 치환 제어부(4), 상기 예비 행 또는 열 지시 메모리부(7)를 활성화 및 비 활성화하는 신호를 선택적으로 출력하는 지시 메모리 제어부(8)를 구비한 반도체 기억장치.
제1항에 있어서 지시 메모리 제어부(8)는 가변 역치형 불 휘발성 메모리(810)를 사용하여 구성된 것을 특징으로한 반도체 기억장치.