JP2003187591A

JP2003187591A - 半導体記憶装置

Info

Publication number: JP2003187591A
Application number: JP2001381412A
Authority: JP
Inventors: Tadayuki Taura; 忠行田浦; Shigeru Atsumi; 滋渥美; Shuji Maeda; 修治前田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-14
Filing date: 2001-12-14
Publication date: 2003-07-04
Also published as: KR20030051317A; US6707733B2; CN1438707A; DE60215291D1; CN1267997C; KR100470371B1; EP1320105A2; EP1320105B1; EP1320105A3; US20030117867A1; DE60215291T2

Abstract

(57)【要約】【課題】救済領域が干渉する二種の不良救済回路を持
つ場合の救済効率向上を図った半導体記憶装置を提供す
る。【解決手段】複数のブロックＢＬｉは、それぞれ不良
カラムを救済するための冗長カラムを有する。不良ブロ
ックを救済するための冗長ブロックＢＲＤＢＬｉにも、
不良カラムを救済する冗長カラムを有する。カラム救済
回路として、アドレス記憶回路ＣＲＤＦＵＳＥとアドレ
ス比較により置換信号を出力するアドレス検知回路ＣＲ
ＤＨＩＴを有する。ブロック救済回路として、アドレス
記憶回路ＢＲＤＦＵＳＥとアドレス比較により置換信号
を出力するアドレス検知回路ＢＲＤＨＩＴを有する。カ
ラム救済回路側には、不良ブロック検出回路ＣＲＤＢＲ
ＤＨＩＴを備え、ブロック救済回路が実行されないアド
レスでは、本来のアドレス検知回路による置換信号の出
力を有効とし、ブロック救済回路が実行されるアドレス
では、冗長ブロック内の不良カラムの冗長カラムによる
置換信号の出力を有効とする制御が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に大きさの異なる複数種の不良救済単位を設
定する不良救済回路に関する。

【０００２】

【従来の技術】電気的にデータの消去／再書き込みを行
うＥＥＰＲＯＭのメモリセルとして、例えば図６に示す
様な、ＮＭＯＳトランジスタ構造の不揮発性メモリセル
ＭＣが用いられる。ｐ型基板（Ｐｓｕｂ）には、ｎ型Ｗ
ｅｌｌ領域（Ｎｗｅｌｌ）が形成され、更にその中にｐ
型Ｗｅｌｌ領域（Ｐｗｅｌｌ）が形成された二重ウェル
構造が形成される。そのｐ型ウェル領域Ｐｗｅｌｌに、
トランジスタのソース（Ｓ）及び、ドレイン（Ｄ）がｎ
型拡散層で形成される。基板上には、絶縁膜で分離され
た、第１層目の多結晶シリコン層による浮遊ゲート（Ｆ
Ｇ）が、第２層目の多結晶シリコン層により制御ゲート
（ＣＧ）がそれぞれ形成される。

【０００３】実際のＥＥＰＲＯＭでは、一つのウェルに
複数のメモリセルＭＣを行列上に配置たメモリセルアレ
イが構成される。図７は、ＮＯＲ型構成のメモリセルア
レイの等価回路を示す。各メモリセルＭＣの制御ゲート
ＣＧに接続された、複数の行線（ワード線）ＷＬと、ド
レインＤに接続された複数の列線（ビット線）ＢＬによ
りいずれかのメモリセルＭＣを選択する構成となってい
る。全てのメモリセルＭＣのソースＳ及びＮｗｅｌｌ、
Ｐｗｅｌｌは、共通ソース線ＳＬに共通接続される。

【０００４】メモリセルＭＣの動作は次の通りである。
データの消去は、ソース線ＳＬを介して、一つのｐ型ウ
ェルに形成されたセルアレイ内の全てのメモリセルＭＣ
のソース（Ｓ）、Ｎｗｅｌｌ，Ｐｗｅｌｌに例えば１０
Ｖを印加し、全てのワード線ＷＬに例えば−７Ｖを印加
する。ビット線ＢＬは、フローティング状態に保つ。こ
れにより、メモリセルＭＣの浮遊ゲート（ＦＧ）中の電
子は、ＦＮトンネリングによってチャネル中に放出さ
れ、メモリセルのしきい値は低くなる。この状態を例え
ばデータ“１”（消去状態）とする。

【０００５】データの書き込みは、選択されたワード線
ＷＬに例えば９Ｖ、選択されたビット線ＢＬに例えば５
Ｖを与える。ソース線ＳＬは、０Ｖに設定する。この時
選択されたメモリセルＭＣでは、ホットエレクトロン注
入により、浮遊ゲート（ＦＧ）中に電子が注入され、メ
モリセルのしきい値は高くなる。この状態をデータ
“０”（書き込み状態）とする。

【０００６】データの読み出しは、選択されたワード線
ＷＬに例えば５Ｖ程度の読み出し電圧を与える。ビット
線ＢＬは、例えば０．７Ｖ程度の低電圧に設定する。ソ
ース線ＳＬは０Ｖとする。この時、選択メモリセルが
“０”（書き込み状態）の場合、オンしないため電流は
流れない。選択メモリセルが“１”（消去状態）の場合
は、オンして４０μＡ程度のセル電流を流す。この電流
の振幅をセンス増幅回路等で増幅して読み出しを行う。

【０００７】この様なＥＥＰＲＯＭは、通常製造上の問
題（加工やダスト等）により、メモリセルアレイの中に
不良セルが稀に存在する。そこで、多少の不良セルがあ
っても良品として製品化するために、不良セルを救済す
る様々な不良救済回路（リダンダンシー回路）を搭載す
ることが行われる。例えば、ビット線間のショートや、
メモリセル単体不良に対しては、カラム単位での救済
（カラムリダンダンシー）を行う。ワード線とソース線
（ソース／Ｐ−Ｗｅｌｌ等）間のショートに対しては、
データ消去単位となる、ｐ型ウェルを共有するブロック
内のメモリセル全ての不良になるから、データ消去単位
でのブロック救済（ブロックリダンダンシー）を行う。

【０００８】図８は、上述したカラム救済とブロック救
済の関係を示している。図示のように、複数個配列され
るブロック（コア）ＢＬのそれぞれに、カラム救済のた
めの冗長カラムセルアレイが設けられ、またブロックの
不良に対しては、冗長ブロック（コア）が設けられる。
これにより、×印で示した不良ビット線に対応するカラ
ム置換と、同じく×印で示したワード線がソース線と短
絡しているようなブロック不良に対して、ブロック置換
を可能としている。

【０００９】具体的に不良救済のためには、メモリチッ
プのテストを行い、そのテスト結果に基づいて不良アド
レスをチップ内の不良アドレス記憶回路にプログラミン
グする。不良アドレス記憶回路を機械的ヒューズ、例え
ばレーザ溶断型ヒューズを用いて構成した場合には、テ
スト工程と、レーザブローによるヒューズ回路プログラ
ミングの工程は完全に別になるから、全てのテストが終
わった後に、ヒューズ回路プログラミングを行うことに
なる。

【００１０】しかし、ＥＥＰＲＯＭの場合には、不良ア
ドレス記憶回路にＥＥＰＲＯＭセルアレイに用いるメモ
リセルと同じものを記憶素子として用いることで、テス
ト工程の中で不良が発見される毎にその不良アドレスを
逐次プログラミングするというテストシーケンスが可能
になる。テスト回路をそのまま用いて、不良アドレス書
き込みができるからである。このようなテストシーケン
スを用いることで、テスト時間の短縮が可能となる。そ
の理由は、次の通りである。もしＥＥＰＲＯＭにおい
て、不良個所が見つかっても全てのテスト結果が得られ
るまでそのままテストを続行しようとすると、不良個所
では例えば書き込み動作が何時までも終了しないという
事態が発生し、テストに長時間がかかってしまう。不良
が発見されたとき直ちにその不良アドレスをプログラミ
ングするという、逐次不良置換制御を行うと、その様な
事態を防止することができ、テスト時間を短縮すること
ができる。

【００１１】

【発明が解決しようとする課題】しかし、ＥＥＰＲＯＭ
において、カラムリダンダンシーとブロックリダンダン
シーのような二種の不良救済回路を搭載し且つ、テスト
工程で逐次不良アドレスのプログラミングを行う方式を
採用した場合、次のような問題がある。あるブロックに
ついてビット線不良が見つかり、そのカラム救済を行っ
た後のテスト工程で既にカラム救済したブロックのワー
ド線が不良となる事態が発生する可能性がある。このよ
うにカラム救済とブロック救済の救済領域が重なったと
き、冗長ブロック内でこれが救済しようとする不良ブロ
ック内の不良カラム置換が有効であるとすると、冗長ブ
ロック内に更に不良カラムが見つかった場合には、その
不良カラム救済の余裕がなくなる可能性がある。

【００１２】例えば、各ブロックがカラム救済セットを
２セットづつ搭載しているものとする。そして、ブロッ
ク救済前のある本体ブロックに２セット分のカラム不良
が発生し、カラム救済を行うと共に、その後その本体ブ
ロックにブロック不良が見出されてブロック救済を行っ
たとすると、冗長ブロックに新たに１セット分のカラム
不良が発生した場合には、もはや救済用のカラムセット
の空きがないため、救済不可能となり、メモリは不良品
となってしまう。このとき、冗長ブロックでは、不良ブ
ロックの不良カラムと同一アドレスの正常カラムを救済
していることになる。

【００１３】この発明は、上記事情を考慮してなされた
もので、救済領域が干渉する二種の不良救済回路を持つ
場合の救済効率向上を図った半導体記憶装置を提供する
ことを目的としている。

【００１４】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、それぞれ複数のメモリセルを配列して構成さ
れる複数のブロックと、前記各ブロック毎に設けられて
ブロック内の不良セルアレイを救済するための第１の冗
長セルアレイと、前記複数のブロックに対して少なくと
も一つ設けられた不良ブロックを救済するための冗長ブ
ロックと、前記冗長ブロックに設けられて冗長ブロック
内の不良セルアレイを救済するための第２の冗長セルア
レイと、前記ブロック内の不良セルアレイのアドレスを
記憶する第１のアドレス記憶回路及びその記憶されたア
ドレス信号と外部からのアドレス信号を比較して不良セ
ルアレイを前記第１の冗長セルアレイで置き換える置換
信号を出力する第１のアドレス検知回路を有する第１の
不良救済回路と、前記複数のブロックの不良ブロックア
ドレスを記憶する第２のアドレス記憶回路及びその記憶
されたアドレス信号と外部からのアドレス信号を比較し
て不良ブロックを前記冗長ブロックで置き換える置換信
号を出力する第２のアドレス検知回路を有する第２の不
良救済回路とを備え、前記第１の不良救済回路は、前記
第２の不良救済回路が実行されないアドレスでは、前記
第１のアドレス検知回路による置換信号の出力を有効と
し、前記第２の不良救済回路が実行されるアドレスで
は、前記冗長ブロック内の不良セルアレイの前記第２の
冗長セルアレイによる置換信号の出力を有効とするゲー
ト回路を有することを特徴とする。

【００１５】この発明によると、カラム（又はロウ）救
済とブロック単位の救済の干渉が起こった場合に、その
救済ブロックについて、カラム（又はロウ）救済がプロ
グラミングされているとしてもその救済を無効とし、冗
長ブロックについてプログラミングされたカラム（又は
ロウ）救済を有効とする制御を、不良救済回路内で行う
ことにより、通常のカラム（又はロウ）救済とは独立
に、冗長ブロックについてカラム（又はロウ）救済を可
能とすることができる。

【００１６】この発明において具体的に、第１の不良救
済回路は、第２の不良救済回路の出力により、前記第１
のアドレス検知回路による置換信号の出力を無効とすべ
くゲート回路の制御を行う。またこの発明において、第
１の不良救済回路は好ましくは、第２の不良救済回路の
出力に基づいて不良ブロックを検出して、その検出結果
により冗長ブロック内の不良セルアレイの第２の冗長セ
ルアレイによる置換信号の出力を有効とすべくゲート回
路を制御する不良ブロック検出回路を有するものとす
る。

【００１７】この発明において好ましくは、メモリセル
は、電気的に消去再書き込み可能な不揮発性メモリセル
であるものとする。この場合、第１及び第２のアドレス
記憶回路の記憶素子には好ましくは、不揮発性メモリセ
ルと同じ構造の電気的に消去再書き込み可能な不揮発性
メモリトランジスタを用いる。更にその場合、不揮発性
メモリトランジスタは、本体の不揮発性メモリセルより
低電源電圧を用いる場合があるので、本体メモリセルよ
り低いしきい値電圧に設定されていることが好ましい。
更に、低しきい値にしてパンチスルー耐性を十分にする
ためには、不揮発性メモリトランジスタは、本体不揮発
性メモリセルより長いチャネル長を有するものとするこ
とが好ましい。

【００１８】この発明による半導体記憶装置は具体的
に、複数のブロックが、複数のバンクにグループ分けさ
れて、あるバンクでデータの消去又は書き込み実行中に
他のバンクでデータ読み出しを可能としたデュアルワー
ク動作を行うように構成することができる。

【００１９】更にこの発明に係る半導体記憶装置におい
て、テスト信号を入力することにより、第２の不良救済
回路から強制的にブロック置換信号を出力させて冗長ブ
ロック内のテストを行うテストモードを備えることが好
ましい。

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＥＥＰＲＯＭの構成を示す回路図である。こ
こでは、メモリセルアレイは、例えば二つのバンクＢＡ
ＮＫ０，ＢＡＮＫｉを備えて、一方のバンクＢＡＮＫ０
の書き込み／消去実行中に他方のバンクＢＡＮＫｉの読
み出しを可能にする、いわゆるデュアルワークを実現し
た例を示している。この様なデュアルワークを実現する
ため、アドレス信号、センス増幅回路、各不良アドレス
検知回路等をＲｅａｄ用、Ａｕｔｏ用の２重に持つ構成
としており、各回路名や信号名に、Ｒｅａｄ用は“Ｒ”
を、Ａｕｔｏ用は“Ａ”を付して区別している。

【００２１】各バンクＢＡＮＫ０，ＢＡＮＫｉはそれぞ
れ複数個のブロック（コア）ＢＬｉにより構成される。
各ブロックＢＬｉがデータ消去の単位である。これらの
バンクＢＡＮＫ０，ＢＡＮＫｉ内のブロックＢＬｉの不
良救済のために、少なくとも一つ（好ましくは複数個）
の救済ブロック（スペアブロック，冗長ブロック）ＢＲ
ＤＢＬｉを持つ救済バンク（スペアバンク，冗長バン
ク）ＢＡＮＫＢＲＤ０が設けられている。

【００２２】図２は、各ブロックＢＬｉの具体的な構成
とその周辺回路構成を示している。本体ブロックＢＬｉ
は、本体メモリセルアレイＭＭＡとその不良カラムを１
乃至数カラム単位で救済するための救済メモリセルカラ
ム（スペアカラムセルアレイ，即ち冗長カラムセルアレ
イ）ＭＭＡＣＲＤを有する。本体メモリセルアレイＭＭ
Ａは、図７に示したように、メモリセルＭＣを行列状に
配列して構成される。列選択デコーダ（カラムデコー
ダ）ＣＤ及び列選択ゲート（カラムゲート）ＣＧにより
ビット線選択が行われ、行選択デコーダ（ロウデコー
ダ）ＲＤによりワード線選択が行われる。

【００２３】救済メモリカラムＭＭＡＣＲＤは、例えば
ダストの大きさにより、数カラム単位（例えば４カラム
単位）で、また、ダストの頻度に応じて数セット（例え
ば２セット）分搭載する様な構成になっている。救済メ
モリセルカラムＭＭＡＣＲＤは、救済用列選択ゲート
（スペアカラムゲート）ＲＣＧと、ロウデコーダＲＤに
より選択される。各ブロックコアＢＬｉにはまた、ブロ
ック選択用のブロックデコーダＢＤが設けられている。

【００２４】本体メモリセルアレイＭＭＡは、カラムゲ
ートＣＧから出力されるｊ本のデータ線ＤＬｊを介し
て、ｊ個のセンス増幅回路ＳＡｊに接続され、読み出し
動作を行いＳＡＯｊが出力される。また、救済メモリセ
ルカラムＭＭＡＣＲＤは、スペアカラムゲートＲＣＧか
ら出力されるｋ本のデータ線ＲＤＬｋを介して、ｋ個の
救済用センス増幅回路ＲＳＡｋに接続され、読み出し動
作を行い、ＲＳＡＯｋが出力される。救済用ブロックＢ
ＲＤＢＬｉは、本体ブロックＢＬｉと同様の構成を持
つ。

【００２５】各バンクＢＡＮＫ０，ＢＡＮＫｉに設けら
れた電源デコーダＶＤには、書き込みや、消去時の内部
電圧の切り換えや、各メモリセルの選択を行うデコーダ
回路等が含まれる。Ｒｅａｄ用とＡｕｔｏ用の切り換え
は、書き込み、消去実行中に“Ｈ”とるる、ビジー信号
Ｂｕｓｙ０，ｉが電源デコーダＶＤに入り、ＢＵＳＹ＝
“Ｌ”の時は、Ｒｅａｄ用、“Ｈ”の時は、Ａｕｔｏ用
にそれぞれ接続する構成となっている。

【００２６】カラム救済のための不良アドレス情報は、
不良カラムアドレス記憶回路ＣＲＤＦＵＳＥに記憶され
る。電源投入時などに、不良アドレス記憶回路ＣＲＤＦ
ＵＳＥに記憶されたアドレス情報は読み出されて、不良
アドレスラッチ回路ＣＲＤＬＡＴにラッチされる。

【００２７】ブロックコア救済のための不良ブロックア
ドレス情報は、不良ブロックアドレス記憶回路ＢＲＤＦ
ＵＳＥに記憶される。この不良ブロックアドレス記憶回
路ＢＲＤＦＵＳＥに記憶されたアドレス情報も、電源投
入を検出して、不良ブロックアドレスラッチ回路ＢＲＤ
ＬＡＴにラッチされる。

【００２８】アドレスバッファＡＤＢＦからは、カラム
アドレス信号ＡＤＣｉ、ロウアドレス信号ＡＤＲｉ及び
ブロックアドレス信号ＡＤＢｉが出力され、これらはそ
れぞれカラムデコーダＣＤ、ロウデコーダＲＤ及びブロ
ックデコーダＢＤに送られる。アドレスバッファＡＤＢ
Ｆからは不良カラムアドレスとの比較のためのカラムア
ドレス信号ＲＤＡＤＣｉ（ＡＤＣｉと同じでよいが、出
力タイミングを変えることもできる）が出力される。不
良カラムアドレス検知回路ＣＲＤＨＩＴは、不良アドレ
スラッチ回路ＣＲＤＬＡＴの出力ＣＲＤｉと、アドレス
バッファＡＤＢＦからの出力ＲＤＡＤＣｉとを比較し
て、不良アドレスを検知した場合に置換信号ＨＩＴＣＯ
Ｌ＝“Ｈ”を出力する。また、ＨＩＴＩＯから不良ＩＯ
情報を出力する。

【００２９】マルチプレクサＭＵＸでは、置換信号ＨＩ
ＴＣＯＬ，ＨＩＴＩＯを受け、センス増幅回路ＳＡｊの
出力を所定の救済用センス増幅回路の出力ＲＳＡｋと置
き換え、ＤＳｊとして出力する。ＤＳｊは、図示しない
出力バッファを通して、外部端子に出力する事で、不良
アドレスに対して、列単位での救済を可能にしている。

【００３０】アドレスバッファＡＤＢＦからはまた、不
良ブロックアドレスとの比較のためのブロックアドレス
信号ＲＤＡＤＢｉ（ＡＤＢｉと同じでよいが、出力タイ
ミングを変えることもできる）が出力される。不良ブロ
ックアドレス検知回路ＢＲＤＨＩＴは、不良ブロックア
ドレスラッチ回路ＢＲＤＬＡＴの出力ＢＲＤｉとアドレ
スバッファＡＤＢＦからの出力ＲＤＡＤＢｉとを比較し
て、不良ブロックアドレスを検知した場合に置換信号Ｈ
ＩＴＢＬＫｉ＝“Ｈ”，ＨＩＴＢＬＫＢ＝“Ｌ”を出力
する。ＨＩＴＢＬＫＢが不良ブロックのディセーブル信
号となる。ディセーブル信号ＨＩＴＢＬＫＢは、本体ブ
ロックＢＬｉのブロックデコーダＢＤに共通入力してお
り、本体ブロックを強制的に非選択状態にする。そして
救済（冗長）ブロックＢＲＤＢＬｉのブロックデコーダ
ＢＤに入力した、置換信号ＨＩＴＢＬＫｉ信号により、
冗長ブロックが選択状態になる。

【００３１】不良アドレス記憶回路ＣＲＤＦＵＳＥ及び
ＢＲＤＦＵＳＥは、記憶素子として、例えばメモリセル
アレイの不揮発性メモリセルと同じ構造の不揮発性メモ
リトランジスタが用いられる。但しこの不良アドレス記
憶回路ＣＲＤＦＵＳＥ及びＢＲＤＦＵＳＥの記憶素子
は、本体メモリセルと独立で調整することも出来る。例
えば、電源投入時に記憶情報を不良アドレスラッチ回路
にラッチするが、この時のワード線電圧は例えば、電源
電圧を使う場合がある。この場合、電源電圧が低い（例
えば２Ｖ）と、消去状態のセルのしきい値を低くする必
要がある。このように消去状態のしきい値を低くするた
めの消去時間は、中性状態のセルのしきい値に依存する
ため、不良アドレス記憶回路の記憶素子であるメモリト
ランジスタのしきい値は、本体セルに比べて低いことが
望ましい。

【００３２】図５は、これらの事情を考慮した本体メモ
リセルと不良アドレス記憶回路のメモリトランジスタと
の比較を示している。例えば、本体メモリセルには、図
５（ａ）に示すように、しきい値調整のためのチャネル
イオン注入が行われる。不良アドレス記憶回路のメモリ
トランジスタには、図５（ｂ−１）に示すようにチャネ
ルイオン注入を行わず、しきい値を低く保つ。またこの
場合、不良アドレス記憶回路の記憶素子ではパンチスル
ー耐性（Ｔｒのリーク）が問題になる可能性がある。こ
れに対しては、本体セルのゲート長（チャネル長）Ｌ０
に対して、図５（ｂ−２）に示すように、より大きいゲ
ート長Ｌ１を持たせることが有効になる。

【００３３】ビジーデコーダＢＵＳＹＤＥＣは、置き換
えた救済ブロックがどこのバンクに属するかを、ＢＲＤ
ＦＵＳＥ情報から作成し、所望のビジー信号ＢＵＳＹに
同期する信号ＲＤＢＵＳＹｉを生成するデコード回路で
ある。

【００３４】この実施の形態では、ブロック救済とカラ
ム救済の救済領域が干渉する（重なる）場合に対策とし
て、カラムの不良アドレス検知回路ＣＲＤＨＩＴ中に救
済ブロック検知回路ＣＲＤＢＲＤＨＩＴを含む構成とし
ている。同時に、ブロックの不良アドレス検知回路ＢＲ
ＤＨＩＴ側には、不良ブロックのエンコード回路ＥＮＣ
回路が設けられる。救済ブロック検知回路ＣＲＤＢＲＤ
ＨＩＴには、不良ブロックアドレス検知回路ＢＲＤＨＩ
Ｔと同じようにブロックアドレス信号ＲＤＡＤＢｉ及
び、ブロックの救済アドレスラッチ回路ＢＲＤＬＡＴの
出力ＢＲＤｉが入る。救済ブロック検知回路ＣＲＤＢＲ
ＤＨＩＴには更に、ブロック救済のヒット信号ＨＩＴＢ
ＬＫと、エンコード回路ＥＮＣの出力ＥＮＣｉが入る。
エンコード回路ＥＮＣは、不良ブロックアドレス検知回
路ＢＲＤＨＩＴの出力をエンコードしてどのブロックが
不良（救済）ブロックであるかを示す出力ＥＮＣｉを出
す。

【００３５】そしてこの実施の形態においては、カラム
救済時には、不良カラムアドレス検知回路ＣＲＤＢＲＤ
ＨＩＴに入力した、ブロック救済のヒット信号ＨＩＴＢ
ＬＫが“Ｌ”の場合（ブロック救済が行われていない場
合）、不良カラムアドレス検知回路ＣＲＤＢＲＤＨＩＴ
は、既にプログラミングされている不良カラムアドレス
ＲＤＡＤＢｉに対する比較が有効になり、カラム救済の
置換信号を出力する。

【００３６】一方、ブロック救済のヒット信号ＨＩＴＢ
ＬＫが“Ｈ”の場合（ブロック救済が行われている場
合）、救済ブロック検知回路ＣＲＤＢＲＤＨＩＴではエ
ンコーダＥＮＣ回路の出力ＥＮＣｉに対する比較が有効
になる。そして、救済ブロックについて既にプログラミ
ングされているカラム救済の置換信号出力を無効とし
て、ブロック単位で置き換えられる冗長ブロックについ
てカラム不良があった場合に改めてプログラミングされ
るカラム救済に対する置換信号出力を有効とする制御が
行われる。

【００３７】図３は、不良カラムアドレス検知回路ＣＲ
ＤＨＩＴの具体的な構成である。ＥＸＮＯＲＢＬｉは、
ブロックアドレス信号ＲＤＡＤＢｉと不良ブロックアド
レスラッチ回路ＢＲＤＬＡＴの出力信号ＢＲＤｉをビッ
ト毎に比較する、ブロックアドレス比較回路としての複
数のＥＸＮＯＲゲートである。ＥＸＮＯＲＣＬｊは、カ
ラムアドレス信号ＲＤＡＣｊと不良カラムアドレスラッ
チ回路ＣＲＤＬＡＴの出力信号ＣＲＤｉを比較する、カ
ラムアドレス比較回路としての複数のＥＸＮＯＲゲート
である。

【００３８】また、ＥＸＮＯＲＲＤｋは、不良ブロック
アドレス検知回路に付加されたエンコード回路ＥＮＣの
出力ＥＮＣｊと不良ブロックアドレスラッチ回路ＢＲＤ
ＬＡＴの出力ＢＲＤｉを比較する、救済ブロック検知回
路としてのＥＸＮＯＲゲートである。

【００３９】ゲートＥＸＮＯＲＢＬｉの出力は、第１の
ＮＡＮＤゲートＮＡＮＤ１に入り、ゲートＥＸＮＯＲＲ
Ｄｋの出力は、第２のＮＡＮＤゲートＮＡＮＤ２に入
る。ゲートＥＸＮＯＲＣＬｊの出力は、ＮＡＮＤゲート
ＮＡＮＤ１及びＮＡＮＤ２に入る。ここで、ゲートＥＸ
ＮＯＲＢＬｉ及びＥＸＮＯＲＣＬｊが図１における不良
カラムアドレス検知回路ＣＲＤＨＩＴの本体部分であ
り、ゲートＥＸＮＯＲＲＤｋが、この不良カラムアドレ
ス検知回路ＣＲＤＨＩＴに付加された不良ブロック（救
済ブロック）検知回路ＣＲＤＢＲＤＨＩＴに相当する。

【００４０】ブロック救済が行われないアドレス（ＨＩ
ＴＢＬＫ＝“Ｌ”）では、第１のＮＡＮＤゲートＮＡＮ
Ｄ１が活性状態となる。これにより、ゲートＥＸＮＯＲ
ＢＬｉ及びＥＸＮＯＲＣＬｊの比較結果により、カラム
置換を行うヒット信号ＨＩＴＣ信号を出力する。また、
ブロック救済が行われるアドレス（ＨＩＴＢＬＫ＝
“Ｈ”）では、第１のＮＡＮＤゲートＮＡＮＤ１は非活
性になる。この結果、既にプログラミングされている不
良カラムアドレスに対応するブロックがその後不良とな
った場合には、そのカラム置換のヒット信号の出力が無
効とされる。

【００４１】そしてＨＩＴＢＬＫ信号が“Ｈ”の時には
第１のＮＡＮＤゲートＮＡＮＤ１に代わって第２のＮＡ
ＮＤゲートＮＡＮＤ２が活性状態となり、ゲートＥＸＮ
ＯＲＲＣＬｊ，ＥＸＮＯＲＲＲＤｋの検知結果により、
ヒット信号ＨＩＴＣを出力する。即ち、不良ブロック救
済を行う冗長ブロック内の不良カラムアドレスのアドレ
ス記憶回路ＣＲＤＦＵＳＥへのプログラミング結果に基
づくゲートＥＸＮＯＲＲＣＬｊの出力と、救済ブロック
を検知するゲートＥＸＮＯＲＲＤｋの出力により、ＮＡ
ＮＤゲートＮＡＮＤ２がヒット信号ＨＩＴＣを出力す
る。

【００４２】実際の半導体記憶装置では、本回路ＣＲＤ
ＨＩＴは複数個含まれており、各ＨＩＴＣ信号のＯＲ信
号が冗長カラムのセンスアンプＲＳＡを活性にするため
の信号ＨＩＴＣＯＬとなる。不良ＩＯ情報であるＨＩＴ
ＩＯは、不良ＩＯのセンスアンプ置き換えのための信号
となる。なおＮＡＮＤゲートＮＡＮＤ１，ＮＡＮＤ２に
入るイネーブル信号ＥＮＡＢＬＥは、不良アドレス記憶
回路ＣＲＤＦＵＳＥが未プログラミングのオール“１”
状態を誤って有効として扱うことがないように、データ
の有効性を指示するために、アドレスデータとは別に不
良アドレス記憶回路ＣＲＤＦＵＳＥ内にプログラミング
されるものである。

【００４３】図４は、不良ブロックアドレス検知回路Ｂ
ＲＤＨＩＴの具体的な構成を示している。ＥＸＮＯＲＢ
Ｌｉは、ブロックアドレス信号ＲＤＡＤＢｉと不良ブロ
ックアドレスラッチ回路ＢＲＤＬＡＴの出力信号ＢＲＤ
ｉをビット毎に比較する、アドレス比較回路としての複
数のＥＸＮＯＲゲートである。このゲートＥＸＮＯＲＢ
Ｌｉの出力が全て“Ｈ”になると、アンドゲートＡＮＤ
により、ヒット信号ＨＩＴＢＬＫｉが救済ブロック選択
信号として出力される。

【００４４】イネーブル信号ＥＮＡＢＬＥは、この回路
を活性にする信号であり、ディセーブル信号ＤＩＳＡＢ
ＬＥは、回路を活性にした後に、冗長ブロックに新たに
不良が見つかる等により、これを無効にしたい場合に
“Ｈ”にする信号である。これらのイネーブル信号ＥＮ
ＡＢＬＥ及びディセーブル信号ＤＩＳＡＢＬＥも、アド
レス記憶回路ＢＲＤＦＵＳＥに不良アドレスと共にプロ
グラミングされる。

【００４５】実際のメモリでは、本回路が複数個含まれ
ており、それぞれのヒット信号ＨＩＴＢＬＫｉ信号のＯ
Ｒ信号が置換信号ＨＩＴＢＬＫとして出力され、その反
転信号が、本体ブロックディセーブル信号ＨＩＴＢＬＫ
Ｂとなる。

【００４６】以上ようにこの実施の形態によれば、カラ
ム救済後のブロックをブロック救済した後に、その救済
ブロック（冗長ブロック）中に不良カラムがあった場合
に、先のカラム救済を無効として、冗長ブロック内の不
良カラム救済を行うことができる。これにより、ＥＥＰ
ＲＯＭの不良救済効率を上げることが可能となる。

【００４７】なおこの実施の形態において、好ましく
は、強制的にブロック救済の置換信号ＨＩＴＢＬＫｉ信
号を“Ｈ”にするテスト回路を搭載することで、強制的
に冗長ブロックＢＲＤＢＬｉを選択できるようにする。
即ち、図１に示すように、不良ブロックアドレス検知回
路ＢＲＤＨＩＴに外部からテスト信号ＴＥＳＴを入力し
て、置換信号ＨＩＴＢＬＫｉを強制的に“Ｈ”として、
冗長ブロックＢＲＤＢＬｉのテストを行うテストモード
を備える。これにより、冗長ブロックＢＲＤＢＬｉのカ
ラム不良を事前に見出して、これをプログラミングして
カラム救済を行うようにすれば、良品選別テストの自由
度がより高いものとなる。

【００４８】また実施の形態では、ブロック内を単位カ
ラムセルアレイ毎に救済するカラム救済とブロック救済
の組み合わせについて説明したが、ブロック内を単位ロ
ウセルアレイ（１乃至数ロウ）毎に救済するロウ救済と
ブロック救済の組み合わせ等、救済領域が重なることが
あり且つ救済範囲の大きさが異なる２種類以上の救済回
路を持つような不良救済方式を採用した半導体記憶装置
に対してこの発明は有効である。また、ＥＥＰＲＯＭに
限らず、ＤＲＡＭ等の他の半導体記憶装置にも同様にこ
の発明は適用できる。また不良アドレス記憶回路とし
て、不揮発性メモリセルと同様の記憶素子を用いる他、
電気的ヒューズを用いることもできる。

【００４９】

【発明の効果】以上説明したように、この発明によれ
ば、救済領域の異なる二種の救済回路を備えた場合に、
それらの干渉による救済効率の低下をもたらすことな
く、高い不良救済効率を実現することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＥＥＰＲＯＭの構
成を示す図である。

【図２】同実施の形態のカラム救済関連部分の具体的な
構成を示す図である。

【図３】同実施の形態の不良カラムアドレス検知回路の
構成を示す図である。

【図４】同実施の形態の不良ブロックアドレス検知回路
の構成を示す図である。

【図５】同実施の形態のメモリセルと不良アドレス記憶
回路に用いるメモリトランジスタの構成を比較して示す
図である。

【図６】ＥＥＰＲＯＭの不揮発性メモリセルの構造を示
す図である。

【図７】ＥＥＰＲＯＭのセルアレイの構成を示す図であ
る。

【図８】従来のＥＥＰＲＯＭのカラム救済とブロック救
済の原理を説明すための図である。

【符号の説明】

ＢＡＮＫ０，ＢＡＮＫｉ…バンク、ＢＬｉ…ブロック、
ＢＡＮＫＢＲＤ０…冗長バンク、ＢＲＤＢＬｉ…冗長ブ
ロック、ＡＤＢＦ…アドレスバッファ、ＣＲＤＦＵＳＥ
…不良カラムアドレス記憶回路、ＣＲＤＬＡＴ…不良カ
ラムアドレスラッチ回路、ＣＲＤＨＩＴ…不良カラムア
ドレス検知回路、ＣＲＤＢＲＤＨＩＴ…救済ブロック検
知回路、ＢＲＤＦＵＳＥ…不良ブロックアドレス記憶回
路、ＢＲＤＬＡＴ…不良ブロックアドレスラッチ回路、
ＢＲＤＨＩＴ…不良ブロックアドレス検知回路、ＥＮＣ
…エンコーダ、ＳＡ，ＲＳＡ…センス増幅回路、ＭＵＸ
…マルチプレクサ、ＶＤ…電源デコーダ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 17/00 ６３９Ｂ (72)発明者渥美滋神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者前田修治神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 2G132 AA08 AA09 AB01 AK00 AK07 AK09 AK15 AL00 5B025 AA03 AB01 AC01 AD01 AD02 AD13 AD16 AE00 AE09 5L106 AA10 CC09 CC13 CC16 CC17 CC22 DD11 EE07

Claims

【特許請求の範囲】

【請求項１】それぞれ複数のメモリセルを配列して構
成される複数のブロックと、前記各ブロック毎に設けられてブロック内の不良セルア
レイを救済するための第１の冗長セルアレイと、前記複数のブロックに対して少なくとも一つ設けられた
不良ブロックを救済するための冗長ブロックと、前記冗長ブロックに設けられて冗長ブロック内の不良セ
ルアレイを救済するための第２の冗長セルアレイと、前記ブロック内の不良セルアレイのアドレスを記憶する
第１のアドレス記憶回路及びその記憶されたアドレス信
号と外部からのアドレス信号を比較して不良セルアレイ
を前記第１の冗長セルアレイで置き換える置換信号を出
力する第１のアドレス検知回路を有する第１の不良救済
回路と、前記複数のブロックの不良ブロックアドレスを記憶する
第２のアドレス記憶回路及びその記憶されたアドレス信
号と外部からのアドレス信号を比較して不良ブロックを
前記冗長ブロックで置き換える置換信号を出力する第２
のアドレス検知回路を有する第２の不良救済回路とを備
え、前記第１の不良救済回路は、前記第２の不良救済回路が
実行されないアドレスでは、前記第１のアドレス検知回
路による置換信号の出力を有効とし、前記第２の不良救
済回路が実行されるアドレスでは、前記冗長ブロック内
の不良セルアレイの前記第２の冗長セルアレイによる置
換信号の出力を有効とするゲート回路を有することを特
徴とする半導体記憶装置。
【請求項２】前記第１の不良救済回路は、前記第２の
不良救済回路の出力により、前記第１のアドレス検知回
路による置換信号の出力を無効とすべく前記ゲート回路
の制御を行うことを特徴とする請求項１記載の半導体記
憶装置。
【請求項３】前記第１の不良救済回路は、前記第２の
不良救済回路の出力に基づいて不良ブロックを検出し
て、その検出結果により前記冗長ブロック内の不良セル
アレイの前記第２の冗長セルアレイによる置換信号の出
力を有効とすべく前記ゲート回路を制御する不良ブロッ
ク検出回路を有することを特徴とする請求項１記載の半
導体記憶装置。
【請求項４】前記メモリセルは、電気的に消去再書き
込み可能な不揮発性メモリセルであることを特徴とする
請求項１記載の半導体記憶装置。
【請求項５】前記第１及び第２のアドレス記憶回路の
記憶素子は、前記不揮発性メモリセルと同じ構造の電気
的に消去再書き込み可能な不揮発性メモリトランジスタ
であることを特徴とする請求項４記載の半導体記憶装
置。
【請求項６】前記不揮発性メモリトランジスタは、前
記不揮発性メモリセルより低いしきい値電圧に設定され
ていることを特徴とする請求項５記載の半導体記憶装
置。
【請求項７】前記不揮発性メモリトランジスタは、前
記不揮発性メモリセルより長いチャネル長を有すること
を特徴とする請求項５記載の半導体記憶装置。
【請求項８】前記複数のブロックは、複数のバンクに
グループ分けされており、あるバンクでデータの消去又
は書き込み実行中に他のバンクでデータ読み出しを可能
としたことを特徴とする請求項１記載の半導体記憶装
置。
【請求項９】テスト信号を入力することにより、前記
第２の不良救済回路から強制的にブロック置換信号を出
力させて前記冗長ブロック内のテストを行うテストモー
ドを有することを特徴とする請求項１記載の半導体記憶
装置。